JP2693915B2 - 送受信機のインピーダンスを整合させる方法及び装置並びにそれを実施した集積回路及び伝送システム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、送信機を整合させる方
法と装置、ならびにそれを実施した集積回路及び伝送シ
ステムに関する。

【０００２】

【従来の技術】伝送回線を介して通信する送信機及び受
信機の統合には、２つの大きな問題がある。第１の問題
は、伝送回線のトラフィックによるものである。高周波
では、Ｚｃと呼ばれ等価抵抗に相当するその特性インピ
ーダンスによって決定される伝送回線を使用することが
知られている。回線はその両端でバッファと称する２個
の増幅器に接続される。入力バッファは送信すべき信号
の出力を増幅し、出力バッファは受信した信号の形状を
回復し、受信機が正しく処理できるように増幅する。一
方、２進信号の伝送は、可変期間にしたがって、１０よ
りも大きくなることがある比率で交互に変化する、立上
りエッジと立下りエッジによって区分される様々なコー
ドに従って行われる。ギガボーの領域では、伝送信号は
５００ＭＨｚを越える周波数帯域で変化することができ
る。しかし、伝送の保全性と忠実性を保証するには、各
周期的な波形を歪みなしに伝送しなければならない。そ
れには、必要帯域における伝送周波数や波形や立上り及
び立下りのエッジの品質がどうであろうと、各バッファ
の通過時間を固定しなければならない。

【０００３】第２の問題は、集積回路の製造技術による
ものである。バイポーラ技術は、十分に安定な特性をも
つという利点をもたらすが、消費エネルギーが多い。電
界効果トランジスタ技術、特にＣＭＯＳ技術などの相補
型トランジスタのそれは、消費エネルギーは少ないが、
異なる２つの集積回路の同じ構成要素間での特性のばら
つきが大きい。したがって、この場合は、送信機と受信
機の機能がこのばらつきの影響を実質上受けないように
することが問題である。さらに、伝送装置が、送信機と
受信機の製造に採用される技術とは無関係であることが
望ましい。たとえば、ＭＯＳ技術で製造した受信機が、
ＭＯＳ技術またはバイポーラ技術の、たとえばＥＣＬ
（エミッタ結合論理回路）型の送信機から発信される信
号をともかくも受信しなければならない。このＥＣＬ
は、通常０．８ボルトの出力信号の弱い変動を特徴とす
る。本発明は、第１の問題を解決しようとするものであ
り、さらに具体的には、インピーダンス整合プロセスを
適用して、第２の問題により特性の分析及び製造技術の
整合性が課せられるという難しい状況の中で解決しよう
とするものである。

【０００４】電磁波伝送のためのインピーダンスの整合
は、直列または並列に行えることがよく知られている。
直列整合は、受信機に近いその末端を開放しながら、回
線の特性インピーダンスに対して送信機の出力インピー
ダンスを整合させるものである。この整合は、静的消費
電力を必要としないという利点がある。しかし、回線上
のインピーダンスの変動の影響を非常に受けやすく、大
振幅（フル・スイング）の信号を搬送するという欠点を
有する。その結果、受信信号を増幅する必要がないとい
う利点にもかかわらず、大きな動的消費電力を要し、通
過帯域が減少する。最後に、特に送信機の出力インピー
ダンスは切換の際に明確に規定されず、その結果、整合
を最適化することができず、利用状態に従って変化する
ことがわかっている。

【０００５】並列整合は、回線の特性インピーダンスに
対して受信機の入力インピーダンスを整合させるもので
ある。これは、大きな周波数帯域に適用されるという利
点を有し、通常、静的消費電力を要し、かつ変動の減少
した信号を回線の出力で利用するという、２重の欠点を
有する。さらに、回線の特性インピーダンスに対する受
信機の入力インピーダンスの整合は、難しい操作であ
る。集積回路間の信号伝送には、種々の構造を有すると
いう不都合があるからである。伝送回線の同軸ケーブル
は、しばしば、同軸コネクタを介して、送信機または受
信機の集積回路に組み込まれたケースを備えるプリント
回路に接続される。したがって、集積回路への同軸ケー
ブルの接続のインピーダンスは大きく変動し、寄生リア
クタンスを発生させる。しかし、特性インピーダンスを
各伝送回線上でできるだけ長く維持することが好まし
い。この問題に対する現在の解決法は、回線の末端に整
合抵抗を接続することにより、伝送回線の特性インピー
ダンスを整合させるものである。この抵抗は、通常は５
０オームの、固定した正確な値をとらなければならな
い。ＭＯＳ技術では、集積回路間の技術的変動のため、
このような抵抗を集積することは不可能である。したが
って、整合抵抗は集積回路の外部に、せいぜいその近く
に置く。しかし実際には、リアクタンスがなく、特性イ
ンピーダンスを回線の全長上に維持することになった場
合でも、予想される高い周波数（数ＧＨｚ程度）におけ
る集積回路に入る前に整合抵抗が置かれた場合は、回線
の実質的な長さが整合されない。もう１つの方法は、集
積回路に入り、そこから出て集積回路の外側の回線の末
端に整合抵抗を置くものである。しかしこの解決法は、
集積回路上に抵抗と線を設置する上に、回線当り１つで
はなく２つの出力端子が必要になるという欠点がある。
さらに、各線上の寄生リアクタンスが倍になる。

【０００６】

【発明が解決しようとする課題】本発明の目的とする解
決策は、前記の２つの問題によって課されるあらゆる拘
束条件を正確かつ高い信頼性で満たすことのできる、イ
ンピーダンスの並列整合プロセスからなる。

【０００７】

【課題を解決するための手段】本発明の目的は、送信機
を受信機に接続する伝送回線の特性インピーダンスにイ
ンピーダンスを整合させる方法であって、送信機及び受
信機に望まれる構造とその所望の動作条件を決定するス
テップと、一定の構造を整合構造中で再現するステップ
と、所望の動作条件下で再現された構造のインピーダン
スの整合を確保する基準インピーダンスに整合構造を接
続するステップと、一定の構造の動作を整合構造の動作
に従属させるステップとからなることを特徴とする方法
である。

【０００８】本発明の付随的目的は、送信機を受信機に
接続する伝送回線の特性インピーダンスに対してインピ
ーダンスを整合させる装置であって、送信機及び受信機
中に所望の条件で動作する一定の構造を備え、所望の動
作条件下でインピーダンスの整合をもたらす基準インピ
ーダンスに接続された、一定の構造を再現する整合構造
と、一定の構造を整合構造に対して制御する装置とを含
むことを特徴とする装置である。

【０００９】その結果、少なくとも１本の伝送回路に接
続される予定の、予め定義されたプロセスに従って伝送
回線の特性インピーダンスに対して整合された、あるい
はやはり予め定義されたようなインピーダンス整合装置
を組み込んだ、送信機または受信機あるいはその両方を
含むことを特徴とする、本発明による集積回路が得られ
る。

【００１０】本発明の他の目的は、送信機または受信機
あるいはその両方を組み込み、伝送回線によってそれら
の間に接続された集積回路を含む伝送システムであっ
て、集積回路が予め定義されたタイプのものであること
を特徴とするシステムである。

【００１１】本発明は、添付の図面を参照して以下に行
う、本発明の例示的な例に関する以下の説明から明らか
となろう。

【００１２】

【実施例】図１は、集積回路内に含まれ、送信機１１と
受信機１２から構成される、少なくとも１つの送受信機
（トランシーバ）用のインピーダンス整合装置１０を組
み込んだ、集積回路ＩＣを部分的に概略的に示す。送信
機１１と受信機１２は、それぞれ通常は５０オームの特
性インピーダンスＺｃを有する２本の単方向伝送回線１
３に接続されている。図の例では、装置１０はすべての
送信機１１用のインピーダンス整合ブロック１４とすべ
ての受信機１２用のインピーダンス整合ブロック１５を
含む。例として選んだ集積回路ＩＣの装置１０と送受信
機１１、１２は、ＣＭＯＳ技術で作られ、それぞれ図
２、図３、図４に示した２つの供給電位ＶｓｓとＶｄｄ
の下で動作する。この２つの電位は、以下で説明する実
施例ではそれぞれアースと＋３．３ボルトである。

【００１３】図３に示した送信機１１に関しては、供給
電位ＶｄｄとＶｓｓの間に直列に設置されたトランジス
タＮｅ及びＰｅを備えた古典的ＣＭＯＳインバータに対
応する送信構造１６からそれを作ることを選択した。図
の構造では、トランジスタＮｅとＰｅはそれぞれ８個ず
つ２つのグループを構成し、そのグループ中でのドレー
ン・ソース電流の進路が並列である。そのグリッドは送
信入力信号Ｓｅ−ｉｎを選択的に受信するために設けら
れ、そのドレーンは、送信出力信号Ｓｅ−ｏｕｔを供給
するため伝送回線１３の１本に接続されている。

【００１４】図４に示した受信機１２に関しては、供給
電位ＶｄｄとＶｓｓの間に直列に設置されたトランジス
タＮｒ及びＰｒを備えた古典的ＣＭＯＳインバータから
やはりそれを作ることを選択した。そのグリッドは、伝
送回線１３の１本から受信入力信号Ｓｒ−ｉｎを共通に
受信し、その共通ドレーンは受信出力信号Ｓｒ−ｏｕｔ
を供給する。本発明のプロセスは並列整合を行うための
ものであり、やはり、抵抗ブリッジ１７によって受信機
１２の入力インピーダンスを決定し、このインピーダン
スを回線１３の特性インピーダンスに整合させるように
選んだ。抵抗ブリッジ１７は供給電位ＶｄｄとＶｓｓの
間に直列に設置した調整可能な２個の抵抗から形成さ
れ、その共通ブリッジは、好ましくは受信入力信号Ｓｒ
−ｉｎの成形増幅器ＳＡを介して、トランジスタＮｒ及
びＰｒのグリッドに接続される。図の例では、調整可能
な抵抗は、並列に設置されそのグリッドの活動化によっ
て選択される、それぞれ１６個のトランジスタＮ１とＮ
２からなるグループから作られる。トランジスタＮ１は
電位Ｖｄｄに直接接続され、トランジスタＰ１は電位Ｖ
ｓｓに直接接続される。

【００１５】図２の例のインピーダンス整合ブロック１
４は、送信機１１の送信構造を再現する送信参照構造１
６’を含んでいる。すなわち図の送信参照構造１６’
は、それぞれ電位ＶｄｄとＶｓｓの間に直列に設置され
た８個のトランジスタＮ’ｅ、Ｐ’ｅからなる２つのグ
ループを含む。そのグリッドがやはり各グループ中で選
択的に活動化される。トランジスタＮ’ｅ、Ｐ’ｅの２
つのグループのドレーンはそれぞれ２つの点ＡとＢに接
続される。構造１６’はさらに、点Ａ及びＢに接続され
た参照抵抗Ｒｒを含む。参照抵抗Ｒｒは、所定の正確な
値をとらねばならず、集積回路ＩＣ中に組み込まれた抵
抗からこれを得ることはできない。したがって抵抗Ｒｒ
は、組み込まれない、したがって集積回路ＩＣの外部に
ある抵抗である。選択された例では、この抵抗は伝送回
線１３の特性インピーダンスＺｃの２倍の値をとり、し
たがってこの場合は１００オームとなる。点Ａの電位を
低電位Ｖｌと呼び、点Ｂの電位を高電位Ｖｈと呼ぶ。構
造１６’はまた、やはり点ＡとＢの間に接続され、参照
抵抗Ｒｒの値に無視できる影響を与える少くとも２００
０オームの１つの値を有する中間抵抗Ｒｉを含む。中間
抵抗Ｒｉは集積回路ＩＣに組み込まれ、その中心点Ｃで
電位Ｖｔｔを測定するのに使用される。

【００１６】インピーダンス整合ブロック１４は、構造
１６’の他に、２つの制御ループＬｅｎとＬｅｐを含
む。ループＬｅｎ中では点Ａの電位Ｖｌが、Ｖｌの所望
の電位と比較するために比較器１８ｎの入力端に印加さ
れる。比較器１８の出力端の差信号が選択回路１９ｎの
入力端に印加され、選択回線１９ｎの出力が選択された
トランジスタＮ’ｅのグリッドを活動化し、またコーダ
２０ｎに印加される。コーダ２０は、インピーダンス整
合ブロック１４の出力端子に制御信号ｎ−ｅｍを供給す
る。同様にループＬｐ中では、点Ｃの電位Ｖｔｔが、電
位Ｖｔｔの所望の値と比較するために比較器１８ｐの入
力端に印加される。比較器１８ｐの出力端の差信号は選
択回路１９ｐの入力端に印加され、選択回路１９ｐの出
力が選択された、トランジスタＰ’ｅのグリッドを活動
化し、やはりコーダ２０ｐに印加される。コーダ２０ｐ
は、インピーダンス整合ブロック１４の出力端子に制御
信号ｐ−ｅｍを供給する。図の例では、２つのコーダ２
０ｎと２０ｐが選択信号の平均値を決定し、２つの平均
値をコード化して、３ビット（０：２）の形にコード化
された、制御信号ｎ−ｅｍとｐ−ｅｍを供給する。

【００１７】図１、図２、図３に示すように、送信制御
ループＬｅｎとＬｅｐ中の制御信号ｎ−ｅｍとｐ−ｅｍ
は、送信機１１の２つの制御入力に印加される。２つの
制御信号ｎ−ｅｍとｐ−ｅｍはそれぞれデコーダ２１ｎ
と２１ｐに印加され、デコーダ２１ｎと２１ｐは、この
場合は８ビット（０：７）の、選択信号ｎとｐを供給す
る。ループＬｅｎとＬｅｐはまた、それぞれ信号ｎ及び
ｐに応答してトランジスタＮｅ及びＰｅを選択する、２
つの選択回路２２ｎと２２ｐを含む。図の選択回路２２
ｎは、２つの入力を備える７個のＮＯＲポートと１個の
インバータを含み、それらの出力はそれぞれ８個のトラ
ンジスタＮｅのグリッドに接続される。インバータの入
力と７個のＮＯＲポートの一方の入力は入力信号Ｓｅ−
ｉｎを受け取り、７個のＮＯＲポートの他方の入力は選
択信号ｎを受け取る。図の選択回路２２ｐは、２つの入
力を備える７個のＮＡＮＤポートと１個のインバータと
からなり、それらの出力はそれぞれ８個のトランジスタ
Ｐｅのグリッドに接続されている。インバータの入力と
７個のＮＡＮＤポートの一方の入力は入力信号Ｓｅ−ｉ
ｎを受け取り、７個のＮＡＮＤポートの他方の入力は選
択信号ｐを受け取る。

【００１８】送信機ｎ−ｅｍとｐ−ｅｍの制御信号は、
図１と図２に示した受信機１２のインピーダンス整合ブ
ロック１５の２つの制御入力にも印加される。インピー
ダンス整合ブロック１５はインピーダンス整合ブロック
１４の送信参照構造１６’と類似の構造１６”を含む。
この構造１６”は、グループＮ’ｅ及びＰ’ｅと同一の
８個のトランジスタＮ”ｅとＰ”ｅからなる２つのグル
ープから構成され、これらはそれぞれ供給電位Ｖｓｓと
Ｖｄｄに接続され、抵抗Ｒｉと同一の中間抵抗Ｒ’ｉを
介して点ＡとＢの間に直列に接続されている。制御信号
ｎ−ｅｍとｐ−ｅｍはそれぞれ、インピーダンス整合グ
ループ１４のトランジスタ・グループＮ’ｅ及びＰ’ｅ
と同様にトランジスタ・グループＮ”ｅ及びＰ”ｅを調
整するため、デコーダ２３ｎ及び２３ｐ中で復号され
る。その結果、点Ａ及びＣの電位ＶｌとＶｔｔがインピ
ーダンス整合ブロック１４の電位と同じになる。これら
の電位は、受信機１２の抵抗ブリッジ１７の抵抗Ｎ１と
Ｐ１を制御するための２つのループＬｒｎ及びＬｒｐの
基準電位として働く。したがって、インピーダンス整合
ブロック１５はさらにブリッジ１７と同一の２個の抵抗
ブリッジ１７’を含み、したがってこれらの抵抗ブロッ
クはそれぞれ、供給電位ＶｄｄとＶｓｓの間の１６個の
トランジスタＮ’１とＰ’１からなる２つのグループの
直列配置から構成される。２つの抵抗ブリッジ１７’の
１６個のトランジスタＮ’１は、それぞれ電位Ｖｄｄと
構造１６’の点Ａ及びＢとの間に並列に設置され、２つ
の抵抗ブリッジの１６個のトランジスタＰ’１は、それ
ぞれ電位Ｖｓｓと点Ａ及びＢとの間に並列に設置され
る。各グループ中のトランジスタＮ’１及びＰ’１はそ
のグリッドによって選択的に活動化される。

【００１９】受信機の２つのループＬｒｎ及びＬｒｐ中
で、インピーダンス整合ブロック１５の点Ａ及びＣの電
位ＶｌとＶｔｔは、それぞれ対応するＶｌ及びＶｔｔの
所望の値と比較するため、２個の比較器２４ｎ及び２４
ｐの入力端に印加される。比較器２４ｎ及び２４ｐの出
力信号はそれぞれ２個の選択回路２５ｎ及び２５ｐの入
力端に印加され、それらの出力はそれぞれトランジスタ
Ｎ’１及びＰ’１のグリッドを選択的に活動化し、２個
のコーダ２６ｎ及び２６ｐの入力端に印加され、これら
のコーダは、インピーダンス整合ブロック１５の２個の
制御出力端子に、トランジスタＮ’１及びＰ’１の選択
の平均値を表すコード化信号ｎ−ｒｅｃとｐ−ｒｅｃを
供給する。

【００２０】図１と図４に示すように、２つのループＬ
ｒｎ及びＬｒｐの制御信号ｎ−ｒｅｃとｐ−ｒｅｃは、
受信機１２の２個の制御入力端子に印加される。この２
つの制御入力はそれぞれ２個のデコーダ２７ｎと２７ｐ
に接続され、これらのデコーダはインピーダンス整合ブ
ロック１５の抵抗ブリッジ１７’のトランジスタＮ’１
及びＰ’１と同様に抵抗ブリッジ１７のトランジスタＮ
１及びＰ１を活動化するため、それぞれ１６ビットの選
択信号ｎ−ｚｃとｐ−ｚｃと供給する。

【００２１】図１ないし図４を参照して例として説明し
た伝送システム１０の動作についてこれから説明する。
まず、この例が同時に５つの条件を満たすように設計さ
れており、それらの条件が、本発明の特徴と利点を浮き
立たせるために非常に拘束力のある例として採用された
ものであることを明言しておく必要がある。言い換えれ
ば、これらの条件は、拘束力がより強くまたはより弱く
なるように変更することができ、必ずしもここで選んだ
例のように累積的なものとは限らない。たとえば、下記
に示す条件または当業者なら考えつくその他の条件のう
ちの１つまたはいくつかだけを選択することもできる。

【００２２】満足すべき５つの条件とは次の通りであ
る。

【００２３】（１）広い通過帯域を有し、周期的な波形
を保持する、ＣＭＯＳ増幅器を設計すること、 （２）受信機の入力インピーダンスを整合させること、 （３）伝送性能を保証するため、伝送回線上の電圧変動
を一定に保つように送信機を設計すること、 （４）回線上の雑音をきれいに除去し、送信機と受信機
の供給電圧ＶｄｄとＶｓｓの間に存在し得る電圧差によ
る同相分の良好な除去を保証すること、 （５）光結合回路と共に動作できるように、ＥＣＬ構成
要素との入出力レベルの互換性を確保すること、（１）
項を解決するため、ＣＭＯＳ技術による現在最も優れた
最も簡単な増幅器は、供給電圧ＶｄｄとＶｓｓの間に直
列に設置された２個の相補型トランジスタから構成さ
れ、その共通ブリッジが入力信号を受け取り、その共通
ドレーンが出力信号を供給する、図４のＰｒとＮｒとを
含むインバータのようなインバータであると判断した。
このインバータは、図５に示すタイプの入出力転送特性
を有する。図５のグラフは、インバータの出力電位Ｖｏ
ｕｔの変動を入力電位Ｖｉｎの変動の関数として表した
ものである。電位ＶｉｎとＶｏｕｔは供給電位Ｖｓｓと
Ｖｄｄの間で変動する。このインバータは、出力電位Ｖ
ｏｕｔがＶｓｓとＶｄｄの間で変動する、入力電位Ｖｉ
ｎの一部分（範囲と称する）でのみ増幅器となるように
見える。しかし、集積回路の製造のばらつきのため、こ
の範囲は集積回路に従って大きくなったり小さくなった
りする。その結果、インバータの入力が増幅範囲の中間
値ならびに供給電位ＶｄｄとＶｓｓの中間値に対応する
電位Ｖｔｔにバイアスされる。このバイアスは単に電位
差分割器または抵抗ブリッジによって行うことができ、
それが受信機の整合インピーダンスＺｃをも設定できる
のが好都合である。この配置の原理の概略図を図６に示
す。この図で、送信機１１は、２個の相補型トランジス
タＮｅとＰｅから構成され、そのグリッドが送信入力信
号Ｓｅ−ｉｎを受け取り、そのドレーンが送信出力信号
Ｓｅ−ｏｕｔを伝送回線１３に供給する、インバータ１
６を含む。受信機１２は、２個の相補型トランジスタＮ
ｒとＰｒから構成され、そのグリッドが回線１３から受
信入力信号Ｓｒ−ｉｎを受け取り、そのドレーンが受信
出力信号Ｓｒ−ｏｕｔを供給する、インバータを含む。
トランジスタＮｒとＰｒのグリッドはまた、電圧Ｖｄｄ
とＶｓｓの間に直列に設置されて抵抗ブリッジ１７を構
成する、２個のトランジスタＮ１とＰ１の接合点に接続
される。したがって、受信機１２の入力が開放されてい
る場合、インバータＮｒ、Ｐｒはその振幅範囲でバイア
スされ、その出力は電位Ｖｔｔの付近にあると思われ
る。

【００２４】一方、送信機１１は回線１３上にできるだ
け対称な信号を供給しなければならない。トランジスタ
ＮｅとＰｅは交互に導通して、交互に正と負の送信出力
信号Ｓｅ−ｏｕｔを通す。トランジスタＮｅとＰｅが全
くの可換電流源である場合、伝送は、伝位ＶｄｄとＶｓ
ｓによる送信機の連続給電とは無関係となり、したがっ
て送信機１１と受信機１２の間の供給電位ＶｄｄとＶｓ
ｓの値の差とも無関係になる。したがって、インバータ
１６は、全体的に同相分を除去することになる。しかし
実際は、トランジスタＮｅとＰｅは全くの可換電流では
なく、したがって給電の同相分の全体的除去をもたらさ
ない。しかし、非常に良好で満足できるものではある。
給電の同相分の全体的除去を確保するための解決策は、
差分の伝送を利用するものである。非常に広い通過帯域
で利用できるように考えられた、ＣＭＯＳ技術による実
施例の枠内では、ＭＯＳトランジスタの特性上このよう
なＣＭＯＳ差動増幅器を実施するのは不可能である。し
かし、この解決策は、他の技術で利用でき、あるいはこ
れより拘束力の弱い条件を満たすために利用できること
は明らかである。

【００２５】したがって図６の原理の配置は、前記の５
つの条件のうちの４つを満足する。要約すると、この配
置は、選択した技術でできるだけ広い通過帯域を提供
し、受信機の入力を回線の特性インピーダンスに整合さ
せ、回線上で電圧の変動を一定に保つ。また、（ａ）受
信機の入力の抵抗ブリッジ１７が回線１３の特性インピ
ーダンスＺｃに等しい等価インピーダンスを示し、かつ
受信機の入力がインバータＮｒ、Ｐｒの交換閾値Ｖｔｔ
に等しいバイアス電位に置かれ、かつ（ｂ）送信機１１
の出力トランジスタＮｅとＰｅが、出力が回線の特性イ
ンピーダンスＺｃに等しいインピーダンスを有するとき
バイアス電位Ｖｔｔの周りで対称な、所定の電圧変動を
もたらすように寸法設定されるとの条件で、給電の同相
分の良好な除去をももたらす。

【００２６】条件（ａ）と（ｂ）は、図の例では、図４
に示すようにＣＭＯＳトランジスタＮ１とＰ１によって
抵抗ブリッジ１７の抵抗を構成し、かつトランジスタＮ
１とＰ１ならびに送信機のトランジスタＮｅとＰｅを制
御することによって満たされる。選択した例では、受信
機１２の抵抗Ｎ１とＰ１及び送信機１１の出力増幅機１
６は、それぞれ並列に設置され、集積回路ＩＣ中に組み
込まれた、条件（ａ）と（ｂ）を満たす制御装置によっ
て選択的に同時に活動化される、トランジスタのグルー
プから形成される。したがってこの制御装置は、送信機
の増幅器のトランジスタＮｅとＰｅを制御するための２
つのループＬｅｎとＬｅｐならびに受信機の抵抗ブリッ
ジのトランジスタＮ１とＰ１を制御するための２７のル
ープＬｒｎとＬｒｐから構成される。さらに、条件
（ａ）と（ｂ）を満たすため、この制御装置は、この実
施例では、前記条件の４つの付随条件を適用される。

【００２７】− 抵抗ブリッジのバイアス電位が、受信
機の増幅器Ｎｒ、Ｐｒと同一の、すなわちそれと同じ技
術で実施され、同じ電位ＶｄｄとＶｓｓで給電され、同
じ温度で動作するインバータの交換閾値Ｖｔｔに等しく
なければならない。

【００２８】− 抵抗ブリッジの等価インピーダンス
が、回線１３の特性インピーダンスＺｃ、通常は５０オ
ームに等しくなければならない。

【００２９】− 伝送回線上の電圧の変動が固定され、
選択した例ではＥＣＬ互換性をもたらすように、通常は
０．８ボルトに決定されなければならない。

【００３０】− 回線上の電圧の変動が、閾値Ｖｔｔの
周りで対称でなければならない。

【００３１】供給電位ＶｄｄとＶｓｓの間に直列に設定
された２個の相補型トランジスタＮ１とＰ１を備える抵
抗ブリッジ１７の構造は、図７Ａ、図７Ｂ、図７Ｃに示
した３種の変形例に従って形成することができる。２個
のトランジスタＮ１とＰ１はすべて抵抗モードで動作す
る２個の導体である。図７Ａと図７Ｂに示すようにトラ
ンジスタＰ１を電位Ｖｄｄに接続するものと、図７Ｃに
示すようにトランジスタＮ１を電位Ｖｄｄに接続するも
のと、２つのタイプの配置がある。この２つのタイプの
それぞれでトランジスタＮ１のグリッドを電位Ｖｄｄに
接続し、トランジスタＰ１のグリッドを電位Ｖｓｓに接
続すると、図７Ａ及び図７Ｃに示す２つの変形が得られ
る。図７ＡではＶｇｓ＝Ｖｄｄであり、図７ＣではＶｇ
ｓ＝Ｖｄｓである。図７Ｂではグリッドが２個のトラン
ジスタのドレーンに接続され、したがってＶｇｓ＝Ｖｄ
ｓである。

【００３２】図８は、Ｖｇｓ＝Ｖｄｄ（細線で示した曲
線）またはＶｇｓ＝Ｖｄｓ（太線で示した曲線）となる
ように設置したＭＯＳトランジスタの静的特性を示すグ
ラフである。横軸は０ボルトから電位Ｖｄｄまで変化す
る電圧Ｖｄｓの変動を表し、縦軸はドレーン・ソース電
流の強さＩを表す。Ｖｇｓ＝Ｖｄｓの配置は、トランジ
スタの閾値電位Ｖｔｔのばらつきの影響をより受けえや
すいが、同じ動的インピーダンスの場合に必要なバイア
ス電流がずっと弱くなる。図の例で、トランジスタ全体
の特性は制御ループにより異なる集積回路のトランジス
タの閾値電位Ｖｔｔの変動を考慮して決定されるので、
静的電気消費量が最小となるようにＶｇｓ＝Ｖｄｓの配
置を選んだ。したがって、Ｖｇｓ＝Ｖｄｓである図７Ｂ
と図７Ｃの２つの配置のどちらかを選ばなければならな
い。選択した例でそのグリッドを活動化することにより
各集合中の並列な活動トランジスタを選択することを考
慮すると、図７Ｃの配置は、ドレーンの電位が固定さ
れ、したがってグリッドの制御が容易であるという利点
を有する。したがって、図４に示した受信機１２の抵抗
ブリッジ１７と、図２のインピーダンス整合ブロック１
５の抵抗ブリッジ１７’には図７Ｃの配置を利用する。
１６個のトランジスタＮ１のうちの１個と１６個のトラ
ンジスタＰ１のうちの１個を常に導通状態になった後端
トランジスタとして、選択的活動化が他の１５個のトラ
ンジスタに関して行われるようにすると好都合である。
この１５個のトランジスタは同一でないが、選択された
トランジスタを追加すると活動トランジスタの全サイズ
が一定の割合だけ増加するようにサイズ決定する。した
がって活動状態にされたトランジスタは次第に多くな
る。言い換えれば、トランジスタのグループＮ１及びＰ
１から形成される抵抗は、それらを次々に活動化すると
これらのグループの等価抵抗の値が規則的に減少してい
く。その代わり、所与の精度では、抵抗の数が、したが
って制御信号の数が増大する。この欠点を補償するた
め、コード化した制御信号を利用する。

【００３３】制御ループを実施するための最も満たすの
が難しい基準は、抵抗ブリッジ１７の等価インピーダン
スを常に回線１３の特性インピーダンスＺｃに等しくす
ることである。異なる集積回路中に含まれる要素の技術
が異なるため、抵抗Ｎ１及びＰ１の調整は、所望の値を
有し、集積回路ＩＣに組み込まれていない標準抵抗を参
照して行われる。受信機１２の入力抵抗を参照抵抗Ｒｒ
と比較するため、図２に示した例では、送信機１１の出
力段Ｎｅ、Ｐｅの構造１６を利用して、それを同じトラ
ンジスタＮ’ｅとＰ’ｅから形成された構造１６’に再
現し、参照抵抗Ｒｒ中で定義された電圧の変動が生じる
ようにその寸法設定を行い、次いで出力段１６を利用し
て出力段１６’と同一の電流を生成し、それから同じ電
圧の変動を得るように選択した。したがって、同一の２
つの出力段１６’と１６は参照抵抗Ｒｒ中と抵抗ブリッ
ジ１７中で同一の抵抗を生じる。これによって、抵抗ブ
リッジが参照抵抗に等しい等価抵抗をもつことが保証さ
れる。

【００３４】電圧の変動が、図の例の条件では、予め定
義された電圧または供給電位を参照した電圧にならず、
予め定義されたものではなく製造工程と供給電圧と温度
に依存する閾値電位Ｖｔｔを中心とするため、問題はさ
らに複雑になる。この問題を解決するため、抵抗ブリッ
ジ１７がＶｔｔに等しい電位源に接続された特性抵抗Ｚ
ｃと等価であり、かつ送信出力信号Ｖｅ−ｏｕｔの電圧
変動がその低電位Ｖｌと高電位Ｖｈとによって定義され
ることに基づく、図９に示した原理の概略的回路を利用
する。

【００３５】図９において、２個のトランジスタＮｅと
Ｐｅは送信機の出力段１６のトランジスタ・グループＮ
ｅ及びＰｅに等価な電流を供給するものと見なされる。
トランジスタＮｅのソースは供給電位Ｖｓｓにあり、ド
レーンは低電位Ｖｌにあるが、トランジスタＰｅのソー
スは電位Ｖｄｄにあり、ドレーンは高電位Ｖｈにある。
トランジスタＰｅは、受信機１２の入力の閾値電位Ｖｔ
ｔに接続された抵抗Ｚｃ中に合計変数Ｖｈ−Ｖｌの半分
に等しい電圧変動Ｖｈ−Ｖｔｔを生成するが、トランジ
スタＮｅはそれと大きさが等しく向きが反対の変動Ｖｔ
ｔ−Ｖｌを生成する。このように送信機１１の出力段１
６はトランジスタ・グループＮｅ及びトランジスタの集
合Ｐｅと見なすことができ、これらのトランジスタＰｅ
は２Ｚｃの値をもつ参照抵抗Ｒｒによって相互接続さ
れ、それぞれ参照抵抗Ｒｒの両末端に、閾値電圧Ｖｔｔ
を中心とし所望の電圧変動によって決定される低電位Ｖ
ｌと高電位Ｖｈの２つの電位を有するように制御され
る。したがってインピーダンス整合ブロック１４の構造
１６’は送信機１１の出力段１６の所望の参照のコピー
である。この参照のコピーを決定する条件は、制御ルー
プＬｅｎとＬｅｐによって伝送回線１３に完全に整合さ
れそこに所望の電位を生じるように送信機１１中で再コ
ピーされる。

【００３６】この４つの制御ループは、アナログ式でも
デジタル式でもよい。これらのループは、耐ノイズ性と
しまた容易に各種の製造方式にかけることができるよう
に、すべてデジタル式が選択されてきた。図の例では、
選択回路１９ｎ、１９ｐと２５ｎ、２５ｐはそれぞれ増
減カウンタから形成される。シーケンサが４つのループ
を交互に制御するためのクロック信号を生成する。この
クロック信号は、比較器１８ｎ、１８ｐと２４ｎ、２４
ｐから供給される結果に応じて増減カウンタを制御す
る。これらの比較器はＣＭＯＳインバータから構成する
ことが好ましく、その変換閾値は、インバータを構成す
る２個の相補型トランジスタの寸法によって決まる。

【００３７】図の例では、選択した２つの参照電位は、
閾値電位Ｖｔｔと変動の低レベルＶｌである。高レベル
Ｖｈは、Ｖｔｔに対して対称となるように定義される。
さらに、２つの参照電位ＶｌとＶｔｔに対する比較器と
しては異なる２つのタイプのものを選択した、Ｖｔｔに
対する比較器１８ｎと２４ｎはそれぞれ閾値Ｖｔｔを有
する受信機１２の増幅器Ｎｒ、Ｐｒと同一の中心合せイ
ンバータから形成され、Ｖ１に対する比較器はそれぞれ
その交換閾値がＶｔｔよりも０．４ボルト低くなるよう
に中心外れインバータから形成される。ピーク間振幅が
０．８ボルトに選択されたからである。

【００３８】図の例で選択した構造において、２個のイ
ンバータ１８ｎ、１８ｐと２４ｎ、２４ｐ、送信機１１
の出力段１６を構成するトランジスタＮｅ、Ｐｅ、及び
受信機の抵抗ブリッジ１７のトランジスタＮ１、Ｐ１だ
けが、インピーダンス整合装置１０と送信機１１と受信
機１２によって形成され、図１に示した集積回路ＩＣ中
に組み込まれた、アセンブリ全体の線形挙動を有する要
素である。したがって技術を変更するには、集積回路Ｉ
Ｃの製造工程の特徴に応じて、２つのインバータを構成
するＣＭＯＳトランジスタの相対寸法と、送信機及び受
信機のトランジスタの「絶対」寸法を、所望のインピー
ダンスをもたらすように調整するだけで十分である。使
用される残りの要素は純粋にデジタル式であり、製造技
術の変更の影響を非常に受け難い。

【００３９】次に送信機の２つの制御ループＬｅｎとＬ
ｅｐの動作を、図２と図３を参照して説明する。ブロッ
ク１４中で２つのループはそれぞれそれを２Ｚｃに等し
い参照抵抗Ｒｒ中を流すことによりトランジスタ・グル
ープＮ' ｅ及びＰ' ｅを制御する。トランジスタ・グル
ープＮ’ｅは増減カウンタ１９ｎにより比較器１８ｎの
出力信号に応じて制御される。点Ａの電位が低レベルＶ
ｌより高い場合、活動トランジスタＮ’ｅの数を増加さ
せて、このグループの抵抗を減らしこうして点Ａの電位
を値Ｖｌにする。逆に点Ａの電位がＶｌより低い場合
は、活動トランジスタＮ' ｅの数を減らして、それをこ
の値に調節する。トランジスタ・グループＰ' ｅは、増
減カウンタ１９ｐにより比較器１８ｐの出力信号に応じ
て制御される。点Ｃの電位がＶｔｔより高い場合、グル
ープ中の活動トランジスタの数を減らしてその抵抗を増
大させ、こうして点Ｃの電位を値Ｖｔｔにし、逆も同様
である。２つのループは互いに反応する。したがって、
これらのループを、たとえば１つのクロック・パルスを
一方用に、次いで１つのクロック・パルスをもう一方用
にと、各ループごとに１６個のパルスをカウントするま
で順次活動化させるのが好都合である。２つのループは
それぞれのグループ中の活動トランジスタＮ'ｅ及びＰ'
ｅの求める数に向おうとする。この数に達したとき、
増分カウンタ１９ｎ及び１９ｐの内容は各クロック・パ
ルスに求める値の周囲で＋１または−１ずつ変化する。
１６個のパルスの終わりに、増減カウンタ１９ｎ及び１
９ｐに含まれる１６個の値の平均がコーダ２０ｎ及び２
０ｐ中で計算される。この平均値は、それぞれのグルー
プ中の活動トランジスタＮ' ｅ及びＰ' ｅの数の求める
値と見なされる。この値はコード化されてから調整信号
ｎ−ｅｍ、ｐ−ｅｍとして伝送される。そうしないとこ
れらの信号が線形で伝送され、集積回路ＩＣ中に多数の
ビットを配布しなければならなくなるからである。一時
に１ビットだけが変化するように、Ｇｒａｙコードを選
択した。したがって、特性インピーダンスの値を調整す
る際に、所望の値と非常に異なる中間値を通過する危険
がなくなる。送信機１１中で、出力段１６は信号ｎ−ｅ
ｍ及びｐ−ｅｍにより、所望のインピーダンス整合条件
下で送信電流を生成するように制御される。

【００４０】次に、受信機Ｌｒｎ及びＬｒｐの２つの制
御ループの動作を図２と図４を参照して説明する。コー
ド化された調整信号ｎ−ｅｍ及びｐ−ｅｍによって発さ
れる平均値が複号されて、受信ループを制御する働きを
する２つの送信グループＮ'ｅ及びＰ' ｅと同一の２つ
のトランジスタ・グループＮ" ｅ及びＰ" ｅ中で再コピ
ーされる。この２つのトランジスタ・グループＮ" ｅ及
びＰ" ｅは２つの抵抗ブリッジ１７' を独立に制御し、
２つのブリッジがあらゆる瞬間に同一となるようにそれ
らを同時に制御する。トランジスタ・グループＮ" ｅは
点Ｃの電位を所望の伝送の低レベルＶｌまでプルしなけ
ればならない。したがって、これは増減カウンタ２５ｎ
によって制御され、増減カウンタ２５ｎはインバータ２
４ｎによって制御される。この原理は、送信ループの原
理と類似している。他方、トランジスタ・グループＰ"
ｅはその点ｃの電位を所望の伝送の高レベルＶｈまでプ
ルしなければならない。したがって、この場合はこれは
増減カウンタ２５ｐによって制御され、増減カウンタ２
５ｐはインバータ２４ｐの出力によって制御される。こ
のインバータは、トランジスタＮ" ｅによって高レベル
にプルされるブリッジと、トランジスタＰ" ｅによって
低レベルにプルされるブリッジの２つのブリッジ１７’
の中間点の間の平均電位をＶｔｔに対して比較する。明
らかに、２つのループＬｒｎとＬｒｐは互いに反応す
る。したがって、送信ループのそれと同じシーケンスを
利用して、２個の増減カウンタ２５ｎ及び２５ｐの１６
個の内容の平均値を計算し、それをコード化された制御
信号ｎ−ｒｅｃ及びｐ−ｒｅｃの形で集積回路ＩＣの受
信機１２に送る。これらの受信機中で、これらの制御信
号が復号されて、トランジスタＮ１及びＰ１の数をそれ
ぞれコーダ２６ｎ及び２６ｐによって決定される平均値
に調整する。結論として、本発明によってもたらされる
原理の解決策は、整合抵抗を抵抗ブリッジ１７の形で組
み込み、それを所望の値をもつように制御することから
なる。

【００４１】前記の例に多数の変形をもたらすことがで
きる。したがって、一定の構造が例として選んだ構造と
異なり得ることは明らかである。ＣＭＯＳ技術とは別の
技術も全く可能である。ＣＭＯＳ以外の技術で、あるい
は広い通過帯域が必要でない場合はＣＭＯＳ技術で対称
形の増幅器が利用できることがわかった。この場合、受
信機はバイアス電位を必要としない。図の例でも、静的
消費電力は集積回路の外部から、たとえば電位Ｖｔｔを
供給するための給電端子を追加することにより引き出す
ことができる。

【００４２】要約すると、前記のインピーダンス整合プ
ロセス及びその様々な変形によれば、まず送信機または
受信機の一定の構造、たとえばその構造のタイプや製造
技術、ならびにその所望の動作条件を決定する。次に一
定の構造を再現して、図の例のブロック１４及び１５中
に存在するような整合構造を形成する。次に整合構造を
参照抵抗Ｒｒに接続する。その値は、所望の動作条件で
は、整合構造のインピーダンスの整合をもたらすもので
ある。次いで整合構造の動作に対して一定の構造の動作
を制御するだけで十分である。

【００４３】図の例では、一定の構造のタイプは図６に
示したものであり、所望の条件は送信信号または受信信
号の高レベル及び低レベルの所望の値を含む。ただし、
これらの条件は、ＥＣＬとの互換性を保証するために必
要なものであり、したがって任意選択であることがわか
った。

【００４４】図の例では、高レベル及び低レベルの所望
の値を得るために、この方法は、この２つの値の一方
（Ｖｌ）をとり、他方の値Ｖｈを、高低２つのレベルの
間に含まれ、一定の構造中のバイアス電位（Ｖｔｔ）の
値によって決まる、所望の第３の電圧値に対して決定す
ることからなる。ただし、２つのレベルＶｌとＶｈから
Ｖｔｔの値を決定することもできる。この場合、中間抵
抗Ｒｉは整合構造１６'中で省略することができる。

【００４５】図の例では、一定の構造１６は送信機中で
ＣＭＯＳ型インバータ（Ｎｅ、Ｐｅ）に基づいて形成さ
れる。この技術では特定のタイプの電界効果トランジス
タを利用するが、他のどんなタイプのものも利用でき
る。前記の条件下で動作する選択した特定の構造の場
合、本発明の方法は、整合構造１６' 中にインバータの
相補型トランジスタの間に参照インピーダンスＲｒを直
列に接続し、この参照インピーダンスに回線の特性イン
ピーダンスの２倍の値を与えることからなる。図の例で
は、参照インピーダンスＲｒは集積回路ＩＣの半導体材
料中には組み込まれない。ＣＭＯＳ技術では技術的ばら
つきが非常に大きいからである。しかし一般的にはこれ
を集積回路に組み込み、または集積回路の金属相互接続
網に既知の様々な手段により、たとえばレーザによって
固定式にまたは調節可能に接続することができる。また
参照接続を、たとえば所望の値に対応するように適切に
選択された並列な電界効果トランジスタ・グループの形
で、集積回路の半導体材料中に組み込むこともできる。
欧州特許出願第０５０４０６２号で提起された解決策
は、集積回路の高周波送信機または受信機中のインピー
ダンスを、このインピーダンスの値を集積回路中で再現
して参照値として使用し、他のインピーダンスをこの参
照値に対して制御するために、集積回路の外部のインピ
ーダンスの値に対して制御することからなる。しかしこ
の解決策は、外部抵抗に対する新規の整合を行うことに
よってしか、集積回路の老化や温度の変化による特性の
変動を補償することができない。より一般的には、この
解決策は、上記に開示したものより拘束力の弱い状況で
好都合である。参照インピーダンスの値に関して、前記
の説明は、図９に示したような選択した構造及び動作の
特定の例では２Ｚｃになることを強調している。言い換
えれば、選択した構造及び動作に従って他の値をとるこ
ともできる。

【００４６】図６に示した例では、一定の構造は、所望
のバイアス電位Ｖｔｔを決定するための抵抗ブリッジ１
７をも受信機１２中に含む。この場合、本発明の方法
は、抵抗ブリッジを２つの整合ブリッジ１７’に再現し
て、それらをインピーダンスの整合をもたらす所望の送
受信条件で動作させ、受信機の抵抗ブリッジの抵抗の値
を整合構造のそれによって制御する。

【００４７】したがって、本発明はまた、所望の条件で
動作する一定の構造１６、１７を送信機または受信機中
に含む、送信機１１と受信機１２の間で伝送回線１３の
特性インピーダンスＺｃにインピーダンスを整合させる
装置１０をも目的とする。本発明によれば、この装置
は、一定の構造を再現し、参照インピーダンスに接続さ
れた、所望の動作条件下でインピーダンスの整合をもた
らす整合構造１６’、１７’と、整合された構造によっ
て一定の構造を制御する装置とを含む。

【００４８】前記の例では、一定の構造は、送信機１１
中にＣＭＯＳタイプのインバータ１６と、受信機１２中
に入力の抵抗ブリッジ１７によってバイアスされたＣＭ
ＯＳタイプのインバータＮｒ、Ｐｒとを含み整合構造１
６’中の参照インピーダンスＲｒが回線の特性インピー
ダンスの２倍になる。

【００４９】他方では、抵抗ブリッジはＶｇｓ＝Ｖｄｓ
となるように設置され、それらと供給電位との接続がＣ
ＭＯＳタイプのインバータのトランジスタの場合と逆に
なっている、２つの供給電位の間の直列な２つの相補型
トランジスタＮ１、Ｐ１から形成される。この場合、電
界効果トランジスタを利用する回路の枠内で他のタイプ
の抵抗ブリッジも可能であることがわかっている。

【００５０】また、選択した制御装置はデジタル式のも
のであるが、アナログ式のものでもよいことがわかって
いる。図の例では、制御は連続式であり、平均値の周り
での制御値の発振を避けるために、平均値に対して行わ
れる。より一般には、制御は不連続でもよく、周期的時
間にのみ、また利用条件が比較的安定な場合には、集積
回路の動作の初期設定時にだけ行ってもよい。その場
合、エンコーダはメモリの要素とすることができる。エ
ンコーダ・デコーダは有利であるが、その使用及びタイ
プに関して任意選択である。

【００５１】したがって本発明はまた、少なくとも１本
の伝送回線１３によって接続される予定であり、前記の
方法に従って回線の特性インピーダンスに対して整合さ
れた、あるいは前記のインピーダンス適合装置を組み込
んだ送信機または受信機あるいはその両方を含む集積回
路ＩＣをも目的とする。より詳しくは、図の例から明ら
かなように、本発明は送信機だけまたは受信機だけを組
み込んだ集積回路ＩＣにも適用できる。前者の場合は、
送信機１１と参照抵抗Ｒｒに接続されたインピーダンス
整合ブロック１４だけを含むことになる。後者の場合
は、受信機１２とインピーダンス整合ブロック１５だけ
を含むことになり、ブロック１５中の受信整合装置１
６”は送信整合構造１６’と同一であり、参照抵抗Ｒｒ
に接続される。この例では、受信機の所望の動作条件が
送信機の所望の動作を必要とすることもわかる。したが
って、本発明は、このインピーダンス整合プロセスが所
望の送信構造及び受信構造の利用を必要とするので、本
発明の方法を実施する複数の集積回路間の伝送システム
中で目立ったものとなることができる。

【００５２】したがって本発明はまた、それぞれ送信機
または受信機あるいはその両方を組み込み、伝送回線１
３によって相互に接続された、前記のタイプの集積回路
ＩＣ１、ＩＣ２、ＩＣ３．．．を含む、たとえば図１０
に示したようなＳＹＳ伝送システムをも目的とする。

【図面の簡単な説明】

【図１】断片的に示した集積回路中に組み込まれた少な
くとも１個の送受信機に接続された、本発明によるイン
ピーダンス整合装置の概略図である。

【図２】本発明によるインピーダンス整合装置の一実施
例の概略図である。

【図３】本発明によるインピーダンス整合プロセスに従
って伝送回線の特性インピーダンスに整合させるため
に、図２のインピーダンス整合装置に接続された送信機
の一実施例の概略図である。

【図４】本発明によるインピーダンス整合プロセスに従
って伝送回線の特性インピーダンスに整合させるため
に、図２のインピーダンス整合装置に接続された受信機
の一実施例の概略図である。

【図５】図３と図４に示した送信機及び受信機中の増幅
器の例として利用されるＣＭＯＳインバータの入出力転
送の典型的特性曲線を示す図である。

【図６】図３と図４に示した送受信機の一実施例のベー
スとして使用される配置を示す図である。

【図７Ａ】ＣＭＯＳ技術による抵抗ブリッジの実施例の
一変形を示す図である。

【図７Ｂ】ＣＭＯＳ技術による抵抗ブリッジの実施例の
一変形を示す図である。

【図７Ｃ】ＣＭＯＳ技術による抵抗ブリッジの実施例の
一変形を示す図である。

【図８】図７Ａ、図７Ｂ、図７Ｃに示した各例に記載の
方式で設定したＭＯＳトランジスタの静的特性を示す図
である。

【図９】図３と図４に示した送信機及び受信機のインピ
ーダンス整合の原理図である。

【図１０】図１に部分的かつ概略的に示したような、本
発明を実施する集積回路から形成される送信システムの
例を示す概略図である。

【符号の説明】

１０ インピーダンス整合装置 １１ 送信機 １２ 受信機 １３ 伝送回線 １４ インピーダンス整合ブロック １５ インピーダンス整合ブロック １６ 送信構造 １７ 抵抗ブリッジ １８ 比較器 １９ 選択回路 ２０ エンコーダ ２１ デコーダ ２２ 選択回路 ２３ デコーダ ２４ 比較器 ２５ 調整回路 ２６ エンコーダ ２７ デコーダ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 アンドルユ・コフレ フランス国、エフ−75015・パリ、リ ユ・ラブルスト、52 (72)発明者 ルザ・ネザムザデ−モオザビイ フランス国、エフ−78390・ボア・ダル スイ、リユ・バラグ、12 (56)参考文献 特開 昭62−38616（ＪＰ，Ａ) 特開 平７−15475（ＪＰ，Ａ) 実開 平４−91429（ＪＰ，Ｕ)

Claims (14)

(57)【特許請求の範囲】
1. 【請求項１】 送信機（１１）を受信機（１２）に接続
   する伝送回線（１３）の特性インピーダンス（Ｚｃ）に
   対してインピーダンスを整合させる方法であって、送信
   機は一定の構造（１６）を有しており、低レベル（Ｖ
   ｌ）と高レベル（Ｖｈ）とを有する信号を発生させ、受
   信機は該信号に応答する一定の構造（１７）を有してお
   り、 該信号のための前記低レベルと高レベルに予め定められ
   た値を使用するステップと、 送信機及び受信機の少なくとも一方の構造をそれぞれの
   整合構造（１６’、１７’）として再現するステップ
   と、 前記整合構造を参照インピーダンス（Ｒｒ）に接続する
   ステップと、 前記整合構造を参照インピーダンスに対して整合させる
   ステップと、 送信機及び受信機の少なくとも一方の構造の動作を前記
   整合構造によって制御する（Ｌｅｎ、Ｌｅｐ、Ｌｒｎ、
   Ｌｒｐ）ステップとを含む伝送回線の特性インピーダン
   スに対してインピーダンスを整合させる方法。
2. 【請求項２】 高レベル及び低レベルの二つの予め定め
   られた値のうちの一方が、高レベルと低レベルとの間の
   第３の予め定められた値を基準として決定され、受信機
   のバイアス電圧（Ｖｔｔ）に対応する請求項１に記載の
   方法。
3. 【請求項３】 送信機の構造（１６）が相補型トランジ
   スタを有するＣＭＯＳインバータ（Ｎｅ、Ｐｅ）を含
   み、前記接続するステップが、前記相補型トランジスタ
   の間に、前記参照インピーダンス（Ｒｒ）を直列に接続
   するステップを含む請求項２に記載の方法。
4. 【請求項４】 回線の特性インピーダンスの２倍の値の
   参照インピーダンスを与えるステップをさらに含む請求
   項３に記載の方法。
5. 【請求項５】 請求項１に記載の方法であって、受信機
   の構造がバイアス電圧（Ｖｔｔ）を決定する抵抗ブリッ
   ジ（１７）を含み、 該方法が、さらに、前記バイアス電圧を受信機の動作の
   条件として使用するステップを含み、 前記再現するステップは、前記抵抗ブリッジを、受信機
   の前記整合構造内の二つの抵抗ブリッジ（１７’）とし
   て再現するステップを含み、 前記制御するステップは、受信機の前記抵抗ブリッジを
   前記整合構造の前記抵抗ブリッジによって制御するステ
   ップを含む方法。
6. 【請求項６】 請求項２乃至４のいずれか一項に記載の
   方法であって、受信機の構造が、前記バイアス電圧（Ｖ
   ｔｔ）を決定する抵抗ブリッジ（１７）を含み、 該方法が、さらに、前記電圧を受信機の動作の条件とし
   て使用するステップを含み、 前記再現するステップは、前記抵抗ブリッジを、受信機
   の前記整合構造内の二個の抵抗ブリッジ（１７’）とし
   て再現するステップを含み、 前記制御するステップは、受信機の前記抵抗ブリッジを
   前記整合構造の前記抵抗ブリッジによって制御するステ
   ップを含む方法。
7. 【請求項７】 送信機（１１）を受信機（１２）に接続
   する伝送回線（１３）の特性インピーダンス（Ｚｃ）に
   対してインピーダンスを整合させる装置（１０）であっ
   て、送信機は一定の構造（１６）を有しており、低レベ
   ル（Ｖｌ）と高レベル（Ｖｈ）とを有する信号を発生さ
   せ、受信機は該信号に応答する一定の構造（１７）を有
   する装置であって、送信機及び受信機の少なくとも一方
   の構造を再現し、参照抵抗（Ｒｒ）に接続された整合構
   造（１６’、１７’）と、前記整合構造を前記参照抵抗
   に整合させるための手段と、送信機及び受信機の少なく
   とも一方の構造を前記整合構造によって制御するために
   接続された閉ループ制御手段（Ｌｅｎ、Ｌｅｐ、Ｌｒ
   ｎ、Ｌｒｐ）とを含む装置。
8. 【請求項８】 送信機の構造がＣＭＯＳ型インバータ
   （１６）を含み、受信機の構造が、入力抵抗ブリッジ
   （１７）によってバイアスされたＣＭＯＳ型インバータ
   （Ｎｒ、Ｐｒ）を含む請求項７に記載の装置。
9. 【請求項９】 参照インピーダンスが回線の特性インピ
   ーダンスの２倍である請求項７または８に記載の装置。
10. 【請求項１０】 受信機の構造が、電源電圧（Ｖｄｄ，
    Ｖｓｓ）の間の直列の二個の相補型トランジスタ（Ｎ
    １，Ｐ１）を有する抵抗ブリッジ（１７）を含み、前記
    二個の相補型トランジスタの各々が、ドレイン、ソース
    間電圧（Ｖｄｓ）に等しいゲート、ソース間電圧（Ｖｇ
    ｓ）を有し、前記電源電圧との接続がＣＭＯＳ型インバ
    ータのトランジスタの接続と逆となるように配列された
    請求項７又は８に記載の装置。
11. 【請求項１１】 前記制御手段がデジタル型である請求
    項７から１０のいずれか一項に記載の装置。
12. 【請求項１２】 前記制御手段が平均値を処理する請求
    項１０に記載の装置。
13. 【請求項１３】 少なくとも１本の伝送回線に接続され
    る予定の、請求項１から６のいずれか一項に記載の方法
    に従って伝送回線の特性インピーダンスに対して整合さ
    れた、あるいは請求項７から１２のいずれか一項に記載
    のようなインピーダンス整合装置を組み込んだ、送信機
    または受信機あるいはその両方を含む集積回路（Ｉ
    Ｃ）。
14. 【請求項１４】 送信機または受信機あるいはその両方
    を組み込み、伝送回線（１３）によってそれらの間に接
    続された集積回路（ＩＣ１、ＩＣ２、ＩＣ３）を含む伝
    送システム（ＳＹＳ）であって、集積回路が請求項１３
    に記載のタイプのものである伝送システム（ＳＹＳ）。