JP4676646B2 - インピーダンス調整回路および半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、複数のデータ伝送チャネルを有するデータ伝送システムのデータ受信側において、入力インピーダンスを調整可能なインピーダンス調整回路および半導体装置に関するものであり、特に、TMDS(Transition Minimized Differential Signaling)等の差動出力回路に利用されることが多いインピーダンス調整回路および半導体装置に関するものである。
【0002】
【従来の技術】
以下、データ受信側において入力インピーダンスを調整する従来のデータ伝送システムの構成について説明する。図10は、従来のデータ伝送システムの構成を示す図である。一般的に、伝送線路の伝搬遅延時間が信号の立ち上がりまたは立ち下がりよりも長い場合は、その伝送線路を分布定数線路として扱い、反射等を要因として発生するノイズの影響を考慮する必要がある。
【0003】
また、図11は、上記反射を抑制したデータ伝送システムの構成を示す図である。インピーダンス整合を得るためには、たとえば、図示のように終端抵抗を用いる。送信側デバイスの出力インピーダンス(Z1)、伝送線路の特性インピーダンス(Z0)、終端抵抗(ZL)の整合がとられている場合、基本的に反射は発生しない。
【0004】
【発明が解決しようとする課題】
しかしながら、上記、従来のデータ伝送システムにおいては、送信側デバイスおよび受信側デバイスのデータバスが、8ビット,16ビット等のような多ビットバスで構成されていることが多い。そのため、受信側デバイスのすべての入力端子に終端抵抗を付加することは、基板上における素子数を増加させ、システムのコストアップおよび基板実装面積の増加を招く、という問題があった。
【0005】
一方、上記問題点を解決するために終端抵抗を受信側デバイスに内蔵すると、一般的にデバイスに内蔵する抵抗は製造ばらつきが大きいため、この製造ばらつきを要因としたインピーダンス不整合が発生してしまう、という問題があった。また、この場合には、抵抗値がある特定の値になってしまうため、伝送線路の特性インピーダンスが異なるシステムに対しては、このデバイスを使用することができない、という問題があった。
【0006】
本発明は、上記に鑑みてなされたものであって、終端抵抗を受信側デバイスに内蔵した場合であっても、内部抵抗の製造ばらつきを吸収し、最適なインピーダンスマッチングを実現可能なインピーダンス調整回路および半導体装置を得ることを目的とする。
【0007】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するために、本発明にかかるインピーダンス調整回路にあっては、受信側半導体デバイスに内蔵された終端抵抗と伝送線路との間でインピーダンス整合をとるためのインピーダンス調整回路において、伝送線路のインピーダンス値に比例した第1の抵抗値を有するリファレンス抵抗を前記受信側半導体デバイスに外付けし、前記終端抵抗を、第2の抵抗値を有する抵抗素子とMOSトランジスタのON抵抗で構成し、前記リファレンス抵抗を参照して、前記終端抵抗を調整し、リファレンス電圧を生成するリファレンス電圧生成手段と、前記リファレンス電圧を昇圧または降圧し、基準電圧を生成する昇圧/降圧手段と、一方が電源電圧に接続された前記リファレンス抵抗のもう片方を基準電圧にバイアスし、当該リファレンス抵抗を流れる基準電流を生成する外部抵抗接続手段と、第2の抵抗値を有する抵抗素子と線形領域にバイアスされたMOSトランジスタのON抵抗の合成抵抗(=リファレンス抵抗)を用いて、前記基準電流と同一の第1の電流を生成する第1のミラー回路手段と、前記MOSトランジスタおよび抵抗素子の組み合わせと同一形状の終端抵抗を前記伝送線路のプルアップ抵抗として用い、当該終端抵抗を用いて、前記基準電流および前記第1の基準電流と同一の第2の電流を生成する第2のミラー回路手段と、を備えることを特徴とする。
【0008】
つぎの発明にかかるインピーダンス調整回路にあっては、受信側半導体デバイスに内蔵された終端抵抗と伝送線路との間でインピーダンス整合をとるためのインピーダンス調整回路において、伝送線路のインピーダンス値に比例した第1の抵抗値を有するリファレンス抵抗を前記受信側半導体デバイスに外付けし、前記終端抵抗を、第2の抵抗値を有する抵抗素子とMOSトランジスタのON抵抗で構成し、前記リファレンス抵抗を参照して、前記終端抵抗を調整し、リファレンス電圧を生成するリファレンス電圧生成手段と、前記リファレンス電圧を昇圧または降圧し、基準電圧を生成する昇圧/降圧手段と、一方が接地に接続された前記リファレンス抵抗のもう片方を基準電圧にバイアスし、当該リファレンス抵抗を流れる基準電流を生成する外部抵抗接続手段と、第2の抵抗値を有する抵抗素子と線形領域にバイアスされたMOSトランジスタのON抵抗の合成抵抗(=リファレンス抵抗値)を用いて、前記基準電流と同一の第1の電流を生成する第1のミラー回路手段と、前記MOSトランジスタおよび抵抗素子の組み合わせと同一形状の終端抵抗を前記伝送線路のプルダウン抵抗として用い、当該終端抵抗を用いて、前記基準電流および前記第1の基準電流と同一の第2の電流を生成する第2のミラー回路手段と、を備えることを特徴とする。
【0009】
つぎの発明にかかるインピーダンス調整回路にあっては、受信側半導体デバイスに内蔵された終端抵抗と伝送線路との間でインピーダンス整合をとるためのインピーダンス調整回路において、伝送線路のインピーダンス値に比例した第1の抵抗値を有するリファレンス抵抗を前記受信側半導体デバイスに外付けし、前記終端抵抗を、第2の抵抗値を有する抵抗素子とMOSトランジスタのON抵抗で構成し、前記リファレンス抵抗を参照して、前記終端抵抗を調整し、リファレンス電圧を生成するリファレンス電圧生成手段と、前記リファレンス電圧を昇圧または降圧し、基準電圧を生成する昇圧/降圧手段と、差動入力信号の各電圧レベルおよび前記基準電圧を、所定の入力レンジにあうようにシフトする電圧シフト手段と、前記シフト後の差動入力信号の各電圧レベルからコモン電位を抽出するコモン電位抽出手段と、一方が電源電圧に接続された前記リファレンス抵抗のもう片方を基準電圧にバイアスし、当該リファレンス抵抗を流れる基準電流を生成する外部抵抗接続手段と、前記コモン電位と前記基準電圧の差分に応じて、コモン電位に対応する電流と、基準電圧に対応する電流と、を生成する差動回路手段と、前記基準電圧に対応する電流と同一の第1の電流を生成するコモン側電流ミラー手段と、前記コモン電位の変動を反映するための、前記基準電圧に対応する電流および第1の電流と同一の第2の電流を生成し、前記伝送線路のインピーダンス値の変動を反映するための、前記基準電流の1/2の第3の電流を生成し、コモン電位および伝送線路のインピーダンス値が変動した場合であっても、第2の抵抗値を有する抵抗素子と線形領域にバイアスされたMOSトランジスタのON抵抗の合成抵抗が、常に一定になるように当該MOSトランジスタのバイアス電圧を調整するミラー回路手段と、前記抵抗素子とMOSトランジスタのON抵抗の組み合わせと同一形状の終端抵抗を前記伝送線路のプルアップ抵抗として用いる入力インピーダンス回路手段と、を備えることを特徴とする。
【0010】
つぎの発明にかかるインピーダンス調整回路にあっては、受信側半導体デバイスに内蔵された終端抵抗と伝送線路との間でインピーダンス整合をとるためのインピーダンス調整回路において、伝送線路のインピーダンス値に比例した第1の抵抗値を有するリファレンス抵抗を前記受信側半導体デバイスに外付けし、前記終端抵抗を、第2の抵抗値を有する抵抗素子とMOSトランジスタのON抵抗で構成し、前記リファレンス抵抗を参照して、前記終端抵抗を調整し、一方が電源電圧に接続された前記リファレンス抵抗のもう片方を外部から供給される基準電圧にバイアスし、当該リファレンス抵抗を流れる基準電流を生成する外部抵抗接続手段と、第2の抵抗値を有する抵抗素子と線形領域にバイアスされたMOSトランジスタのON抵抗の合成抵抗(=リファレンス抵抗)を用いて、前記基準電流と同一の第1の電流を生成する第1のミラー回路手段と、前記MOSトランジスタおよび抵抗素子の組み合わせと同一形状の終端抵抗を前記伝送線路のプルアップ抵抗として用い、当該終端抵抗を用いて、前記基準電流および前記第1の基準電流と同一の第2の電流を生成する第2のミラー回路手段と、を備えることを特徴とする。
【0011】
つぎの発明にかかるインピーダンス調整回路にあっては、受信側半導体デバイスに内蔵された終端抵抗と伝送線路との間でインピーダンス整合をとるためのインピーダンス調整回路において、伝送線路のインピーダンス値に比例した第1の抵抗値を有するリファレンス抵抗を前記受信側半導体デバイスに外付けし、前記終端抵抗を、第2の抵抗値を有する抵抗素子とMOSトランジスタのON抵抗で構成し、前記リファレンス抵抗を参照して、前記終端抵抗を調整し、一方が接地に接続された前記リファレンス抵抗のもう片方を外部から供給される基準電圧にバイアスし、当該リファレンス抵抗を流れる基準電流を生成する外部抵抗接続手段と、第2の抵抗値を有する抵抗素子と線形領域にバイアスされたMOSトランジスタのON抵抗の合成抵抗(=リファレンス抵抗値)を用いて、前記基準電流と同一の第1の電流を生成する第1のミラー回路手段と、前記MOSトランジスタおよび抵抗素子の組み合わせと同一形状の終端抵抗を前記伝送線路のプルダウン抵抗として用い、当該終端抵抗を用いて、前記基準電流および前記第1の基準電流と同一の第2の電流を生成する第2のミラー回路手段と、を備えることを特徴とする。
【0012】
つぎの発明にかかるインピーダンス調整回路にあっては、受信側半導体デバイスに内蔵された終端抵抗と伝送線路との間でインピーダンス整合をとるためのインピーダンス調整回路において、伝送線路のインピーダンス値に比例した第1の抵抗値を有するリファレンス抵抗を前記受信側半導体デバイスに外付けし、前記終端抵抗を、第2の抵抗値を有する抵抗素子とMOSトランジスタのON抵抗で構成し、前記リファレンス抵抗を参照して、前記終端抵抗を調整し、差動入力信号の各電圧レベルおよび外部から供給される基準電圧を、所定の入力レンジにあうようにシフトする電圧シフト手段と、前記シフト後の差動入力信号の各電圧レベルからコモン電位を抽出するコモン電位抽出手段と、一方が電源電圧に接続された前記リファレンス抵抗のもう片方を基準電圧にバイアスし、当該リファレンス抵抗を流れる基準電流を生成する外部抵抗接続手段と、前記コモン電位と前記基準電圧の差分に応じて、コモン電位に対応する電流と、基準電圧に対応する電流と、を生成する差動回路手段と、前記基準電圧に対応する電流と同一の第1の電流を生成するコモン側電流ミラー手段と、前記コモン電位の変動を反映するための、前記基準電圧に対応する電流および第1の電流と同一の第2の電流を生成し、前記伝送線路のインピーダンス値の変動を反映するための、前記基準電流の1/2の第3の電流を生成し、コモン電位および伝送線路のインピーダンス値が変動した場合であっても、第2の抵抗値を有する抵抗素子と線形領域にバイアスされたMOSトランジスタのON抵抗の合成抵抗が、常に一定になるように当該MOSトランジスタのバイアス電圧を調整するミラー回路手段と、前記抵抗素子とMOSトランジスタのON抵抗の組み合わせと同一形状の終端抵抗を前記伝送線路のプルアップ抵抗として用いる入力インピーダンス回路手段と、を備えることを特徴とする。
【0013】
つぎの発明にかかるインピーダンス調整回路にあっては、受信側半導体デバイスに内蔵された終端抵抗と伝送線路との間でインピーダンス整合をとるためのインピーダンス調整回路において、伝送線路のインピーダンス値に比例した第1の抵抗値を有するリファレンス抵抗を前記受信側半導体デバイスに外付けし、前記終端抵抗をMOSトランジスタのON抵抗で構成し、前記リファレンス抵抗を参照して、前記終端抵抗を調整し、リファレンス電圧を生成するリファレンス電圧生成手段と、前記リファレンス電圧を昇圧または降圧し、基準電圧を生成する昇圧/降圧手段と、一方が電源電圧に接続された前記リファレンス抵抗のもう片方を基準電圧にバイアスし、当該リファレンス抵抗を流れる基準電流を生成する外部抵抗接続手段と、線形領域にバイアスされたMOSトランジスタのON抵抗(=リファレンス抵抗)を用いて、前記基準電流と同一の第1の電流を生成する第1のミラー回路手段と、前記MOSトランジスタと同一形状の終端抵抗を前記伝送線路のプルアップ抵抗として用い、当該終端抵抗を用いて、前記基準電流および前記第1の基準電流と同一の第2の電流を生成する第2のミラー回路手段と、を備えることを特徴とする。
【0014】
つぎの発明にかかるインピーダンス調整回路にあっては、受信側半導体デバイスに内蔵された終端抵抗と伝送線路との間でインピーダンス整合をとるためのインピーダンス調整回路において、伝送線路のインピーダンス値に比例した第1の抵抗値を有するリファレンス抵抗を前記受信側半導体デバイスに外付けし、前記終端抵抗をMOSトランジスタのON抵抗で構成し、前記リファレンス抵抗を参照して、前記終端抵抗を調整し、一方が電源電圧に接続された前記リファレンス抵抗のもう片方を外部から供給される基準電圧にバイアスし、当該リファレンス抵抗を流れる基準電流を生成する外部抵抗接続手段と、線形領域にバイアスされたMOSトランジスタのON抵抗(=リファレンス抵抗)を用いて、前記基準電流と同一の第1の電流を生成する第1のミラー回路手段と、前記MOSトランジスタと同一形状の終端抵抗を前記伝送線路のプルアップ抵抗として用い、当該終端抵抗を用いて、前記基準電流および前記第1の基準電流と同一の第2の電流を生成する第2のミラー回路手段と、を備えることを特徴とする。
つぎの発明にかかる半導体装置にあっては、終端抵抗と伝送線路との間でインピーダンス整合をとるためのインピーダンス調整回路を含む半導体装置において、伝送線路のインピーダンス値に比例した第1の抵抗値を有するリファレンス抵抗を接続する端子を有し、前記終端抵抗を、第2の抵抗値を有する抵抗素子とMOSトランジスタのON抵抗で構成し、前記インピーダンス調整回路は、前記リファレンス抵抗を参照して、前記終端抵抗を調整し、リファレンス電圧を生成するリファレンス電圧生成手段と、前記リファレンス電圧を昇圧または降圧し、基準電圧を生成する昇圧/降圧手段と、一方が電源電圧に接続された前記リファレンス抵抗のもう片方を基準電圧にバイアスし、当該リファレンス抵抗を流れる基準電流を生成する外部抵抗接続手段と、第2の抵抗値を有する抵抗素子と線形領域にバイアスされたMOSトランジスタのON抵抗の合成抵抗(=リファレンス抵抗)を用いて、前記基準電流と同一の第1の電流を生成する第1のミラー回路手段と、前記MOSトランジスタおよび抵抗素子の組み合わせと同一形状の終端抵抗を前記伝送線路のプルアップ抵抗として用い、当該終端抵抗を用いて、前記基準電流および前記第1の基準電流と同一の第2の電流を生成する第2のミラー回路手段と、を備えることを特徴とする。
つぎの発明にかかる半導体装置にあっては、終端抵抗と伝送線路との間でインピーダンス整合をとるためのインピーダンス調整回路を含む半導体装置において、伝送線路のインピーダンス値に比例した第1の抵抗値を有するリファレンス抵抗を接続する端子を有し、前記終端抵抗を、第2の抵抗値を有する抵抗素子とMOSトランジスタのON抵抗で構成し、前記インピーダンス調整回路は、前記リファレンス抵抗を参照して、前記終端抵抗を調整し、一方が電源電圧に接続された前記リファレンス抵抗のもう片方を外部から供給される基準電圧にバイアスし、当該リファレンス抵抗を流れる基準電流を生成する外部抵抗接続手段と、第2の抵抗値を有する抵抗素子と線形領域にバイアスされたMOSトランジスタのON抵抗の合成抵抗(=リファレンス抵抗)を用いて、前記基準電流と同一の第1の電流を生成する第1のミラー回路手段と、前記MOSトランジスタおよび抵抗素子の組み合わせと同一形状の終端抵抗を前記伝送線路のプルアップ抵抗として用い、当該終端抵抗を用いて、前記基準電流および前記第1の基準電流と同一の第2の電流を生成する第2のミラー回路手段と、を備えることを特徴とする。
【0015】
【発明の実施の形態】
以下に、本発明にかかるインピーダンス調整回路の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【0016】
実施の形態1.
図1は、本発明にかかるインピーダンス調整回路の概念を説明するための図である。図1において、1は半導体デバイスに外付けされたリファレンス抵抗であり、2は半導体デバイスに内蔵されたMOSトランジスタであり、3は半導体デバイスに内蔵された抵抗素子である。
【0017】
一般的に、終端抵抗を半導体デバイスに内蔵させると、その製造ばらつきにより抵抗値がばらつき、それに伴って特性インピーダンスの不整合が発生してしまう。また、送信側半導体デバイスの出力インピーダンス、伝送線路の特性インピーダンス(Z0)、および受信側半導体デバイスの終端抵抗の整合がとれている場合であっても、伝送線路の特性インピーダンスに変化があった場合には、この半導体デバイスを使用することができない。
【0018】
そこで、本発明においては、伝送線路のインピーダンス値に比例した抵抗値Rrefを有するリファレンス抵抗1を、受信側半導体デバイスに外付けする構成とした。すなわち、このリファレンス抵抗1と内部の終端抵抗とをマッチングする。
【0019】
また、抵抗素子3のばらつきを抑えるために、終端抵抗は、抵抗値RAを有する抵抗素子3とMOSトランジスタ2のON抵抗(抵抗値Ron)で構成することとした。すなわち、抵抗素子3だけで終端抵抗を構成すると、抵抗値の製造ばらつきが大きいため、そのばらつきをMOSトランジスタ2のON抵抗で吸収するように構成する。
【0020】
図2は、本発明にかかるインピーダンス調整回路の実施の形態1の構成を示す図である。図2において、11は基準電圧生成部であり、12は昇圧回路部であり、13は外部抵抗接続部であり、14は第1のミラー回路部であり、15は第2のミラー回路部である。
【0021】
ここで、上記インピーダンス調整回路の動作について説明する。基準電圧生成部11では、電源電圧変動,温度変動,製造ばらつきが発生した場合であっても、ほぼ一定のリファレンス電圧Vrefが得られるように動作する。一般的には、バンドギャップリファレンス回路が適用される。
【0022】
昇圧回路部12では、基準電圧生成部11出力のリファレンス電圧Vrefを用いて、基準電圧Vc(>Vref)を生成する。ここでは、昇圧された基準電圧Vcが、たとえば、伝送信号振幅の中心電圧(差動信号であればコモン電位)となるように設定する。具体的にいうと、オペアンプの負帰還の原理により、抵抗値R(1)を有する抵抗素子と抵抗値R(2)を有する抵抗素子との接点電圧は、リファレンス電圧Vrefに等しくなるため、MOSトランジスタM(1)に流れる電流をI(1)とすると、基準電圧Vcは式(1)のように表すことができる。
なお、本実施の形態は、伝送信号振幅の中心電圧がリファレンス電圧Vrefよりも高い場合の一例を示している。
【0023】
このように、基準電圧Vcは、リファレンス電圧Vrefと抵抗値R(1)と抵抗値R(2)の比で求めることができる。また、半導体デバイスでは、内部に隣接配置された同一形状の素子がほぼ同じ特性を示すため、基準電圧Vcは、(1)式からわかるように、電源電圧変動,温度変動,製造ばらつきの影響を受けずに、リファレンス電圧Vrefと同様、精度よく決定できる。
【0024】
外部抵抗接続部13では、オペアンプの負帰還の原理により、PAD(1)端子を基準電圧Vcにバイアスする。したがって、MOSトランジスタM(2)に流れる電流I(2)は、(2)式のように表すことができる。
I(2)=(Vcc−Vc)/Rref ・・・(2)
ただし、Vccは電源電圧を示す。また、抵抗値Rref=Z0(リファレンス抵抗1)は、上述したように、伝送線路のインピーダンス値に比例した値を示す。
【0025】
第1のミラー回路部14では、MOSトランジスタM(2)のゲート電圧と同一の電圧値を、MOSトランジスタM(3)のゲート電圧とし、MOSトランジスタM(3)を飽和領域にバイアスすることで、MOSトランジスタM(3)に流れる電流I(3)と電流I(2)とを等しくする。
【0026】
また、MOSトランジスタM(3)のドレイン電圧がオペアンプの負帰還の原理により電圧Vcと等しくなり、さらに、電源電圧VccとMOSトランジスタM(3)のドレイン電圧との間の抵抗値RBが、
RB=R(3)+R(4) ・・・(3)
となるため、(2)式より、
が成立する。すなわち、
Rref=R(3)+R(4) ・・・(5)
が成立する。ただし、抵抗値R(4)はMOSトランジスタM(4)のON抵抗とする。
【0027】
第2のミラー回路部15では、上記MOSトランジスタM(4)および抵抗値R(3)を有する抵抗素子の組み合わせと同一形状の構成(MOSトランジスタ2および抵抗値RAを有する抵抗素子3の組み合わせ)を、第1のミラー回路部14に隣接して配置する。また、MOSトランジスタM(4)のゲート電圧と同一の電圧値を、MOSトランジスタ2のゲート電圧とする。なお、PAD(2)は、受信側半導体デバイスの伝送信号の入力端子に相当し、伝送信号振幅の中心電圧(差動信号であればコモン電位)で決まるAC電位となる。
【0028】
また、MOSトランジスタM(4)およびMOSトランジスタ2は、線形領域にバイアスされる必要がある。線形領域においては、MOSトランジスタ2のON抵抗Ronは、(6)式で与えられる。
Ron=1/(ΔIds/ΔVds)=rds ・・・(6)
なお、dはドレインを、sはソースを、gはゲートを表す。
【0029】
このように、本実施の形態の終端抵抗値(RA+Ron)は、MOSトランジスタM(4)と抵抗素子R(3)の総抵抗値に等しくなる。すなわち、本実施の形態では、終端抵抗値(RA+Ron=Z0)とリファレンス抵抗Rref(=Z0)を等しくすることができる。
【0030】
以上、本実施の形態においては、半導体デバイス内に終端抵抗を内蔵させる構成としたため、システム全体のコストダウンおよび基板実装面積の削減を実現できる。また、MOSトランジスタのON抵抗を用いて終端抵抗値のばらつきを吸収する構成としたため、システムのインピーダンスマッチングを、外部抵抗を使用した従来技術と比較して、同程度に保つことができる。また、伝送線路の特性インピーダンスに比例したリファレンス抵抗を1本だけ外付けする構成としたため、データバス上のすべての信号に対応する終端抵抗を、伝送線路の特性インピーダンスに等しくなるように、調整することができる。また、伝送線路の特性インピーダンスが異なるシステムであっても、半導体デバイスを再設計する必要がなく、リファレンス抵抗の値を変えるだけで対応できる。
【0031】
実施の形態2.
前述の実施の形態1においては、プルアップ抵抗により終端抵抗を実現する場合について説明した。これに対し、実施の形態2では、プルダウン抵抗により終端抵抗を実現する。
【0032】
図3は、本発明にかかるインピーダンス調整回路の実施の形態2の構成を示す図である。図3において、13aは外部抵抗接続部であり、14aは第1のミラー回路部であり、15aは第2のミラー回路部である。なお、前述の実施の形態1と同様の構成については、同一の符号を付してその説明を省略する。
【0033】
ここで、上記インピーダンス調整回路の動作について説明する。外部抵抗接続部13aでは、オペアンプの負帰還の原理により、PAD(1)端子を基準電圧Vcにバイアスする。したがって、MOSトランジスタM(2)に流れる電流I(2)は、(7)式のように表すことができる。
I(2)=Vc/Rref ・・・(7)
ただし、抵抗値Rref=Z0は、伝送線路のインピーダンス値に比例した値を示す。
【0034】
第1のミラー回路部14aでは、MOSトランジスタM(2)のゲート電圧と同一の電圧値を、MOSトランジスタM(3)のゲート電圧とし、MOSトランジスタM(3)を飽和領域にバイアスすることで、MOSトランジスタM(3)に流れる電流I(3)と電流I(2)とを等しくする。
【0035】
また、MOSトランジスタM(3)のドレイン電圧がオペアンプの負帰還の原理により基準電圧Vcと等しくなり、さらに、電源電圧VccとMOSトランジスタM(3)のドレイン電圧との間の抵抗値RBが、
RB=R(3)+R(4) ・・・(8)
となるため、
が成立する。すなわち、
Rref=R(3)+R(4) ・・・(10)
が成立する。ただし、抵抗値R(4)はMOSトランジスタM(4)のON抵抗とする。
【0036】
第2のミラー回路部15aでは、上記MOSトランジスタM(4)および抵抗値R(3)を有する抵抗素子の組み合わせと同一形状の構成(MOSトランジスタ2aおよび抵抗値RAを有する抵抗素子3aの組み合わせ)を、第1のミラー回路部14aに隣接して配置する。また、MOSトランジスタM(4)のゲート電圧と同一の電圧値を、MOSトランジスタ2aのゲート電圧とする。なお、PAD(2)は、受信側半導体デバイスの伝送信号の入力端子に相当し、伝送信号振幅の中心電圧(差動信号であればコモン電位)で決まるAC電位となる。
【0037】
また、MOSトランジスタM(4)およびMOSトランジスタ2aは、線形領域にバイアスされる必要がある。線形領域においては、MOSトランジスタ2aのON抵抗Ronは、前述の実施の形態1と同様、(6)式で与えられる。
【0038】
このように、本実施の形態の終端抵抗値(RA+Ron)は、MOSトランジスタM(4)と抵抗素子R(3)の総抵抗値に等しくなる。すなわち、本実施の形態では、終端抵抗値(RA+Ron=Z0)とリファレンス抵抗Rref(=Z0)を等しくすることができる。
【0039】
以上、本実施の形態においては、前述の実施の形態1と同様の効果が得られるとともに、さらに、プルダウン抵抗により終端抵抗を実現できる。
【0040】
実施の形態3.
実施の形態3では、プルアップ抵抗により終端抵抗を実現し、さらに、入力信号の振幅値(コモン電位)が変動する場合であっても、入力インピーダンスZinを一定に保つ。
【0041】
図4は、本発明にかかるインピーダンス調整回路の実施の形態3の構成を示す図である。図4において、21は第1のソースフォロア型アンプ部であり、22は第2のソースフォロア型アンプ部であり、23は差動コモン電位検出部であり、24は差動回路部であり、25はコモン側電流ミラー部であり、26はZ0検出部であり、27はミラー回路部であり、28は入力インピーダンス部である。なお、先に説明した実施の形態1と同様の構成については、同一の符号を付してその説明を省略する。
【0042】
ここで、上記インピーダンス調整回路の動作について説明する。本実施の形態では、信号入力を差動とし、差動のコモン電位を検出することにより、入力インピーダンスのバイアス電圧を調整する。
【0043】
第1のソースフォロア型アンプ部21では、差動入力信号の電圧レベルを、後述する差動回路部24の入力レンジにあうように、それぞれ電圧V(1),V(2)にシフトする。また、第2のソースフォロア型アンプ部22では、昇圧回路部12から受け取った基準電圧Vcを、後述する差動回路部24の入力レンジにあうように、電圧V(4)にシフトする。なお、差動入力信号がtyp条件の場合、「V(4)=Vc」となるように、基準電圧Vcの値を設定しておく。
【0044】
差動コモン電位検出部23では、差動入力信号の振幅レベルを検知するために、上記電圧V(1),V(2)からコモン電位V(3)を抽出する。ここでは、等しい抵抗値R(3)を有する2個の抵抗素子による分圧値を、コモン電位V(3)とする。
【0045】
Z0検出部26では、伝送線路のインピーダンス値Z0を検出するとともに、伝送線路のインピーダンス値に比例した外部抵抗素子(インピーダンス値Z0を有する)を用いて、この回路の基準電流I(4)を生成する。具体的にいうと、MOSトランジスタM(7)のソース電圧は、オペアンプの負帰還の原理により基準電圧Vcと等しくなる。したがって、MOSトランジスタM(5)に流れる基準電流I(4)は、(11)式のように表すことができる。
I(4)=(Vcc−Vc)/Z0 …(11)
【0046】
差動回路部24では、コモン電位V(3)と基準電圧Vc(V(4)に相当)との比較を行い、その差分に対応した電流値を抽出する。すなわち、コモン電位V(3)に対応する電流値I(2)と、基準電圧Vcに対応する電流値I(3)と、を抽出する。具体的にいうと、MOSトランジスタM(5)とM(5)´のサイズを等しくすることで、「I(4)=I(4)´」となるため、(12)式が成立する。
I(4)´=I(2)+I(3) …(12)
【0047】
図5は、コモン電位V(3)と基準電位Vcの関係を示す図である。ここでは、たとえば、
(I)「V(3)=Vc」の場合に「I(2)=I(3)」
(II)「V(3)>Vc」の場合に「I(2)>I(3)」
(III)「V(3)<Vc」の場合に「I(2)<I(3)」
がそれぞれ成立する。
【0048】
なお、ここでは、コモン電位V(3)と基準電圧Vcとの差電圧ΔVinと、電流値I(2)と電流値I(3)との差電流ΔIinと、の間で、(13)式に示す関係が成立する。
ΔVin ∝ ΔIin …(13)
【0049】
コモン側電流ミラー部25では、MOSトランジスタM(3)とM(3)´のサイズを等しくすることで、MOSトランジスタM(3)´に、基準電圧Vcに対応する電流値I(3)と同一の電流値I(3)´を流す。
【0050】
ミラー回路部27では、MOSトランジスタM(6)とM(6)´のサイズを等しくすることで、MOSトランジスタM(6)´に、基準電圧Vcに対応する電流値I(3)および電流値I(3)´と同一の電流値I(3)´´を流し、コモン電位の変動を反映する。また、MOSトランジスタM(5)´´のサイズをM(5)の1/2とすることで、MOSトランジスタM(5)´´に、基準電流I(4)の2/1の電流値I(4)/2を流し、伝送線路のインピーダンス値の変動を反映する。
【0051】
したがって、ミラー回路部27においてMOSトランジスタM(8)に流れる電流値I(5)は、(14)式のように表すことができる。
I(5)=I(3)´´+I(4)/2 …(14)
【0052】
ここで、図5を用いて、ミラー回路部27におけるコモン電位V(3)と基準電位Vcの関係を示すと、たとえば、
(I)「V(3)=Vc」の場合に「I(3)´´=I(4)/2」
(II)「V(3)>Vc」の場合に「I(3)´´<I(4)/2」
(III)「V(3)<Vc」の場合に「I(3)´´>I(4)/2」
がそれぞれ成立する。
【0053】
また、差動信号入力の振幅、すなわち、コモン電圧が変動すると、MOSトランジスタM(8)の電圧Vdsが変動する。MOSトランジスタM(8)を抵抗(抵抗値rdsを有するOn抵抗)として使用する場合は、線形領域にバイアスすることが必要であるが、MOSは2次特性になるため、線形領域内であっても、抵抗値rdsは電圧Vdsの変動の影響を受けてしまう。そのため、ミラー回路部27においては、常にMOSトランジスタM(8)の抵抗値rdsが一定になるように、バイアス電圧V(8)を調整する必要がある。
【0054】
具体的にいうと、ミラー回路部27では、抵抗値R(4)を有する抵抗素子とMOSトランジスタM(6)´の接点電圧が、オペアンプの負帰還の原理により基準電圧Vcと等しくなることを利用して、バイアス電圧V(8)を調整する。たとえば、電源電圧Vccと基準電圧Vcとの間の抵抗RAを「RA=Ron+R(4)」とした場合に、
(I)「V(3)=Vc」の場合に「RA=Zin」となるようにV(8)を決定する。
(II)「V(3)>Vc」の場合に「RA>Zin」となるようにV(8)を上げる。
(III)「V(3)<Vc」の場合に「RA<Zin」となるようにV(8)を下げる。
【0055】
図6は、バイアス電圧V(8)の変動の様子を示す図である。図6では、MOSトランジスタM(8)の電圧Vdsが変動した分だけ、バイアス電圧V(8)の変動によりMOSトランジスタM(8)のゲート電圧を変動させて、常に一定の抵抗値rdsになるようにしている。
【0056】
入力インピーダンス部28では、上記MOSトランジスタM(8)および抵抗値R(4)を有する抵抗素子の組み合わせと同一形状の構成を、PAD(1)およびPAD(2)にそれぞれ配置する。また、各MOSトランジスタM(8)のゲート電圧を同一にする。
【0057】
このように、本実施の形態では、先に説明した実施の形態1と同様の効果が得られるとともに、さらに、差動信号入力の振幅、すなわち、コモン電圧が変動した場合であっても、リファレンス抵抗Rrefにリンクして入力インピーダンスZin(終端抵抗値)を一定に保つことができる。特に、差動信号を用いた伝送システムにおいて、正確に入力インピーダンスを調整できる。
【0058】
実施の形態4.
図7は、本発明にかかるインピーダンス調整回路の概念を説明するための図である。実施の形態4では、MOSトランジスタ2で終端抵抗を実現する。
【0059】
図8は、本発明にかかるインピーダンス調整回路の実施の形態4の構成を示す図である。図8において、14bは第1のミラー回路部であり、15bは第2のミラー回路部である。なお、先に説明した実施の形態1と同様の構成については、同一の符号を付してその説明を省略する。
【0060】
ここで、上記インピーダンス調整回路の動作について説明する。なお、ここでは、先に説明した実施の形態1と異なる動作についてのみ説明する。第1のミラー回路部14bでは、MOSトランジスタM(2)のゲート電圧と同一の電圧値を、MOSトランジスタM(3)のゲート電圧とし、MOSトランジスタM(3)を飽和領域にバイアスすることで、MOSトランジスタM(3)に流れる電流I(3)と電流I(2)とを等しくする。
【0061】
また、MOSトランジスタM(3)のドレイン電圧がオペアンプの負帰還の原理により基準電圧Vcと等しくなり、さらに、電源電圧VccとMOSトランジスタM(3)のドレイン電圧との間の抵抗値、すなわち、MOSトランジスタM(4)のON抵抗の抵抗値がR(4)であるため、
が成立する。
【0062】
第2のミラー回路部15bでは、上記MOSトランジスタM(4)と同一形状のMOSトランジスタ2を、第1のミラー回路部14bに隣接して配置する。また、MOSトランジスタM(4)のゲート電圧と同一の電圧値を、MOSトランジスタ2のゲート電圧とする。なお、PAD(2)は、受信側半導体デバイスの伝送信号の入力端子に相当し、伝送信号振幅の中心電圧(差動信号であればコモン電位)で決まるAC電位となる。
【0063】
このように、本実施の形態の終端抵抗値(Ron)は、MOSトランジスタM(4)のON抵抗値に等しくなる。すなわち、本実施の形態では、終端抵抗値(Ron=Z0)とリファレンス抵抗Rref(=Z0)を等しくすることができる。
【0064】
以上、本実施の形態においては、先に説明した実施の形態1と同様の効果が得られるとともに、さらに、入力インピーダンスを構成する抵抗がMOSトランジスタのON抵抗のみであるため、半導体デバイスの実装面積を削減することができる。
【0065】
実施の形態5.
実施の形態5では、伝送信号振幅の中心電圧がVrefよりも低い場合を示す。なお、本実施の形態においては、説明の便宜上、実施の形態1の応用例として説明するが、この構成は、実施の形態2〜4においても適用可能である。
【0066】
図9は、本発明にかかるインピーダンス調整回路の実施の形態5の構成を示す図である。図9において、31は降圧回路部である。なお、前述の実施の形態1と同様の構成については、同一の符号を付してその説明を省略する。
【0067】
ここで、上記インピーダンス調整回路の動作について説明する。なお、ここでは、先に説明した実施の形態1と異なる動作についてのみ説明する。昇圧回路部31では、基準電圧生成部11の出力電圧Vrefを用いて、基準電圧Vc(<Vref)を生成する。具体的にいうと、基準電圧Vcは式(16)のように表すことができる。
Vc=Vref/(R(1)+R(2))×R(1) ・・・(16)
【0068】
このように、基準電圧Vcは、リファレンス電圧Vrefと抵抗値R(1)と抵抗値R(2)の比で求めることができる。また、半導体デバイスでは、内部に隣接配置された同一形状の素子がほぼ同じ特性を示すため、電圧Vcは、(1)式からわかるように、電源電圧変動,温度変動,製造ばらつきの影響を受けずに、リファレンス電圧Vrefと同様、精度よく決定できる。
【0069】
以上、本実施の形態においては、先に説明した実施の形態1と同様の効果が得られるとともに、さらに、送信される信号の振幅が小さい場合であっても、正確に入力インピーダンスを調整できる。
【0070】
なお、上記実施の形態1〜5においては、基準電圧Vcの電位を伝送信号振幅の中心電圧(差動信号であればコモン電位)に設定し、さらに、この中心電圧と基準電圧生成部の出力電圧に基づいて、昇圧回路部または降圧回路部のいずれかを用いる構成としたが、これに限らず、たとえば、外部から「Vref=Vc」を満たす電圧を与えることとしてもよい。これにより、基準電圧発生回路部、および降圧回路部(または昇圧回路部)が不要となるため、回路規模を大幅に削減することができる。
【0071】
【発明の効果】
以上、説明したとおり、本発明によれば、伝送線路のインピーダンス値に比例した抵抗値を有するリファレンス抵抗を、受信側半導体デバイスに外付けする構成とした。すなわち、このリファレンス抵抗と内部の終端抵抗とをマッチングする。また、抵抗素子の製造ばらつきを抑えるために、終端抵抗は、抵抗値を有する抵抗素子とMOSトランジスタのON抵抗で構成することとした。すなわち、抵抗素子だけで終端抵抗を構成すると、抵抗値の製造ばらつきが大きいため、そのばらつきをMOSトランジスタのON抵抗で吸収するように構成する。これにより、終端抵抗を受信側デバイスに内蔵した場合であっても、内部抵抗の製造ばらつきを吸収し、最適なインピーダンスマッチングを実現できる、という効果を奏する。
【0072】
つぎの発明によれば、半導体デバイス内に終端抵抗を内蔵させる構成としたため、システム全体のコストダウンおよび基板実装面積の削減を実現できる、という効果を奏する。また、MOSトランジスタのON抵抗を用いて終端抵抗値のばらつきを吸収する構成としたため、システムのインピーダンスマッチングを、外部抵抗を使用した従来技術と比較して、同程度に保つことができる、という効果を奏する。また、伝送線路の特性インピーダンスに比例したリファレンス抵抗を1本だけ外付けする構成としたため、データバス上のすべての信号に対応する終端抵抗を、伝送線路の特性インピーダンスに等しくなるように、調整することができる、という効果を奏する。また、伝送線路の特性インピーダンスが異なるシステムであっても、半導体デバイスを再設計する必要がなく、リファレンス抵抗の値を変えるだけで対応できる、という効果を奏する。
【0073】
つぎの発明によれば、さらに、プルダウン抵抗により終端抵抗を実現できる、という効果を奏する。
【0074】
つぎの発明によれば、さらに、差動信号入力の振幅、すなわち、コモン電圧が変動した場合であっても、リファレンス抵抗にリンクして入力インピーダンス(終端抵抗値)を一定に保つことができる、という効果を奏する。特に、差動信号を用いた伝送システムにおいて、正確に入力インピーダンスを調整できる、という効果を奏する。
【0075】
つぎの発明によれば、リファレンス電圧生成手段および昇圧/降圧手段が不要となるため、回路規模を大幅に削減することができる、という効果を奏する。
【0076】
つぎの発明によれば、伝送線路のインピーダンス値に比例した抵抗値を有するリファレンス抵抗を、受信側半導体デバイスに外付けする構成とした。すなわち、このリファレンス抵抗と内部の終端抵抗とをマッチングする。また、抵抗素子の製造ばらつきを抑えるために、終端抵抗は、MOSトランジスタのON抵抗で構成することとした。これにより、終端抵抗を受信側デバイスに内蔵した場合であっても、最適なインピーダンスマッチングを実現できる、という効果を奏する。
【0077】
つぎの発明によれば、さらに、入力インピーダンスを構成する抵抗がMOSトランジスタのON抵抗のみであるため、半導体デバイスの実装面積を大幅に削減することができる、という効果を奏する。
【0078】
つぎの発明によれば、リファレンス電圧生成手段および昇圧/降圧手段が不要となるため、回路規模を大幅に削減することができる、という効果を奏する。
【図面の簡単な説明】
【図1】 本発明にかかるインピーダンス調整回路の概念を説明するための図である。
【図2】 本発明にかかるインピーダンス調整回路の実施の形態1の構成を示す図である。
【図3】 本発明にかかるインピーダンス調整回路の実施の形態2の構成を示す図である。
【図4】 本発明にかかるインピーダンス調整回路の実施の形態3の構成を示す図である。
【図5】 コモン電位V(3)と基準電位Vcの関係を示す図である。
【図6】 バイアス電圧V(8)の変動の様子を示す図である。
【図7】 本発明にかかるインピーダンス調整回路の概念を説明するための図である。
【図8】 本発明にかかるインピーダンス調整回路の実施の形態4の構成を示す図である。
【図9】 本発明にかかるインピーダンス調整回路の実施の形態5の構成を示す図である。
【図10】 従来のデータ伝送システムの構成を示す図である。
【図11】 反射を抑制した従来のデータ伝送システムの構成を示す図である。
【符号の説明】
1 リファレンス抵抗、2 MOSトランジスタ、3 抵抗素子、11 基準電圧生成部、12 昇圧回路部、13,13a 外部抵抗接続部、14,14a,14b 第1のミラー回路部、15,15a,15b 第2のミラー回路部、21 第1のソースフォロア型アンプ部、22 第2のソースフォロア型アンプ部、23 差動コモン電位検出部、24 差動回路部、25 コモン側電流ミラー部、26 Z0検出部、27 ミラー回路部、28 入力インピーダンス部、31 降圧回路部。
Claims (10)
- 受信側半導体デバイスに内蔵された終端抵抗と伝送線路との間でインピーダンス整合をとるためのインピーダンス調整回路において、
伝送線路のインピーダンス値に比例した第1の抵抗値を有するリファレンス抵抗を前記受信側半導体デバイスに外付けし、
前記終端抵抗を、第2の抵抗値を有する抵抗素子とMOSトランジスタのON抵抗で構成し、
前記リファレンス抵抗を参照して、前記終端抵抗を調整し、
リファレンス電圧を生成するリファレンス電圧生成手段と、
前記リファレンス電圧を昇圧または降圧し、基準電圧を生成する昇圧/降圧手段と、
一方が電源電圧に接続された前記リファレンス抵抗のもう片方を基準電圧にバイアスし、当該リファレンス抵抗を流れる基準電流を生成する外部抵抗接続手段と、
第2の抵抗値を有する抵抗素子と線形領域にバイアスされたMOSトランジスタのON抵抗の合成抵抗(=リファレンス抵抗)を用いて、前記基準電流と同一の第1の電流を生成する第1のミラー回路手段と、
前記MOSトランジスタおよび抵抗素子の組み合わせと同一形状の終端抵抗を前記伝送線路のプルアップ抵抗として用い、当該終端抵抗を用いて、前記基準電流および前記第1の基準電流と同一の第2の電流を生成する第2のミラー回路手段と、
を備えることを特徴とするインピーダンス調整回路。 - 受信側半導体デバイスに内蔵された終端抵抗と伝送線路との間でインピーダンス整合をとるためのインピーダンス調整回路において、
伝送線路のインピーダンス値に比例した第1の抵抗値を有するリファレンス抵抗を前記受信側半導体デバイスに外付けし、
前記終端抵抗を、第2の抵抗値を有する抵抗素子とMOSトランジスタのON抵抗で構成し、
前記リファレンス抵抗を参照して、前記終端抵抗を調整し、
リファレンス電圧を生成するリファレンス電圧生成手段と、
前記リファレンス電圧を昇圧または降圧し、基準電圧を生成する昇圧/降圧手段と、
一方が接地に接続された前記リファレンス抵抗のもう片方を基準電圧にバイアスし、当該リファレンス抵抗を流れる基準電流を生成する外部抵抗接続手段と、
第2の抵抗値を有する抵抗素子と線形領域にバイアスされたMOSトランジスタのON抵抗の合成抵抗(=リファレンス抵抗値)を用いて、前記基準電流と同一の第1の電流を生成する第1のミラー回路手段と、
前記MOSトランジスタおよび抵抗素子の組み合わせと同一形状の終端抵抗を前記伝送線路のプルダウン抵抗として用い、当該終端抵抗を用いて、前記基準電流および前記第1の基準電流と同一の第2の電流を生成する第2のミラー回路手段と、
を備えることを特徴とするインピーダンス調整回路。 - 受信側半導体デバイスに内蔵された終端抵抗と伝送線路との間でインピーダンス整合をとるためのインピーダンス調整回路において、
伝送線路のインピーダンス値に比例した第1の抵抗値を有するリファレンス抵抗を前記受信側半導体デバイスに外付けし、
前記終端抵抗を、第2の抵抗値を有する抵抗素子とMOSトランジスタのON抵抗で構成し、
前記リファレンス抵抗を参照して、前記終端抵抗を調整し、
リファレンス電圧を生成するリファレンス電圧生成手段と、
前記リファレンス電圧を昇圧または降圧し、基準電圧を生成する昇圧/降圧手段と、
差動入力信号の各電圧レベルおよび前記基準電圧を、所定の入力レンジにあうようにシフトする電圧シフト手段と、
前記シフト後の差動入力信号の各電圧レベルからコモン電位を抽出するコモン電位抽出手段と、
一方が電源電圧に接続された前記リファレンス抵抗のもう片方を基準電圧にバイアスし、当該リファレンス抵抗を流れる基準電流を生成する外部抵抗接続手段と、
前記コモン電位と前記基準電圧の差分に応じて、コモン電位に対応する電流と、基準電圧に対応する電流と、を生成する差動回路手段と、
前記基準電圧に対応する電流と同一の第1の電流を生成するコモン側電流ミラー手段と、
前記コモン電位の変動を反映するための、前記基準電圧に対応する電流および第1の電流と同一の第2の電流を生成し、前記伝送線路のインピーダンス値の変動を反映するための、前記基準電流の1/2の第3の電流を生成し、コモン電位および伝送線路のインピーダンス値が変動した場合であっても、第2の抵抗値を有する抵抗素子と線形領域にバイアスされたMOSトランジスタのON抵抗の合成抵抗が、常に一定になるように当該MOSトランジスタのバイアス電圧を調整するミラー回路手段と、
前記抵抗素子とMOSトランジスタのON抵抗の組み合わせと同一形状の終端抵抗を前記伝送線路のプルアップ抵抗として用いる入力インピーダンス回路手段と、
を備えることを特徴とするインピーダンス調整回路。 - 受信側半導体デバイスに内蔵された終端抵抗と伝送線路との間でインピーダンス整合をとるためのインピーダンス調整回路において、
伝送線路のインピーダンス値に比例した第1の抵抗値を有するリファレンス抵抗を前記受信側半導体デバイスに外付けし、
前記終端抵抗を、第2の抵抗値を有する抵抗素子とMOSトランジスタのON抵抗で構成し、
前記リファレンス抵抗を参照して、前記終端抵抗を調整し、
一方が電源電圧に接続された前記リファレンス抵抗のもう片方を外部から供給される基準電圧にバイアスし、当該リファレンス抵抗を流れる基準電流を生成する外部抵抗接続手段と、
第2の抵抗値を有する抵抗素子と線形領域にバイアスされたMOSトランジスタのON抵抗の合成抵抗(=リファレンス抵抗)を用いて、前記基準電流と同一の第1の電流を生成する第1のミラー回路手段と、
前記MOSトランジスタおよび抵抗素子の組み合わせと同一形状の終端抵抗を前記伝送線路のプルアップ抵抗として用い、当該終端抵抗を用いて、前記基準電流および前記第1の基準電流と同一の第2の電流を生成する第2のミラー回路手段と、
を備えることを特徴とするインピーダンス調整回路。 - 受信側半導体デバイスに内蔵された終端抵抗と伝送線路との間でインピーダンス整合をとるためのインピーダンス調整回路において、
伝送線路のインピーダンス値に比例した第1の抵抗値を有するリファレンス抵抗を前記受信側半導体デバイスに外付けし、
前記終端抵抗を、第2の抵抗値を有する抵抗素子とMOSトランジスタのON抵抗で構成し、
前記リファレンス抵抗を参照して、前記終端抵抗を調整し、
一方が接地に接続された前記リファレンス抵抗のもう片方を外部から供給される基準電圧にバイアスし、当該リファレンス抵抗を流れる基準電流を生成する外部抵抗接続手段と、
第2の抵抗値を有する抵抗素子と線形領域にバイアスされたMOSトランジスタのON抵抗の合成抵抗(=リファレンス抵抗値)を用いて、前記基準電流と同一の第1の電流を生成する第1のミラー回路手段と、
前記MOSトランジスタおよび抵抗素子の組み合わせと同一形状の終端抵抗を前記伝送線路のプルダウン抵抗として用い、当該終端抵抗を用いて、前記基準電流および前記第1の基準電流と同一の第2の電流を生成する第2のミラー回路手段と、
を備えることを特徴とするインピーダンス調整回路。 - 受信側半導体デバイスに内蔵された終端抵抗と伝送線路との間でインピーダンス整合をとるためのインピーダンス調整回路において、
伝送線路のインピーダンス値に比例した第1の抵抗値を有するリファレンス抵抗を前記受信側半導体デバイスに外付けし、
前記終端抵抗を、第2の抵抗値を有する抵抗素子とMOSトランジスタのON抵抗で構成し、
前記リファレンス抵抗を参照して、前記終端抵抗を調整し、
差動入力信号の各電圧レベルおよび外部から供給される基準電圧を、所定の入力レンジにあうようにシフトする電圧シフト手段と、
前記シフト後の差動入力信号の各電圧レベルからコモン電位を抽出するコモン電位抽出手段と、
一方が電源電圧に接続された前記リファレンス抵抗のもう片方を基準電圧にバイアスし、当該リファレンス抵抗を流れる基準電流を生成する外部抵抗接続手段と、
前記コモン電位と前記基準電圧の差分に応じて、コモン電位に対応する電流と、基準電圧に対応する電流と、を生成する差動回路手段と、
前記基準電圧に対応する電流と同一の第1の電流を生成するコモン側電流ミラー手段と、
前記コモン電位の変動を反映するための、前記基準電圧に対応する電流および第1の電流と同一の第2の電流を生成し、前記伝送線路のインピーダンス値の変動を反映するための、前記基準電流の1/2の第3の電流を生成し、コモン電位および伝送線路のインピーダンス値が変動した場合であっても、第2の抵抗値を有する抵抗素子と線形領域にバイアスされたMOSトランジスタのON抵抗の合成抵抗が、常に一定になるように当該MOSトランジスタのバイアス電圧を調整するミラー回路手段と、
前記抵抗素子とMOSトランジスタのON抵抗の組み合わせと同一形状の終端抵抗を前記伝送線路のプルアップ抵抗として用いる入力インピーダンス回路手段と、
を備えることを特徴とするインピーダンス調整回路。 - 受信側半導体デバイスに内蔵された終端抵抗と伝送線路との間でインピーダンス整合をとるためのインピーダンス調整回路において、
伝送線路のインピーダンス値に比例した第1の抵抗値を有するリファレンス抵抗を前記受信側半導体デバイスに外付けし、
前記終端抵抗をMOSトランジスタのON抵抗で構成し、
前記リファレンス抵抗を参照して、前記終端抵抗を調整し、
リファレンス電圧を生成するリファレンス電圧生成手段と、
前記リファレンス電圧を昇圧または降圧し、基準電圧を生成する昇圧/降圧手段と、
一方が電源電圧に接続された前記リファレンス抵抗のもう片方を基準電圧にバイアスし、当該リファレンス抵抗を流れる基準電流を生成する外部抵抗接続手段と、
線形領域にバイアスされたMOSトランジスタのON抵抗(=リファレンス抵抗)を用いて、前記基準電流と同一の第1の電流を生成する第1のミラー回路手段と、
前記MOSトランジスタと同一形状の終端抵抗を前記伝送線路のプルアップ抵抗として用い、当該終端抵抗を用いて、前記基準電流および前記第1の基準電流と同一の第2の電流を生成する第2のミラー回路手段と、
を備えることを特徴とするインピーダンス調整回路。 - 受信側半導体デバイスに内蔵された終端抵抗と伝送線路との間でインピーダンス整合をとるためのインピーダンス調整回路において、
伝送線路のインピーダンス値に比例した第1の抵抗値を有するリファレンス抵抗を前記受信側半導体デバイスに外付けし、
前記終端抵抗をMOSトランジスタのON抵抗で構成し、
前記リファレンス抵抗を参照して、前記終端抵抗を調整し、
一方が電源電圧に接続された前記リファレンス抵抗のもう片方を外部から供給される基準電圧にバイアスし、当該リファレンス抵抗を流れる基準電流を生成する外部抵抗接続手段と、
線形領域にバイアスされたMOSトランジスタのON抵抗(=リファレンス抵抗)を用いて、前記基準電流と同一の第1の電流を生成する第1のミラー回路手段と、
前記MOSトランジスタと同一形状の終端抵抗を前記伝送線路のプルアップ抵抗として用い、当該終端抵抗を用いて、前記基準電流および前記第1の基準電流と同一の第2の電流を生成する第2のミラー回路手段と、
を備えることを特徴とするインピーダンス調整回路。 - 終端抵抗と伝送線路との間でインピーダンス整合をとるためのインピーダンス調整回路を含む半導体装置において、
伝送線路のインピーダンス値に比例した第1の抵抗値を有するリファレンス抵抗を接続する端子を有し、
前記終端抵抗を、第2の抵抗値を有する抵抗素子とMOSトランジスタのON抵抗で構成し、
前記インピーダンス調整回路は、
前記リファレンス抵抗を参照して、前記終端抵抗を調整し、
リファレンス電圧を生成するリファレンス電圧生成手段と、
前記リファレンス電圧を昇圧または降圧し、基準電圧を生成する昇圧/降圧手段と、
一方が電源電圧に接続された前記リファレンス抵抗のもう片方を基準電圧にバイアスし、当該リファレンス抵抗を流れる基準電流を生成する外部抵抗接続手段と、
第2の抵抗値を有する抵抗素子と線形領域にバイアスされたMOSトランジスタのON抵抗の合成抵抗(=リファレンス抵抗)を用いて、前記基準電流と同一の第1の電流を生成する第1のミラー回路手段と、
前記MOSトランジスタおよび抵抗素子の組み合わせと同一形状の終端抵抗を前記伝送線路のプルアップ抵抗として用い、当該終端抵抗を用いて、前記基準電流および前記第1の基準電流と同一の第2の電流を生成する第2のミラー回路手段と、
を備えることを特徴とする半導体装置。 - 終端抵抗と伝送線路との間でインピーダンス整合をとるためのインピーダンス調整回路を含む半導体装置において、
伝送線路のインピーダンス値に比例した第1の抵抗値を有するリファレンス抵抗を接続する端子を有し、
前記終端抵抗を、第2の抵抗値を有する抵抗素子とMOSトランジスタのON抵抗で構成し、
前記インピーダンス調整回路は、
前記リファレンス抵抗を参照して、前記終端抵抗を調整し、
一方が電源電圧に接続された前記リファレンス抵抗のもう片方を外部から供給される基準電圧にバイアスし、当該リファレンス抵抗を流れる基準電流を生成する外部抵抗接続手段と、
第2の抵抗値を有する抵抗素子と線形領域にバイアスされたMOSトランジスタのON抵抗の合成抵抗(=リファレンス抵抗)を用いて、前記基準電流と同一の第1の電流を生成する第1のミラー回路手段と、
前記MOSトランジスタおよび抵抗素子の組み合わせと同一形状の終端抵抗を前記伝送線路のプルアップ抵抗として用い、当該終端抵抗を用いて、前記基準電流および前記第1の基準電流と同一の第2の電流を生成する第2のミラー回路手段と、
を備えることを特徴とする半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001142189A JP4676646B2 (ja) | 2001-05-11 | 2001-05-11 | インピーダンス調整回路および半導体装置 |
TW090123301A TWI244824B (en) | 2001-05-11 | 2001-09-21 | Impedance adjustment circuit |
US09/962,191 US6556039B2 (en) | 2001-05-11 | 2001-09-26 | Impedance adjustment circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001142189A JP4676646B2 (ja) | 2001-05-11 | 2001-05-11 | インピーダンス調整回路および半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002344300A JP2002344300A (ja) | 2002-11-29 |
JP4676646B2 true JP4676646B2 (ja) | 2011-04-27 |
Family
ID=18988538
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001142189A Expired - Fee Related JP4676646B2 (ja) | 2001-05-11 | 2001-05-11 | インピーダンス調整回路および半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6556039B2 (ja) |
JP (1) | JP4676646B2 (ja) |
TW (1) | TWI244824B (ja) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6922071B2 (en) * | 2002-12-27 | 2005-07-26 | Intel Corporation | Setting multiple chip parameters using one IC terminal |
US20050024084A1 (en) * | 2003-07-30 | 2005-02-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit and signal sending/receiving system |
US7212028B2 (en) | 2004-01-22 | 2007-05-01 | Matsushita Electric Industrial Co., Ltd. | Signal receiving circuit |
JP4605692B2 (ja) * | 2004-03-19 | 2011-01-05 | 株式会社リコー | 半導体レーザ変調駆動装置及び画像形成装置 |
JP4559151B2 (ja) | 2004-07-29 | 2010-10-06 | 富士通株式会社 | 終端回路、半導体装置、及び電子機器 |
DE102004044422B3 (de) * | 2004-09-14 | 2006-03-30 | Infineon Technologies Ag | Kalibrierungsschaltung für eine Treibersteuerschaltung und Treibersteuerschaltung |
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US7259589B1 (en) | 2005-09-16 | 2007-08-21 | Pericom Semiconductor Corp. | Visual or multimedia interface bus switch with level-shifted ground and input protection against non-compliant transmission-minimized differential signaling (TMDS) transmitter |
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JP4836125B2 (ja) * | 2006-04-20 | 2011-12-14 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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JP2010268350A (ja) | 2009-05-18 | 2010-11-25 | Renesas Electronics Corp | 終端抵抗調整回路 |
US8766653B2 (en) * | 2011-03-15 | 2014-07-01 | Automotive Research & Testing Center | Measuring device for measuring insulation resistance of an electric vehicle |
JP5590215B2 (ja) | 2011-03-16 | 2014-09-17 | 富士通株式会社 | 終端回路、半導体装置および試験システム |
US8681848B2 (en) * | 2011-10-28 | 2014-03-25 | Texas Instruments Incorporated | Linear system for link training |
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KR20210099862A (ko) | 2020-02-05 | 2021-08-13 | 삼성전자주식회사 | 임피던스 캘리브레이션 회로, 그것의 임피던스 캘리브레이팅 방법 및 메모리 장치 |
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Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
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US6414512B1 (en) * | 2000-04-04 | 2002-07-02 | Pixelworks, Inc. | On-chip termination circuit |
-
2001
- 2001-05-11 JP JP2001142189A patent/JP4676646B2/ja not_active Expired - Fee Related
- 2001-09-21 TW TW090123301A patent/TWI244824B/zh not_active IP Right Cessation
- 2001-09-26 US US09/962,191 patent/US6556039B2/en not_active Expired - Lifetime
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Also Published As
Publication number | Publication date |
---|---|
US20020175700A1 (en) | 2002-11-28 |
JP2002344300A (ja) | 2002-11-29 |
TWI244824B (en) | 2005-12-01 |
US6556039B2 (en) | 2003-04-29 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080415 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100519 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101027 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110128 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140204 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
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|
R350 | Written notification of registration of transfer |
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LAPS | Cancellation because of no payment of annual fees |