WO2016035192A1 - 送信回路及び半導体集積回路 - Google Patents

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延正 長谷川
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Definitions

  • the present invention relates to a transmission circuit and a semiconductor integrated circuit.
  • a differential driver having a plurality of switches coupled to a current source for steering a current depending on a differential data input terminal is known (see Patent Document 1).
  • the first differential output terminal and the second differential output terminal are formed by a resistor coupled between at least two of the plurality of switches.
  • the first source follower and the second source follower are coupled to the first differential output end and the second differential output end in order to control the output impedance.
  • the constant voltage source outputs a constant voltage.
  • the constant current source outputs a constant current.
  • the differential pair includes a pair of transistors having a differential input to which a constant voltage is input, and a constant current is supplied from one output terminal of the pair of transistors.
  • the pair of input current terminals are connected to the output terminals of the pair of transistors.
  • the differential current detection means outputs a voltage signal proportional to the differential output current of the differential pair.
  • the first and second voltage-current converters each receive a voltage signal as an input signal and a current proportional to the voltage signal.
  • the output currents of the first and second voltage-current conversion means constitute a bias current for the differential pair and the amplification unit, respectively.
  • the transmission circuit When the transmission circuit tries to increase the amplitude of the output signal, the output impedance becomes small, and impedance matching becomes difficult. In order to achieve impedance matching, it is difficult to increase the amplitude of the output signal of the transmission circuit while maintaining the output impedance at a predetermined value (for example, 50 ⁇ ).
  • An object of the present invention is to provide a transmission circuit and a semiconductor integrated circuit capable of increasing the amplitude of an output signal while maintaining an output impedance at a predetermined value.
  • the transmission circuit includes a driver circuit and a bias circuit, and the driver circuit is connected to the first transistor for adjusting output impedance, and the output polarity for differential output is connected to the first transistor.
  • the bias circuit has a first replica circuit including a second transistor corresponding to the first transistor, and the current and voltage characteristics of the first transistor are the output A gate voltage corresponding to the impedance is generated, and the gate voltage is supplied to the gate of the first transistor.
  • the amplitude of the output signal can be increased while maintaining the output impedance at a predetermined value.
  • FIG. 1 is a diagram illustrating a configuration example of a communication system according to the present embodiment.
  • FIG. 2 is a diagram illustrating a basic configuration example of the transmission circuit and the reception circuit.
  • FIG. 3 is an equivalent circuit diagram of the transmission circuit of FIG.
  • FIG. 4 is an equivalent circuit diagram showing a configuration example of the driver circuit of FIG.
  • FIG. 5 is a graph showing current and voltage characteristics of cascode connection of an n-channel field effect transistor.
  • FIG. 6 is a circuit diagram showing a basic configuration example of the bias circuit of FIG.
  • FIG. 7 is a circuit diagram showing a configuration example of the bias circuit of FIG.
  • FIG. 8 is a diagram illustrating a configuration example of the transmission circuit according to the present embodiment.
  • FIG. 9 is a diagram illustrating the characteristics of the transmission circuit according to the present embodiment.
  • FIG. 1 is a diagram illustrating a configuration example of a communication system according to the present embodiment.
  • the communication system includes semiconductor integrated circuits 101 and 102 and transmission paths 105 and 106.
  • Each of the semiconductor integrated circuits 101 and 102 is, for example, a central processing unit (CPU), and includes a transmission device 103 and a reception device 104 in addition to an internal circuit (not shown).
  • the transmission apparatus 103 includes a parallel / serial conversion circuit 107 and a transmission circuit 108.
  • the reception device 104 includes a reception circuit 109 and a serial / parallel conversion circuit 110.
  • the semiconductor integrated circuits 101 and 102 are connected by transmission lines 105 and 106.
  • the parallel-serial conversion circuit 107 converts, for example, 32-bit parallel data output from the internal circuit into 1-bit serial data, and outputs the 1-bit serial data to the transmission circuit 108.
  • the transmission circuit 108 in the semiconductor integrated circuit 101 transmits serial data to the reception circuit 109 in the semiconductor integrated circuit 102 via the transmission path 105.
  • the transmission circuit 108 in the semiconductor integrated circuit 102 transmits serial data to the reception circuit 109 in the semiconductor integrated circuit 101 via the transmission path 106.
  • the reception circuit 109 receives serial data and outputs the received serial data to the serial / parallel conversion circuit 110.
  • the serial / parallel conversion circuit 110 converts 1-bit serial data into 32-bit parallel data, for example, and outputs the parallel data to an internal circuit.
  • the transmission lines 105 and 106 each have a characteristic impedance of 50 ⁇ .
  • the transmission lines 105 and 106 are long and the frequency of a signal to be transmitted is high, the loss of the transmission lines 105 and 106 increases, and thus the transmission circuit 108 is required to output a signal with a large amplitude.
  • the standard is to set the output impedance of the transmitting circuit 108 to 50 ⁇ (100 ⁇ in the case of differential output).
  • FIG. 2 is a diagram illustrating a basic configuration example of the transmission circuit 108 and the reception circuit 109.
  • the configuration of the transmission circuit 108 will be described.
  • the source is connected to the power supply potential node
  • the gate is connected to the differential input terminal IN 1
  • the drain is connected to the differential output terminal OUTp via the resistor 205.
  • the n-channel field effect transistor 202 has a source connected to the ground potential node, a gate connected to the differential input terminal IN1, and a drain connected to the differential output terminal OUTp via the resistor 206.
  • the p-channel field effect transistor 203 has a source connected to the power supply potential node, a gate connected to the differential input terminal IN2, and a drain connected to the differential output terminal OUTn via the resistor 207.
  • the n-channel field effect transistor 204 has a source connected to the ground potential node, a gate connected to the differential input terminal IN2, and a drain connected to the differential output terminal OUTn via the resistor 208.
  • Differential signals based on serial data input from the parallel-serial conversion circuit 107 are input to the differential input terminals IN1 and IN2.
  • Binary digital data whose logic levels are inverted from each other is input to the differential input terminals IN1 and IN2.
  • the differential input terminal IN1 When the differential input terminal IN1 is at a high level and the differential input terminal IN2 is at a low level, the n-channel field effect transistor 202 and the p-channel field effect transistor 203 are turned on, and the p-channel field effect transistor 201 and the n-channel field are turned on. The effect transistor 204 is turned off. As a result, the differential output terminal OUTp becomes low level, and the differential output terminal OUTn becomes high level.
  • the differential input terminal IN1 when the differential input terminal IN1 is at a low level and the differential input terminal IN2 is at a high level, the p-channel field effect transistor 201 and the n-channel field effect transistor 204 are turned on, and the n-channel field effect transistor 202 is turned on. The p-channel field effect transistor 203 is turned off. As a result, the differential output terminal OUTp becomes high level, and the differential output terminal OUTn becomes low level.
  • the differential output terminals OUTp and OUTn output binary digital data differential signals whose logic levels are inverted from each other.
  • the differential output terminal OUTp is connected to the receiving circuit 109 via the transmission path 105a.
  • the differential output terminal OUTn is connected to the receiving circuit 109 via the transmission path 105b.
  • the transmission paths 105a and 105b correspond to the transmission path 105 in FIG.
  • the receiving circuit 109 has a series connection of input termination resistors 209 and 210.
  • the input termination resistors 209 and 210 are each 50 ⁇ .
  • the series connection of the input termination resistors 209 and 210 is 100 ⁇ , and is connected between the differential output terminals OUTp and OUTn.
  • FIG. 3 is an equivalent circuit diagram of the transmission circuit 108 of FIG.
  • the transmission circuit 108 includes p-channel field effect transistors 201 and 203, n-channel field effect transistors 202 and 204, and resistors 205 to 208.
  • the input termination resistors 209 and 210 are provided in the reception circuit 109 and serve as a load for the transmission circuit 108.
  • the p-channel field effect transistor 201 has a source connected to the power supply potential node VDD and a drain connected to the differential output terminal OUTp via the resistor 205.
  • the n-channel field effect transistor 202 has a source connected to the ground potential node and a drain connected to the differential output terminal OUTp via the resistor 206.
  • the p-channel field effect transistor 203 has a source connected to the power supply potential node VDD and a drain connected to the differential output terminal OUTn via the resistor 207.
  • the n-channel field effect transistor 204 has a source connected to the ground potential node and a drain connected to the differential output terminal OUTn via the resistor 208.
  • a series connection of the input termination resistors 209 and 210 is connected between the differential output terminals OUTp and OUTn.
  • the resistors 205 to 208 are each 50 ⁇ . Input termination resistors 209 and 210 are also 50 ⁇ , respectively. Therefore, it is difficult to increase the amplitude of the differential output signal output from the differential output signals OUTp and OUTn.
  • the power supply potential node VDD is 1.2V
  • the differential output terminal OUTp is 0.9V
  • the differential output terminal OUTn is 0.3V.
  • the resistors 205 to 208 are reduced, the amplitude of the differential output signal output from the differential output signals OUTp and OUTn can be increased.
  • the output impedance of the transmission circuit 108 is 50 ⁇ (in the case of differential output). 100 ⁇ ) cannot be maintained. As a result, impedance matching cannot be achieved. Therefore, a transmission circuit 108 capable of increasing the amplitude of the output signal while maintaining the output impedance at a predetermined value will be described with reference to FIG.
  • FIG. 8 is a diagram illustrating a configuration example of the transmission circuit 108 according to the present embodiment.
  • the transmission circuit 108 includes a bias circuit 801, a driver circuit 802, resistors 803 to 805, and capacitors 806 to 808.
  • the bias circuit 801 includes nodes Vgp1b, Vgn1b, and Vgn2b.
  • the driver circuit 802 has nodes Vgp1, Vgn1, and Vgn2.
  • the resistor 803 is connected between the node Vgp1b of the bias circuit 801 and the node Vgp1 of the driver circuit 802.
  • the capacitor 806 is connected between the power supply potential node VDD and the node Vgp1 of the driver circuit 802.
  • the resistor 804 is connected between the node Vgn2b of the bias circuit 801 and the node Vgn2 of the driver circuit 802.
  • the capacitor 807 is connected between the ground potential node and the node Vgn2 of the driver circuit 802.
  • the resistor 805 is connected between the node Vgn1b of the bias circuit 801 and the node Vgn1 of the driver circuit 802.
  • the capacitor 808 is connected between the ground potential node and the node Vgn1 of the driver circuit 802.
  • the node Vgp1b of the bias circuit 801 outputs a voltage to the node Vgp1 of the driver circuit 802.
  • the node Vgn2b of the bias circuit 801 outputs a voltage to the node Vgn2 of the driver circuit 802.
  • the node Vgn1b of the bias circuit 801 outputs a voltage to the node Vgn1 of the driver circuit 802.
  • FIG. 4 is an equivalent circuit diagram showing a configuration example of the driver circuit 802 in FIG.
  • the driver circuit 802 in FIG. 4 is obtained by removing the resistors 205 to 208 and adding a p-channel field effect transistor 211, n-channel field effect transistors 212 and 213, and a second resistor 214 to the transmission circuit in FIG. It is.
  • the driver circuit 802 has p-channel field effect transistors 201, 203, 211, n-channel field effect transistors 202, 204, 212, 213, and a second resistor 214. As shown in FIG. 2, the input termination resistors 209 and 210 are provided in the reception circuit 109 and serve as a load for the driver circuit 802.
  • the p-channel field effect transistors 201 and 203 and the n-channel field effect transistors 202 and 204 in FIG. 4 correspond to the p-channel field effect transistors 201 and 203 and the n-channel field effect transistors 202 and 204 in FIG.
  • the input termination resistors 209 and 210 in FIG. 4 correspond to the input termination resistors 209 and 210 in FIG.
  • the p-channel field effect transistor 211 is a seventh transistor, the source is connected to the power supply potential node VDD, the gate is connected to the node Vgp1, and the drain is connected to the node Vdp.
  • the second resistor 214 is 50 ⁇ and is connected between the power supply potential node VDD and the node Vdp. That is, the second resistor 214 is connected in parallel to the p-channel field effect transistor 211.
  • the p-channel field effect transistor 201 has a source connected to the node Vdp and a drain connected to the differential output terminal OUTp.
  • the n-channel field effect transistor 202 has a source connected to the node Vdn and a drain connected to the differential output terminal OUTp.
  • the p-channel field effect transistor 203 has a source connected to the node Vdp and a drain connected to the differential output terminal OUTn.
  • the n-channel field effect transistor 204 has a source connected to the node Vdn and a drain connected to the differential output terminal OUTn.
  • a series connection of the input termination resistors 209 and 210 is connected between the differential output terminals OUTp and OUTn.
  • the p-channel field effect transistors 201 and 203 and the n-channel field effect transistors 202 and 204 are switching circuits that switch the output polarity for differential output.
  • the n-channel field effect transistor 212 is a first transistor, and has a drain connected to the node Vdn and a gate connected to the node Vgn2.
  • the n-channel field effect transistor 213 is a second transistor, the drain is connected to the source of the n-channel field effect transistor 212, the gate is connected to the node Vgn1, and the source is connected to the ground potential node. That is, the n-channel field effect transistor 213 is cascode-connected to the n-channel field effect transistor 212.
  • the voltage at the node Vgn2 is adjusted so that the cascode connection resistance of the n-channel field effect transistors 212 and 213 is 50 ⁇ . As a result, the output impedance of the transmission circuit 108 including the driver circuit 802 is adjusted to 50 ⁇ .
  • FIG. 5 is a graph showing cascode-connected current and voltage characteristics of the n-channel field effect transistors 212 and 213.
  • the horizontal axis represents the drain voltage of the n-channel field effect transistor 212 (the voltage at the node Vdn).
  • the vertical axis represents the drain current of the n-channel field effect transistor 212. Note that the voltage of the node Vgn1 connected to the gate of the n-channel field effect transistor 213 is fixed.
  • a characteristic line 501 indicates a characteristic when the node Vgn2 connected to the gate of the n-channel field effect transistor 212 is 0.4V.
  • a characteristic line 502 indicates the characteristic when the node Vgn2 connected to the gate of the n-channel field effect transistor 212 is 0.5V.
  • a characteristic line 503 indicates characteristics when the node Vgn2 connected to the gate of the n-channel field effect transistor 212 is 0.55V.
  • a characteristic line 504 indicates characteristics when the node Vgn ⁇ b> 2 connected to the gate of the n-channel field effect transistor 212 is 0.6V.
  • a characteristic line 505 indicates characteristics when the node Vgn2 connected to the gate of the n-channel field effect transistor 212 is 0.7V.
  • a characteristic line 506 indicates characteristics when the node Vgn2 connected to the gate of the n-channel field effect transistor 212 is 0.8V.
  • the resistance of the cascode connection of the n-channel field effect transistors 212 and 213 becomes 50 ⁇ .
  • FIG. 6 is a circuit diagram showing a basic configuration example of the bias circuit 801 in FIG.
  • the bias circuit 801 includes a first replica circuit 600 and a second replica circuit 630.
  • the first replica circuit 600 includes n-channel field effect transistors 612 and 613.
  • the first replica circuit 600 is a cascode-connected replica circuit of the n-channel field effect transistors 212 and 213 in FIG.
  • the n-channel field effect transistor 612 is a third transistor and corresponds to the n-channel field effect transistor 212 in FIG.
  • the n-channel field effect transistor 613 is a fourth transistor and corresponds to the n-channel field effect transistor 213 in FIG.
  • the second replica circuit 630 includes n-channel field effect transistors 712 and 713.
  • the second replica circuit 630 is a cascode-connected replica circuit of the n-channel field effect transistors 212 and 213 in FIG.
  • the n-channel field effect transistor 712 is a fifth transistor and corresponds to the n-channel field effect transistor 212 in FIG.
  • the n-channel field effect transistor 713 is a sixth transistor and corresponds to the n-channel field effect transistor 213 in FIG.
  • the current source 621 is connected between the power supply potential node VDD and the node N1.
  • Resistor 622 is connected between node N1 and the ground potential node.
  • the negative input terminal inputs the reference voltage of the node N1
  • the positive input terminal inputs the voltage of the node Vdn
  • the output terminal outputs the gate voltage to the node Vgp1b.
  • the p-channel field effect transistor 611 has a source connected to the power supply potential node VDD, a gate connected to the node Vgp1b, and a drain connected to the node Vdn.
  • N-channel field effect transistor 612 has a drain connected to node Vdn and a gate connected to node Vgn2b.
  • N-channel field effect transistor 613 has a drain connected to the source of n-channel field effect transistor 612, a gate connected to node Vgn1b, and a source connected to the ground potential node.
  • a fixed voltage is supplied to the node Vgn1b.
  • the voltage of the node Vgn2b is adjusted so that the first current I1 (FIG. 5) flows through the n-channel field effect transistors 612 and 613.
  • the p-channel field effect transistor 711 has a source connected to the power supply potential node VDD, a gate connected to the node Vgp1b, and a drain connected to the node N2.
  • N-channel field effect transistor 712 has a drain connected to node N2 and a gate connected to node Vgn2b.
  • the n-channel field effect transistor 713 has a drain connected to the source of the n-channel field effect transistor 712, a gate connected to the node Vgn1b, and a source connected to the ground potential node.
  • the current source 624 is connected between the power supply potential node VDD and the node N2, and flows a second current ⁇ I (FIG. 5).
  • a first current I1 flows through the n-channel field effect transistors 611 and 711, respectively.
  • a current I1 + ⁇ I obtained by adding the first current I1 and the second current ⁇ I flows through the n-channel field effect transistors 712 and 713.
  • the positive input terminal inputs the voltage of the node N2, the negative input terminal inputs the voltage of the node N3, and the output terminal outputs the gate voltage to the node Vgn2b.
  • the third operational amplifier 626 has a positive input terminal connected to the node Vdn, and an output terminal and a negative input terminal connected to the node N4.
  • the current source 627 is connected between the power supply potential node VDD and the node N3, and flows the second current ⁇ I.
  • the first resistor 628 is 50 ⁇ and is connected between the nodes N3 and N4.
  • the current source 629 is connected between the node N4 and the ground potential node, and allows the second current ⁇ I to flow.
  • a reference voltage for example, 0.2 V
  • the voltage at the node Vdn is the drain voltage of the n-channel field effect transistor 612.
  • the second operational amplifier 623 controls the voltage of the node Vgp1b so that the voltage of the node Vdn is the same as the reference voltage of the node N1. Thereby, the voltage of the node Vdn becomes a fixed voltage of 0.2 V (FIG. 5), for example.
  • the increment of the drain voltage of the n-channel field effect transistor 712 when the drain current of the n-channel field effect transistor 712 increases by the second current ⁇ I is represented by ⁇ V (FIG. 5).
  • the voltage of the node N2 is a voltage Vdn + ⁇ V obtained by adding ⁇ V to the voltage of the node Vdn.
  • the current sources 627 and 629 cause the second current ⁇ I to flow through the first resistor 628 having 50 ⁇ .
  • the voltage of the node N4 becomes the same voltage as the voltage of the node Vdn due to the voltage follower of the third operational amplifier 626.
  • the voltage of the node N3 becomes a voltage Vdn + ⁇ I ⁇ 50 ⁇ obtained by adding a voltage of ⁇ I ⁇ 50 ⁇ to the voltage of the node N4.
  • the bias circuit 801 outputs the voltages of the nodes Vgp1b, Vgn1b, and Vgn2b generated as described above to the driver circuit 802.
  • the voltage of the node Vgp1b is applied to the gate of the p-channel field effect transistor 211
  • the voltage of the node Vgn2b is applied to the gate of the n-channel field effect transistor 212.
  • the voltage of the node Vgn1b is applied to the gate of the field effect transistor 213.
  • the p-channel field effect transistor 211 corresponds to the p-channel field effect transistor 611 in FIG.
  • the n-channel field effect transistor 212 corresponds to the n-channel field effect transistor 612 in FIG.
  • the n-channel field effect transistor 213 corresponds to the n-channel field effect transistor 613 in FIG.
  • the resistances of the n-channel field effect transistors 212 and 213 are 50 ⁇ as in the case of the n-channel field effect transistors 612 and 613 in FIG. That is, the output impedance of the transmission circuit 108 becomes 50 ⁇ , and impedance matching can be achieved.
  • the driver circuit 802 in FIG. 4 can increase the amplitude of the output signal because the resistors 205 to 208 are omitted from the transmission circuit in FIG.
  • the differential output terminal OUTp is 0.9V and the differential output terminal OUTn is 0.3V.
  • the differential output terminal OUTp is 1.0V and the differential output terminal OUTn is 0.2V. Therefore, the amplitude of the output signal of the differential output terminals OUTp and OUTn of the driver circuit 802 in FIG. 4 can be increased.
  • the driver circuit 802 in FIG. The driver circuit 802 has a second resistor 214 for stabilizing the voltage of the node Vdp. Therefore, in order to make the bias circuit 801 in FIG. 6 correspond to the driver circuit 802 in FIG. 4, the bias circuit 801 in consideration of the input termination resistors 209 and 210 and the second resistor 214 with respect to the bias circuit 801 in FIG. Is shown in FIG.
  • FIG. 7 is a circuit diagram showing a configuration example of the bias circuit 801 in FIG.
  • the bias circuit 801 in FIG. 7 is obtained by adding a third resistor 614, a fifth resistor 609, 610, a fourth resistor 714, and a sixth resistor 709, 710 to the bias circuit 801 in FIG. It is.
  • a third resistor 614 a third resistor 614
  • a fifth resistor 609, 610 a fourth resistor 714
  • a sixth resistor 709, 710 to the bias circuit 801 in FIG. It is.
  • differences between the bias circuit 801 in FIG. 7 and the bias circuit 801 in FIG. 6 will be described.
  • the third resistor 614 is 50 ⁇ and is connected between the power supply potential node VDD and the node Vdp. That is, the third resistor 614 is connected in parallel to the p-channel field effect transistor 611.
  • the fifth resistors 609 and 610 are each 50 ⁇ . A series connection of the fifth resistors 609 and 610 is connected between the nodes Vdp and Vdn.
  • the fourth resistor 714 is 50 ⁇ , and is connected between the power supply potential node VDD and the drain of the p-channel field effect transistor 711. That is, the fourth resistor 714 is connected in parallel to the p-channel field effect transistor 711.
  • the sixth resistors 709 and 710 are each 50 ⁇ . The series connection of the sixth resistors 709 and 710 is connected between the drain of the p-channel field effect transistor 711 and the node N2.
  • the first replica circuit 700 includes a p-channel field effect transistor 611, a third resistor 614, fifth resistors 609 and 610, and n-channel field effect transistors 612 and 613.
  • the first replica circuit 700 is a replica circuit of the driver circuit 802 in FIG.
  • the p-channel field effect transistor 611 is an eighth transistor and corresponds to the p-channel field effect transistor 211 in FIG.
  • the third resistor 614 corresponds to the second resistor 214 in FIG.
  • the fifth resistors 609 and 610 correspond to the input termination resistors 209 and 210 in FIG.
  • the n-channel field effect transistor 612 is a third transistor and corresponds to the n-channel field effect transistor 212 in FIG.
  • the n-channel field effect transistor 613 is a fourth transistor and corresponds to the n-channel field effect transistor 213 in FIG.
  • the second replica circuit 720 includes a p-channel field effect transistor 711, a fourth resistor 714, sixth resistors 709 and 710, and n-channel field effect transistors 712 and 713.
  • the second replica circuit 720 is a replica circuit of the driver circuit 802 in FIG.
  • the p-channel field effect transistor 711 is a ninth transistor and corresponds to the p-channel field effect transistor 211 in FIG.
  • the fourth resistor 714 corresponds to the second resistor 214 in FIG.
  • the sixth resistors 709 and 710 correspond to the input termination resistors 209 and 210 in FIG.
  • the n-channel field effect transistor 712 is a fifth transistor and corresponds to the n-channel field effect transistor 212 in FIG.
  • the n-channel field effect transistor 713 is a sixth transistor and corresponds to the n-channel field effect transistor 213 in FIG.
  • the voltage at each node in FIG. 7 is the same as the voltage at each node in FIG. Node Vdn is fixed to the same voltage (for example, 0.2 V) as the voltage of node N1.
  • the first current I1 flows through the n-channel field effect transistors 612 and 613.
  • the current I1 + ⁇ I flows through the n-channel field effect transistors 712 and 713.
  • the voltage at node N2 is voltage Vdn + ⁇ V.
  • the voltage at the node N4 is the same voltage as the voltage at the node Vdn.
  • the voltage at the node N3 is the voltage Vdn + ⁇ I ⁇ 50 ⁇ .
  • the bias circuit 801 in FIG. 7 performs the same operation as the bias circuit 801 in FIG.
  • the bias circuit 801 in FIG. 7 generates a gate voltage such that the current and voltage characteristics (FIG. 5) of the n-channel field effect transistors 212 and 213 correspond to an output impedance of 50 ⁇ , and the gate voltage is supplied via the node Vgn2b. Is supplied to the gate of the n-channel field effect transistor 212.
  • the first current I1 flows through the n-channel field effect transistors 612 and 613.
  • a current I1 + ⁇ I obtained by adding the first current I1 and the second current ⁇ I flows through the n-channel field effect transistors 712 and 713.
  • a second current ⁇ I flows through the first resistor 628.
  • the first operational amplifier 625 includes a voltage Vdn + ⁇ I ⁇ 50 ⁇ obtained by adding the voltage ⁇ I ⁇ 50 ⁇ of the first resistor 628 to the drain voltage of the n-channel field effect transistor 612 (the voltage of the node Vdn), and the drain of the n-channel field effect transistor 712.
  • the voltage Vdn + ⁇ V is input, and the voltage is output to the gates of the n-channel field effect transistors 212, 612, and 712 via the node Vgn2b.
  • the second operational amplifier 623 inputs the drain voltage (the voltage of the node Vdn) of the n-channel field effect transistor 612 and the reference voltage of the node N1, and the gates of the p-channel field effect transistors 211, 611, and 711 through the node Vgp1b. Output voltage.
  • the bias circuit 801 in FIG. 7 outputs the voltages of the nodes Vgp1b, Vgn1b, and Vgn2b generated as described above to the driver circuit 802.
  • the p-channel field effect transistor 211 in FIG. 4 corresponds to the p-channel field effect transistor 611 in FIG.
  • the n-channel field effect transistor 212 in FIG. 4 corresponds to the n-channel field effect transistor 612 in FIG.
  • the n-channel field effect transistor 213 in FIG. 4 corresponds to the n-channel field effect transistor 613 in FIG.
  • the resistances of the n-channel field effect transistors 212 and 213 are 50 ⁇ , similarly to the n-channel field effect transistors 612 and 613 in FIG. That is, the output impedance of the transmission circuit 108 becomes 50 ⁇ , and impedance matching can be achieved.
  • the driver circuit 802 in FIG. 4 can increase the amplitude of the output signal because the resistors 205 to 208 are omitted from the transmission circuit in FIG.
  • the differential output terminal OUTp when the power supply potential node VDD is 1.2V, the differential output terminal OUTp is 1.0V and the differential output terminal OUTn is 0.2V.
  • the amplitude of the output signal of the differential output terminals OUTp and OUTn of the driver circuit 802 in FIG. 4 can be increased.
  • FIG. 9 is a diagram illustrating the characteristics of the transmission circuit 108 according to the present embodiment.
  • the reference value indicates the ideal characteristic of the transmission circuit 108 in FIG.
  • the representative value of 25 ° C., the latest value of 25 ° C., the fastest value of 25 ° C., the representative value of 110 ° C., and the representative value of 0 ° C. are determined by the transmission circuit 108 of FIG. 8 (the driver circuit 802 of FIG.
  • the simulation result of the characteristic of the bias circuit 801 of FIG. 7 is shown.
  • the output impedance (differential) of the transmission circuit 108 according to the present embodiment is approximately 100 ⁇ , which is within the standard range. Therefore, impedance matching can be achieved.
  • the output amplitude (differential) of the reference value will be described.
  • the simulation result of the output amplitude (differential) of this embodiment is approximately 1.6V, which is larger than the reference value (1.2V).
  • the amplitude of the output signal can be increased while maintaining the output impedance at a predetermined value.

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Abstract

　送信回路は、ドライバ回路と、バイアス回路とを有し、前記ドライバ回路は、出力インピーダンスを調整するための第１のトランジスタ（２１２、２１３）と、前記第１のトランジスタに接続され、差動出力のための出力極性を切り替える切り替え回路（２０１～２０４）とを有し、前記バイアス回路は、前記第１のトランジスタに対応する第２のトランジスタを含む第１のレプリカ回路を有し、前記第１のトランジスタの電流及び電圧特性が前記出力インピーダンスに対応するようなゲート電圧を生成し、前記ゲート電圧を前記第１のトランジスタのゲートに供給する。

Description

送信回路及び半導体集積回路
　本発明は、送信回路及び半導体集積回路に関する。
　差動データ入力端に依存する電流をステアリングするための電流源に結合した複数のスイッチを有する差動ドライバが知られている（特許文献１参照）。第１の差動出力端及び第２の差動出力端は、複数のスイッチのうちの少なくとも２つの間で結合する抵抗によって形成される。第１のソースフォロワ及び第２のソースフォロワは、出力インピーダンスを制御するために、第１の差動出力端及び第２の差動出力端に結合している。
　また、定電流で駆動され、差動的な伝送信号入力のビットレートに応じて出力インピーダンスが制御される電流出力バッファ回路を有する半導体集積回路が知られている（特許文献２参照）。電流出力バッファ回路から信号伝送路に出力される信号波形は、伝送信号のビットレートに応じて制御される。
　また、バイアス電流に依存して相互コンダクタンスが変化する増幅部を有する増幅回路が知られている（特許文献３参照）。定電圧源は、定電圧を出力する。定電流源は、定電流を出力する。差動対は、定電圧が入力される差動入力を有する一対のトランジスタから成り、一対のトランジスタの一方の出力端から定電流が供給される。一対の入力電流端子は、一対のトランジスタの出力端に接続される。差電流検出手段は、差動対の差出力電流に比例する電圧信号を出力する。第１及び第２の電圧－電流変換手段は、電圧信号を入力信号とし電圧信号に比例する電流を夫々出力する。第１及び第２の電圧－電流変換手段の出力電流は、夫々差動対及び増幅部のバイアス電流を構成する。
特表２００９－５３１９２５号公報 特開２００８－１４７９４０号公報 特開２００１－２５１１４９号公報
　送信回路は、出力信号の振幅を大きくしようとすると、出力インピーダンスが小さくなってしまい、インピーダンス整合をとることが困難になってしまう。インピーダンス整合をとるために、出力インピーダンスを所定値（例えば５０Ω）に維持しつつ、送信回路の出力信号の振幅を大きくすることは困難である。
　本発明の目的は、出力インピーダンスを所定値に維持しつつ、出力信号の振幅を大きくすることができる送信回路及び半導体集積回路を提供することである。
　送信回路は、ドライバ回路と、バイアス回路とを有し、前記ドライバ回路は、出力インピーダンスを調整するための第１のトランジスタと、前記第１のトランジスタに接続され、差動出力のための出力極性を切り替える切り替え回路とを有し、前記バイアス回路は、前記第１のトランジスタに対応する第２のトランジスタを含む第１のレプリカ回路を有し、前記第１のトランジスタの電流及び電圧特性が前記出力インピーダンスに対応するようなゲート電圧を生成し、前記ゲート電圧を前記第１のトランジスタのゲートに供給する。
　バイアス回路を設けることにより、出力インピーダンスを所定値に維持しつつ、出力信号の振幅を大きくすることができる。
図１は、本実施形態による通信システムの構成例を示す図である。 図２は、送信回路及び受信回路の基本構成例を示す図である。 図３は、図２の送信回路の等価回路図である。 図４は、図８のドライバ回路の構成例を示す等価回路図である。 図５は、ｎチャネル電界効果トランジスタのカスコード接続の電流及び電圧特性を示すグラフである。 図６は、図８のバイアス回路の基本構成例を示す回路図である。 図７は、図８のバイアス回路の構成例を示す回路図である。 図８は、本実施形態による送信回路の構成例を示す図である。 図９は、本実施形態による送信回路の特性を示す図である。
　図１は、本実施形態による通信システムの構成例を示す図である。通信システムは、半導体集積回路１０１，１０２及び伝送路１０５，１０６を有する。半導体集積回路１０１及び１０２は、それぞれ、例えば中央処理ユニット（ＣＰＵ）であり、図示しない内部回路に加えて、送信装置１０３及び受信装置１０４を有する。送信装置１０３は、パラレルシリアル変換回路１０７及び送信回路１０８を有する。受信装置１０４は、受信回路１０９及びシリアルパラレル変換回路１１０を有する。半導体集積回路１０１及び１０２は、伝送路１０５及び１０６により接続される。
　パラレルシリアル変換回路１０７は、例えば、内部回路から出力された３２ビットのパラレルデータを１ビットのシリアルデータに変換し、送信回路１０８に出力する。半導体集積回路１０１内の送信回路１０８は、シリアルデータを、伝送路１０５を介して、半導体集積回路１０２内の受信回路１０９に送信する。半導体集積回路１０２内の送信回路１０８は、シリアルデータを、伝送路１０６を介して、半導体集積回路１０１内の受信回路１０９に送信する。受信回路１０９は、シリアルデータを受信し、受信したシリアルデータをシリアルパラレル変換回路１１０に出力する。シリアルパラレル変換回路１１０は、１ビットのシリアルデータを例えば３２ビットのパラレルデータに変換して、内部回路に出力する。
　伝送路１０５及び１０６は、それぞれ、特性インピーダンスが５０Ωである。伝送路１０５及び１０６が長く、送信する信号の周波数が高い場合、伝送路１０５及び１０６の損失が大きくなるため、送信回路１０８は信号を大振幅で出力することが求められる。また、受信回路１０９の入力終端抵抗と整合を取るため、送信回路１０８の出力インピーダンスを５０Ω（差動出力の場合には１００Ω）にすることが規格として定まっている。
　図２は、送信回路１０８及び受信回路１０９の基本構成例を示す図である。まず、送信回路１０８の構成を説明する。ｐチャネル電界効果トランジスタ２０１は、ソースが電源電位ノードに接続され、ゲートが差動入力端子ＩＮ１に接続され、ドレインが抵抗２０５を介して差動出力端子ＯＵＴｐに接続される。ｎチャネル電界効果トランジスタ２０２は、ソースがグランド電位ノードに接続され、ゲートが差動入力端子ＩＮ１に接続され、ドレインが抵抗２０６を介して差動出力端子ＯＵＴｐに接続される。
　ｐチャネル電界効果トランジスタ２０３は、ソースが電源電位ノードに接続され、ゲートが差動入力端子ＩＮ２に接続され、ドレインが抵抗２０７を介して差動出力端子ＯＵＴｎに接続される。ｎチャネル電界効果トランジスタ２０４は、ソースがグランド電位ノードに接続され、ゲートが差動入力端子ＩＮ２に接続され、ドレインが抵抗２０８を介して差動出力端子ＯＵＴｎに接続される。
　差動入力端子ＩＮ１及びＩＮ２には、パラレルシリアル変換回路１０７（図１）から入力するシリアルデータに基づく差動信号が入力される。差動入力端子ＩＮ１及びＩＮ２には、相互に論理レベルが反転した２値のデジタルデータが入力される。
　差動入力端子ＩＮ１がハイレベルであり、差動入力端子ＩＮ２がローレベルである場合、ｎチャネル電界効果トランジスタ２０２及びｐチャネル電界効果トランジスタ２０３がオンし、ｐチャネル電界効果トランジスタ２０１及びｎチャネル電界効果トランジスタ２０４がオフする。これにより、差動出力端子ＯＵＴｐはローレベルになり、差動出力端子ＯＵＴｎはハイレベルになる。
　これに対し、差動入力端子ＩＮ１がローレベルであり、差動入力端子ＩＮ２がハイレベルである場合、ｐチャネル電界効果トランジスタ２０１及びｎチャネル電界効果トランジスタ２０４がオンし、ｎチャネル電界効果トランジスタ２０２及びｐチャネル電界効果トランジスタ２０３がオフする。これにより、差動出力端子ＯＵＴｐはハイレベルになり、差動出力端子ＯＵＴｎはローレベルになる。
　差動出力端子ＯＵＴｐ及びＯＵＴｎは、相互に論理レベルが反転した２値のデジタルデータの差動信号を出力する。差動出力端子ＯＵＴｐは、伝送路１０５ａを介して、受信回路１０９に接続される。差動出力端子ＯＵＴｎは、伝送路１０５ｂを介して、受信回路１０９に接続される。伝送路１０５ａ及び１０５ｂは、図１の伝送路１０５に対応する。
　受信回路１０９は、入力終端抵抗２０９及び２１０の直列接続を有する。入力終端抵抗２０９及び２１０は、それぞれ、５０Ωである。入力終端抵抗２０９及び２１０の直列接続は、１００Ωであり、差動出力端子ＯＵＴｐ及びＯＵＴｎ間に接続される。
　図３は、図２の送信回路１０８の等価回路図である。送信回路１０８は、ｐチャネル電界効果トランジスタ２０１，２０３、ｎチャネル電界効果トランジスタ２０２，２０４、及び抵抗２０５～２０８を有する。入力終端抵抗２０９及び２１０は、受信回路１０９内に設けられ、送信回路１０８の負荷になる。
　ｐチャネル電界効果トランジスタ２０１は、ソースが電源電位ノードＶＤＤに接続され、ドレインが抵抗２０５を介して差動出力端子ＯＵＴｐに接続される。ｎチャネル電界効果トランジスタ２０２は、ソースがグランド電位ノードに接続され、ドレインが抵抗２０６を介して差動出力端子ＯＵＴｐに接続される。ｐチャネル電界効果トランジスタ２０３は、ソースが電源電位ノードＶＤＤに接続され、ドレインが抵抗２０７を介して差動出力端子ＯＵＴｎに接続される。ｎチャネル電界効果トランジスタ２０４は、ソースがグランド電位ノードに接続され、ドレインが抵抗２０８を介して差動出力端子ＯＵＴｎに接続される。入力終端抵抗２０９及び２１０の直列接続は、差動出力端子ＯＵＴｐ及びＯＵＴｎ間に接続される。
　抵抗２０５～２０８は、それぞれ、５０Ωである。入力終端抵抗２０９及び２１０も、それぞれ、５０Ωである。そのため、差動出力信号ＯＵＴｐ及びＯＵＴｎから出力される差動出力信号の振幅を大きくすることが困難である。例えば、電源電位ノードＶＤＤは１．２Ｖであり、差動出力端子ＯＵＴｐは０．９Ｖであり、差動出力端子ＯＵＴｎは０．３Ｖである。抵抗２０５～２０８を小さくすれば、差動出力信号ＯＵＴｐ及びＯＵＴｎから出力される差動出力信号の振幅を大きくすることができるが、送信回路１０８の出力インピーダンスを５０Ω（差動出力の場合には１００Ω）に保つことができない。その結果、インピーダンス整合をとることができなくなってしまう。そこで、出力インピーダンスを所定値に維持しつつ、出力信号の振幅を大きくすることができる送信回路１０８を、図８を参照しながら説明する。
　図８は、本実施形態による送信回路１０８の構成例を示す図である。送信回路１０８は、バイアス回路８０１、ドライバ回路８０２、抵抗８０３～８０５及び容量８０６～８０８を有する。バイアス回路８０１は、ノードＶｇｐ１ｂ、Ｖｇｎ１ｂ及びＶｇｎ２ｂを有する。ドライバ回路８０２は、ノードＶｇｐ１、Ｖｇｎ１及びＶｇｎ２を有する。
　抵抗８０３は、バイアス回路８０１のノードＶｇｐ１ｂ及びドライバ回路８０２のノードＶｇｐ１間に接続される。容量８０６は、電源電位ノードＶＤＤ及びドライバ回路８０２のノードＶｇｐ１間に接続される。抵抗８０４は、バイアス回路８０１のノードＶｇｎ２ｂ及びドライバ回路８０２のノードＶｇｎ２間に接続される。容量８０７は、グランド電位ノード及びドライバ回路８０２のノードＶｇｎ２間に接続される。抵抗８０５は、バイアス回路８０１のノードＶｇｎ１ｂ及びドライバ回路８０２のノードＶｇｎ１間に接続される。容量８０８は、グランド電位ノード及びドライバ回路８０２のノードＶｇｎ１間に接続される。
　バイアス回路８０１のノードＶｇｐ１ｂは、ドライバ回路８０２のノードＶｇｐ１に電圧を出力する。バイアス回路８０１のノードＶｇｎ２ｂは、ドライバ回路８０２のノードＶｇｎ２に電圧を出力する。バイアス回路８０１のノードＶｇｎ１ｂは、ドライバ回路８０２のノードＶｇｎ１に電圧を出力する。
　図４は、図８のドライバ回路８０２の構成例を示す等価回路図である。図４のドライバ回路８０２は、図３の送信回路に対して、抵抗２０５～２０８を削除し、ｐチャネル電界効果トランジスタ２１１、ｎチャネル電界効果トランジスタ２１２，２１３及び第２の抵抗２１４を追加したものである。
　ドライバ回路８０２は、ｐチャネル電界効果トランジスタ２０１，２０３，２１１、ｎチャネル電界効果トランジスタ２０２，２０４，２１２，２１３、及び第２の抵抗２１４を有する。入力終端抵抗２０９及び２１０は、図２に示すように、受信回路１０９内に設けられ、ドライバ回路８０２の負荷になる。
　図４のｐチャネル電界効果トランジスタ２０１，２０３及びｎチャネル電界効果トランジスタ２０２，２０４は、図２のｐチャネル電界効果トランジスタ２０１，２０３及びｎチャネル電界効果トランジスタ２０２，２０４に対応する。図４の入力終端抵抗２０９及び２１０は、図２の入力終端抵抗２０９及び２１０に対応する。
　ｐチャネル電界効果トランジスタ２１１は、第７のトランジスタであり、ソースが電源電位ノードＶＤＤに接続され、ゲートがノードＶｇｐ１に接続され、ドレインがノードＶｄｐに接続される。第２の抵抗２１４は、５０Ωであり、電源電位ノードＶＤＤ及びノードＶｄｐ間に接続される。すなわち、第２の抵抗２１４は、ｐチャネル電界効果トランジスタ２１１に並列に接続される。
　ｐチャネル電界効果トランジスタ２０１は、ソースがノードＶｄｐに接続され、ドレインが差動出力端子ＯＵＴｐに接続される。ｎチャネル電界効果トランジスタ２０２は、ソースがノードＶｄｎに接続され、ドレインが差動出力端子ＯＵＴｐに接続される。ｐチャネル電界効果トランジスタ２０３は、ソースがノードＶｄｐに接続され、ドレインが差動出力端子ＯＵＴｎに接続される。ｎチャネル電界効果トランジスタ２０４は、ソースがノードＶｄｎに接続され、ドレインが差動出力端子ＯＵＴｎに接続される。入力終端抵抗２０９及び２１０の直列接続は、差動出力端子ＯＵＴｐ及びＯＵＴｎ間に接続される。ｐチャネル電界効果トランジスタ２０１，２０３及びｎチャネル電界効果トランジスタ２０２，２０４は、差動出力のための出力極性を切り替える切り替え回路である。
　ｎチャネル電界効果トランジスタ２１２は、第１のトランジスタであり、ドレインがノードＶｄｎに接続され、ゲートがノードＶｇｎ２に接続される。ｎチャネル電界効果トランジスタ２１３は、第２のトランジスタであり、ドレインがｎチャネル電界効果トランジスタ２１２のソースに接続され、ゲートがノードＶｇｎ１に接続され、ソースがグランド電位ノードに接続される。すなわち、ｎチャネル電界効果トランジスタ２１３は、ｎチャネル電界効果トランジスタ２１２にカスコード接続される。
　ｎチャネル電界効果トランジスタ２１２及び２１３のカスコード接続の抵抗が５０Ωになるように、ノードＶｇｎ２の電圧が調整される。これにより、ドライバ回路８０２を含む送信回路１０８の出力インピーダンスは５０Ωに調整される。
　図５は、ｎチャネル電界効果トランジスタ２１２及び２１３のカスコード接続の電流及び電圧特性を示すグラフである。横軸は、ｎチャネル電界効果トランジスタ２１２のドレイン電圧（ノードＶｄｎの電圧）を示す。縦軸は、ｎチャネル電界効果トランジスタ２１２のドレイン電流を示す。なお、ｎチャネル電界効果トランジスタ２１３のゲートに接続されるノードＶｇｎ１の電圧は固定されている。
　特性線５０１は、ｎチャネル電界効果トランジスタ２１２のゲートに接続されるノードＶｇｎ２が０．４Ｖの場合の特性を示す。特性線５０２は、ｎチャネル電界効果トランジスタ２１２のゲートに接続されるノードＶｇｎ２が０．５Ｖの場合の特性を示す。特性線５０３は、ｎチャネル電界効果トランジスタ２１２のゲートに接続されるノードＶｇｎ２が０．５５Ｖの場合の特性を示す。特性線５０４は、ｎチャネル電界効果トランジスタ２１２のゲートに接続されるノードＶｇｎ２が０．６Ｖの場合の特性を示す。特性線５０５は、ｎチャネル電界効果トランジスタ２１２のゲートに接続されるノードＶｇｎ２が０．７Ｖの場合の特性を示す。特性線５０６は、ｎチャネル電界効果トランジスタ２１２のゲートに接続されるノードＶｇｎ２が０．８Ｖの場合の特性を示す。
　ｎチャネル電界効果トランジスタ２１２のドレイン電圧（ノードＶｄｎの電圧）を例えば０．２Ｖに定めた場合、ゲート電圧が０．５５Ｖの特性線５０３で電流及び電圧特性の傾きがΔＩ／ΔＶ＝２０ｍＳ（ΔＶ／ΔＩ＝５０Ω）となっている。この時、ｎチャネル電界効果トランジスタ２１２のドレイン電流は、電流Ｉ１である。したがって、ΔＶ／ΔＩ＝５０Ωになるように、バイアス回路８０１（図８）がｎチャネル電界効果トランジスタ２１２のゲートに接続されるノードＶｇｎ２の電圧を調整すればよい。これにより、ｎチャネル電界効果トランジスタ２１２及び２１３のカスコード接続の抵抗は５０Ωになる。
　図６は、図８のバイアス回路８０１の基本構成例を示す回路図である。バイアス回路８０１は、第１のレプリカ回路６００及び第２のレプリカ回路６３０を有する。
　第１のレプリカ回路６００は、ｎチャネル電界効果トランジスタ６１２及び６１３を有する。第１のレプリカ回路６００は、図４のｎチャネル電界効果トランジスタ２１２及び２１３のカスコード接続のレプリカ回路である。ｎチャネル電界効果トランジスタ６１２は、第３のトランジスタであり、図４のｎチャネル電界効果トランジスタ２１２に対応する。ｎチャネル電界効果トランジスタ６１３は、第４のトランジスタであり、図４のｎチャネル電界効果トランジスタ２１３に対応する。
　第２のレプリカ回路６３０は、ｎチャネル電界効果トランジスタ７１２及び７１３を有する。第２のレプリカ回路６３０は、図４のｎチャネル電界効果トランジスタ２１２及び２１３のカスコード接続のレプリカ回路である。ｎチャネル電界効果トランジスタ７１２は、第５のトランジスタであり、図４のｎチャネル電界効果トランジスタ２１２に対応する。ｎチャネル電界効果トランジスタ７１３は、第６のトランジスタであり、図４のｎチャネル電界効果トランジスタ２１３に対応する。
　電流源６２１は、電源電位ノードＶＤＤ及びノードＮ１間に接続される。抵抗６２２は、ノードＮ１及びグランド電位ノード間に接続される。第２のオペアンプ６２３は、負入力端子がノードＮ１の基準電圧を入力し、正入力端子がノードＶｄｎの電圧を入力し、出力端子がノードＶｇｐ１ｂにゲート電圧を出力する。
　ｐチャネル電界効果トランジスタ６１１は、ソースが電源電位ノードＶＤＤに接続され、ゲートがノードＶｇｐ１ｂに接続され、ドレインがノードＶｄｎに接続される。ｎチャネル電界効果トランジスタ６１２は、ドレインがノードＶｄｎに接続され、ゲートがノードＶｇｎ２ｂに接続される。ｎチャネル電界効果トランジスタ６１３は、ドレインがｎチャネル電界効果トランジスタ６１２のソースに接続され、ゲートがノードＶｇｎ１ｂに接続され、ソースがグランド電位ノードに接続される。ノードＶｇｎ１ｂには、固定の電圧が供給される。ｎチャネル電界効果トランジスタ６１２及び６１３には第１の電流Ｉ１（図５）が流れるように、ノードＶｇｎ２ｂの電圧が調整される。
　ｐチャネル電界効果トランジスタ７１１は、ソースが電源電位ノードＶＤＤに接続され、ゲートがノードＶｇｐ１ｂに接続され、ドレインがノードＮ２に接続される。ｎチャネル電界効果トランジスタ７１２は、ドレインがノードＮ２に接続され、ゲートがノードＶｇｎ２ｂに接続される。ｎチャネル電界効果トランジスタ７１３は、ドレインがｎチャネル電界効果トランジスタ７１２のソースに接続され、ゲートがノードＶｇｎ１ｂに接続され、ソースがグランド電位ノードに接続される。
　電流源６２４は、電源電位ノードＶＤＤ及びノードＮ２間に接続され、第２の電流ΔＩ（図５）を流す。ｎチャネル電界効果トランジスタ６１１及び７１１には、それぞれ、第１の電流Ｉ１が流れる。ｎチャネル電界効果トランジスタ７１２及び７１３には、第１の電流Ｉ１及び第２の電流ΔＩが加算された電流Ｉ１＋ΔＩが流れる。
　第１のオペアンプ６２５は、正入力端子がノードＮ２の電圧を入力し、負入力端子がノードＮ３の電圧を入力し、出力端子がゲート電圧をノードＶｇｎ２ｂに出力する。第３のオペアンプ６２６は、正入力端子がノードＶｄｎに接続され、出力端子及び負入力端子がノードＮ４に接続される。
　電流源６２７は、電源電位ノードＶＤＤ及びノードＮ３間に接続され、第２の電流ΔＩを流す。第１の抵抗６２８は、５０Ωであり、ノードＮ３及びＮ４間に接続される。電流源６２９は、ノードＮ４及びグランド電位ノード間に接続され、第２の電流ΔＩを流す。
　抵抗６２２には電流源６２１の電流が流れるため、ノードＮ１には基準電圧（例えば０．２Ｖ）が生成される。ノードＶｄｎの電圧は、ｎチャネル電界効果トランジスタ６１２のドレイン電圧である。第２のオペアンプ６２３は、ノードＶｄｎの電圧がノードＮ１の基準電圧と同じになるように、ノードＶｇｐ１ｂの電圧を制御する。これにより、ノードＶｄｎの電圧は、例えば０．２Ｖ（図５）の固定電圧になる。
　ｎチャネル電界効果トランジスタ７１２のドレイン電流が第２の電流ΔＩ増加した時のｎチャネル電界効果トランジスタ７１２のドレイン電圧の増加分をΔＶ（図５）とする。その場合、ノードＮ２の電圧は、ノードＶｄｎの電圧に対してΔＶが加算された電圧Ｖｄｎ＋ΔＶである。
　また、図５のΔＶ／ΔＩ＝５０Ωを実現するために、電流源６２７及び６２９は、５０Ωの第１の抵抗６２８に第２の電流ΔIを流す。ノードＮ４の電圧は、第３のオペアンプ６２６のボルテージフォロアにより、ノードＶｄｎの電圧と同じ電圧になる。これにより、ノードＮ３の電圧は、ノードＮ４の電圧に対してΔＩ×５０Ωの電圧が加算された電圧Ｖｄｎ＋ΔＩ×５０Ωになる。
　第１のオペアンプ６２５は、ノードＮ２の電圧Ｖｄｎ＋ΔＶとノードＮ３の電圧Ｖｄｎ＋ΔＩ×５０Ωが同じになるように、ノードＶｇｎ２ｂの電圧を制御する。これにより、ΔＶ＝ΔＩ×５０Ωになり、ｎチャネル電界効果トランジスタ６１２及び６１３のカスコード接続の抵抗が５０Ωになる。
　バイアス回路８０１は、上記のように生成されたノードＶｇｐ１ｂ、Ｖｇｎ１ｂ及びＶｇｎ２ｂの電圧を、ドライバ回路８０２に出力する。ドライバ回路８０２は、図４に示すように、ｐチャネル電界効果トランジスタ２１１のゲートにはノードＶｇｐ１ｂの電圧が印加され、ｎチャネル電界効果トランジスタ２１２のゲートにはノードＶｇｎ２ｂの電圧が印加され、ｎチャネル電界効果トランジスタ２１３のゲートにはノードＶｇｎ１ｂの電圧が印加される。ｐチャネル電界効果トランジスタ２１１は、図６のｐチャネル電界効果トランジスタ６１１に対応する。ｎチャネル電界効果トランジスタ２１２は、図６のｎチャネル電界効果トランジスタ６１２に対応する。ｎチャネル電界効果トランジスタ２１３は、図６のｎチャネル電界効果トランジスタ６１３に対応する。
　したがって、ｎチャネル電界効果トランジスタ２１２及び２１３は、図６のｎチャネル電界効果トランジスタ６１２及び６１３と同様に、抵抗が５０Ωになる。すなわち、送信回路１０８の出力インピーダンスが５０Ωになり、インピーダンス整合をとることができる。
　また、図４のドライバ回路８０２は、図３の送信回路に対して、抵抗２０５～２０８が削除されているので、出力信号の振幅を大きくすることができる。図３の送信回路では、電源電位ノードＶＤＤが１．２Ｖの場合、差動出力端子ＯＵＴｐは０．９Ｖであり、差動出力端子ＯＵＴｎは０．３Ｖである。これに対し、図４のドライバ回路８０２では、電源電位ノードＶＤＤが１．２Ｖの場合、差動出力端子ＯＵＴｐは１．０Ｖであり、差動出力端子ＯＵＴｎは０．２Ｖである。したがって、図４のドライバ回路８０２の差動出力端子ＯＵＴｐ及びＯＵＴｎの出力信号の振幅を大きくすることができる。
　図４のドライバ回路８０２の等価回路は、受信回路１０９の入力終端抵抗２０９及び２１０に接続されている。また、ドライバ回路８０２は、ノードＶｄｐの電圧の安定化のため、第２の抵抗２１４を有する。そこで、図６のバイアス回路８０１を図４のドライバ回路８０２に対応させるため、図６のバイアス回路８０１に対して、上記の入力終端抵抗２０９，２１０及び第２の抵抗２１４を考慮したバイアス回路８０１を、図７に示す。
　図７は、図８のバイアス回路８０１の構成例を示す回路図である。図７のバイアス回路８０１は、図６のバイアス回路８０１に対して、第３の抵抗６１４、第５の抵抗６０９，６１０、第４の抵抗７１４、及び第６の抵抗７０９，７１０を追加したものである。以下、図７のバイアス回路８０１が図６のバイアス回路８０１と異なる点を説明する。
　第３の抵抗６１４は、５０Ωであり、電源電位ノードＶＤＤ及びノードＶｄｐ間に接続される。すなわち、第３の抵抗６１４は、ｐチャネル電界効果トランジスタ６１１に並列に接続される。第５の抵抗６０９及び６１０は、それぞれ、５０Ωである。第５の抵抗６０９及び６１０の直列接続は、ノードＶｄｐ及びＶｄｎ間に接続される。
　第４の抵抗７１４は、５０Ωであり、電源電位ノードＶＤＤ及びｐチャネル電界効果トランジスタ７１１のドレイン間に接続される。すなわち、第４の抵抗７１４は、ｐチャネル電界効果トランジスタ７１１に並列に接続される。第６の抵抗７０９及び７１０は、それぞれ、５０Ωである。第６の抵抗７０９及び７１０の直列接続は、ｐチャネル電界効果トランジスタ７１１のドレイン及びノードＮ２間に接続される。
　第１のレプリカ回路７００は、ｐチャネル電界効果トランジスタ６１１、第３の抵抗６１４、第５の抵抗６０９，６１０、及びｎチャネル電界効果トランジスタ６１２，６１３を有する。第１のレプリカ回路７００は、図４のドライバ回路８０２のレプリカ回路である。
　ｐチャネル電界効果トランジスタ６１１は、第８のトランジスタであり、図４のｐチャネル電界効果トランジスタ２１１に対応する。第３の抵抗６１４は、図４の第２の抵抗２１４に対応する。第５の抵抗６０９及び６１０は、図４の入力終端抵抗２０９及び２１０に対応する。ｎチャネル電界効果トランジスタ６１２は、第３のトランジスタであり、図４のｎチャネル電界効果トランジスタ２１２に対応する。ｎチャネル電界効果トランジスタ６１３は、第４のトランジスタであり、図４のｎチャネル電界効果トランジスタ２１３に対応する。
　第２のレプリカ回路７２０は、ｐチャネル電界効果トランジスタ７１１、第４の抵抗７１４、第６の抵抗７０９，７１０、及びｎチャネル電界効果トランジスタ７１２，７１３を有する。第２のレプリカ回路７２０は、図４のドライバ回路８０２のレプリカ回路である。
　ｐチャネル電界効果トランジスタ７１１は、第９のトランジスタであり、図４のｐチャネル電界効果トランジスタ２１１に対応する。第４の抵抗７１４は、図４の第２の抵抗２１４に対応する。第６の抵抗７０９及び７１０は、図４の入力終端抵抗２０９及び２１０に対応する。ｎチャネル電界効果トランジスタ７１２は、第５のトランジスタであり、図４のｎチャネル電界効果トランジスタ２１２に対応する。ｎチャネル電界効果トランジスタ７１３は、第６のトランジスタであり、図４のｎチャネル電界効果トランジスタ２１３に対応する。
　図７の各ノードの電圧は、図６の各ノードの電圧と同じである。ノードＶｄｎは、ノードＮ１の電圧と同じ電圧（例えば０．２Ｖ）に固定される。ｎチャネル電界効果トランジスタ６１２及び６１３には、第１の電流Ｉ１が流れる。ｎチャネル電界効果トランジスタ７１２及び７１３には、電流Ｉ１＋ΔＩが流れる。ノードＮ２の電圧は、電圧Ｖｄｎ＋ΔＶである。ノードＮ４の電圧は、ノードＶｄｎの電圧と同じ電圧である。ノードＮ３の電圧は、電圧Ｖｄｎ＋ΔＩ×５０Ωである。図７のバイアス回路８０１は、図６のバイアス回路８０１と同様の動作を行う。
　図７のバイアス回路８０１は、ｎチャネル電界効果トランジスタ２１２及び２１３の電流及び電圧特性（図５）が５０Ωの出力インピーダンスに対応するようなゲート電圧を生成し、ノードＶｇｎ２ｂを介して、そのゲート電圧をｎチャネル電界効果トランジスタ２１２のゲートに供給する。
　ｎチャネル電界効果トランジスタ６１２及び６１３には、第１の電流Ｉ１が流れる。ｎチャネル電界効果トランジスタ７１２及び７１３には、第１の電流Ｉ１及び第２の電流ΔＩが加算された電流Ｉ１＋ΔＩが流れる。第１の抵抗６２８には、第２の電流ΔＩが流れる。
　第１のオペアンプ６２５は、ｎチャネル電界効果トランジスタ６１２のドレイン電圧（ノードＶｄｎの電圧）に第１の抵抗６２８の電圧ΔＩ×５０Ωを加算した電圧Ｖｄｎ＋ΔＩ×５０Ωと、ｎチャネル電界効果トランジスタ７１２のドレイン電圧Ｖｄｎ＋ΔＶとを入力し、ノードＶｇｎ２ｂを介して、ｎチャネル電界効果トランジスタ２１２，６１２，７１２のゲートに電圧を出力する。
　第２のオペアンプ６２３は、ｎチャネル電界効果トランジスタ６１２のドレイン電圧（ノードＶｄｎの電圧）及びノードＮ１の基準電圧を入力し、ノードＶｇｐ１ｂを介して、ｐチャネル電界効果トランジスタ２１１，６１１，７１１のゲートに電圧を出力する。
　第１のオペアンプ６２５は、ノードＮ２の電圧Ｖｄｎ＋ΔＶとノードＮ３の電圧Ｖｄｎ＋ΔＩ×５０Ωが同じになるように、ノードＶｇｎ２ｂの電圧を制御する。これにより、ΔＶ＝ΔＩ×５０Ωになり、ｎチャネル電界効果トランジスタ６１２及び６１３は、抵抗が５０Ωになる。
　図７のバイアス回路８０１は、上記のように生成されたノードＶｇｐ１ｂ、Ｖｇｎ１ｂ及びＶｇｎ２ｂの電圧を、ドライバ回路８０２に出力する。図４のｐチャネル電界効果トランジスタ２１１は、図７のｐチャネル電界効果トランジスタ６１１に対応する。図４のｎチャネル電界効果トランジスタ２１２は、図７のｎチャネル電界効果トランジスタ６１２に対応する。図４のｎチャネル電界効果トランジスタ２１３は、図７のｎチャネル電界効果トランジスタ６１３に対応する。
　したがって、ｎチャネル電界効果トランジスタ２１２及び２１３は、図７のｎチャネル電界効果トランジスタ６１２及び６１３と同様に、抵抗が５０Ωになる。すなわち、送信回路１０８の出力インピーダンスが５０Ωになり、インピーダンス整合をとることができる。
　また、図４のドライバ回路８０２は、図３の送信回路に対して、抵抗２０５～２０８が削除されているので、出力信号の振幅を大きくすることができる。図４のドライバ回路８０２では、電源電位ノードＶＤＤが１．２Ｖの場合、差動出力端子ＯＵＴｐは１．０Ｖであり、差動出力端子ＯＵＴｎは０．２Ｖである。図４のドライバ回路８０２の差動出力端子ＯＵＴｐ及びＯＵＴｎの出力信号の振幅を大きくすることができる。
　図９は、本実施形態による送信回路１０８の特性を示す図である。参考値は、図３の送信回路１０８の理想特性を示す。２５℃の代表値、２５℃の最遅値、２５℃の最速値、１１０℃の代表値及び０℃の代表値は、本実施形態による図８の送信回路１０８（図４のドライバ回路８０２及び図７のバイアス回路８０１を含む）の特性のシミュレーション結果を示す。
　本実施形態による送信回路１０８の出力インピーダンス（差動）は、ほぼ１００Ωであり、規格範囲内である。したがって、インピーダンス整合をとることができる。
　参考値の出力振幅（差動）について説明する。図３の送信回路１０８では、電源電位ノードＶＤＤが１．２Ｖであり、差動出力端子ＯＵＴｐがハイレベルの場合、差動出力端子ＯＵＴｐが０．９Ｖであり、差動出力端子ＯＵＴｎが０．３Ｖである。その場合、ＯＵＴｐ－ＯＵＴｎ＝０．９Ｖ－０．３Ｖ＝＋０．６Ｖである。これに対し、電源電位ノードＶＤＤが１．２Ｖであり、差動出力端子ＯＵＴｐがローレベルの場合、差動出力端子ＯＵＴｐが０．３Ｖであり、差動出力端子ＯＵＴｎが０．９Ｖである。その場合、ＯＵＴｐ－ＯＵＴｎ＝０．３Ｖ－０．９Ｖ＝－０．６Ｖである。したがって、差動出力端子ＯＵＴｐがハイレベルの場合とローレベルの場合の差分である振幅は、＋０．６Ｖ－（－０．６Ｖ）＝１．２Ｖである。
　次に、本実施形態の出力振幅（差動）について説明する。図４のドライバ回路８０２では、電源電位ノードＶＤＤが１．２Ｖであり、差動出力端子ＯＵＴｐがハイレベルの場合、差動出力端子ＯＵＴｐが１．０Ｖであり、差動出力端子ＯＵＴｎが０．２Ｖである。その場合、ＯＵＴｐ－ＯＵＴｎ＝１．０Ｖ－０．２Ｖ＝＋０．８Ｖである。これに対し、電源電位ノードＶＤＤが１．２Ｖであり、差動出力端子ＯＵＴｐがローレベルの場合、差動出力端子ＯＵＴｐが０．２Ｖであり、差動出力端子ＯＵＴｎが１．０Ｖである。その場合、ＯＵＴｐ－ＯＵＴｎ＝０．２Ｖ－１．０Ｖ＝－０．８Ｖである。したがって、差動出力端子ＯＵＴｐがハイレベルの場合とローレベルの場合の差分である振幅は、＋０．８Ｖ－（－０．８Ｖ）＝１．６Ｖである。本実施形態の出力振幅（差動）のシミュレーション結果は、ほぼ１．６Ｖであり、参考値（１．２Ｖ）に比べ、大きくなっている。
　なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
　バイアス回路を設けることにより、出力インピーダンスを所定値に維持しつつ、出力信号の振幅を大きくすることができる。

Claims (16)

  1. 　ドライバ回路と、
    　バイアス回路とを有し、
    　前記ドライバ回路は、
    　出力インピーダンスを調整するための第１のトランジスタと、
    　前記第１のトランジスタに接続され、差動出力のための出力極性を切り替える切り替え回路とを有し、
    　前記バイアス回路は、
    　前記第１のトランジスタに対応する第２のトランジスタを含む第１のレプリカ回路を有し、
    　前記第１のトランジスタの電流及び電圧特性が前記出力インピーダンスに対応するようなゲート電圧を生成し、前記ゲート電圧を前記第１のトランジスタのゲートに供給することを特徴とする送信回路。
  2. 　前記第１のトランジスタは、
    　出力インピーダンスを調整するための第３のトランジスタと、
    　前記第３のトランジスタにカスコード接続され、ゲートに固定電圧が供給される第４のトランジスタとを含み、
    　前記第２のトランジスタは、
    　前記第３及び第４のトランジスタに対応する第５及び第６のトランジスタを含み、
    　前記バイアス回路は、
    　前記第３及び第４のトランジスタの電流及び電圧特性が前記出力インピーダンスに対応するようなゲート電圧を生成し、前記ゲート電圧を前記第３のトランジスタのゲートに供給することを特徴とする請求項１記載の送信回路。
  3. 　前記バイアス回路は、
    　前記第３及び第４のトランジスタに対応する第７及び第８のトランジスタを含む第２のレプリカ回路を有し、
    　前記第５のトランジスタには第１の電流が流れ、
    　前記第１の電流及び第２の電流が加算された電流が前記第７のトランジスタに流れ、
    　前記バイアス回路は、
    　前記第２の電流が流れる第１の抵抗と、
    　前記第５のトランジスタのドレイン電圧に前記第１の抵抗の電圧を加算した電圧と、前記第７のトランジスタのドレイン電圧とを入力し、前記第３、第５及び第７のトランジスタのゲートに電圧を出力する第１のオペアンプを有することを特徴とする請求項２記載の送信回路。
  4. 　前記第３及び第４のトランジスタのカスコード接続は、前記切り替え回路及びグランド電位ノード間に接続され、
    　前記ドライバ回路は、
    　前記切り替え回路及び電源電位ノード間に接続される第９のトランジスタと、
    　前記第９のトランジスタに並列に接続される第２の抵抗とを有することを特徴とする請求項２記載の送信回路。
  5. 　前記第１のレプリカ回路は、
    　前記第９のトランジスタに対応する第１０のトランジスタと、
    　前記第２の抵抗に対応する第３の抵抗とを有し、
    　前記ドライバ回路は、前記第５のトランジスタのドレイン電圧及び基準電圧を入力し、前記第９及び第１０のトランジスタのゲートに電圧を出力する第２のオペアンプを有することを特徴とする請求項４記載の送信回路。
  6. 　前記第３及び第４のトランジスタのカスコード接続は、前記切り替え回路及びグランド電位ノード間に接続され、
    　前記ドライバ回路は、
    　前記切り替え回路及び電源電位ノード間に接続される第９のトランジスタと、
    　前記第９のトランジスタに並列に接続される第２の抵抗とを有し、
    　前記第１のレプリカ回路は、
    　前記第９のトランジスタに対応する第１０のトランジスタと、
    　前記第２の抵抗に対応する第３の抵抗とを有し、
    　前記第２のレプリカ回路は、
    　前記第９のトランジスタに対応する第１１のトランジスタと、
    　前記第２の抵抗に対応する第４の抵抗とを有し、
    　前記ドライバ回路は、前記第５のトランジスタのドレイン電圧及び基準電圧を入力し、前記第９、第１０及び第１１のトランジスタのゲートに電圧を出力する第２のオペアンプを有することを特徴とする請求項３記載の送信回路。
  7. 　前記第１のレプリカ回路は、前記第５及び第１０のトランジスタ間に接続され、受信回路の入力終端抵抗に対応する第５の抵抗を有することを特徴とする請求項５記載の送信回路。
  8. 　前記第１のレプリカ回路は、前記第５及び第１０のトランジスタ間に接続され、受信回路の入力終端抵抗に対応する第５の抵抗を有し、
    　前記第２のレプリカ回路は、前記第７及び第１１のトランジスタ間に接続され、受信回路の入力終端抵抗に対応する第６の抵抗を有することを特徴とする請求項６記載の送信回路。
  9. 　内部回路と、
    　前記内部回路からデータを受けとる送信回路を有し、
    　前記送信回路は、
    　ドライバ回路と、
    　バイアス回路とを有し、
    　前記ドライバ回路は、
    　出力インピーダンスを調整するための第１のトランジスタと、
    　前記第１のトランジスタに接続され、差動出力のための出力極性を切り替える切り替え回路とを有し、
    　前記バイアス回路は、
    　前記第１のトランジスタに対応する第２のトランジスタを含む第１のレプリカ回路を有し、
    　前記第１のトランジスタの電流及び電圧特性が前記出力インピーダンスに対応するようなゲート電圧を生成し、前記ゲート電圧を前記第１のトランジスタのゲートに供給することを特徴とする半導体集積回路。
  10. 　前記第１のトランジスタは、
    　出力インピーダンスを調整するための第３のトランジスタと、
    　前記第３のトランジスタにカスコード接続され、ゲートに固定電圧が供給される第４のトランジスタとを含み、
    　前記第２のトランジスタは、
    　前記第３及び第４のトランジスタに対応する第５及び第６のトランジスタを含み、
    　前記バイアス回路は、
    　前記第３及び第４のトランジスタの電流及び電圧特性が前記出力インピーダンスに対応するようなゲート電圧を生成し、前記ゲート電圧を前記第３のトランジスタのゲートに供給することを特徴とする請求項９記載の半導体集積回路。
  11. 　前記バイアス回路は、
    　前記第３及び第４のトランジスタに対応する第７及び第８のトランジスタを含む第２のレプリカ回路を有し、
    　前記第５のトランジスタには第１の電流が流れ、
    　前記第１の電流及び第２の電流が加算された電流が前記第７のトランジスタに流れ、
    　前記バイアス回路は、
    　前記第２の電流が流れる第１の抵抗と、
    　前記第５のトランジスタのドレイン電圧に前記第１の抵抗の電圧を加算した電圧と、前記第７のトランジスタのドレイン電圧とを入力し、前記第３、第５及び第７のトランジスタのゲートに電圧を出力する第１のオペアンプを有することを特徴とする請求項９記載の半導体集積回路。
  12. 　前記第３及び第４のトランジスタのカスコード接続は、前記切り替え回路及びグランド電位ノード間に接続され、
    　前記ドライバ回路は、
    　前記切り替え回路及び電源電位ノード間に接続される第９のトランジスタと、
    　前記第９のトランジスタに並列に接続される第２の抵抗とを有することを特徴とする請求項９記載の半導体集積回路。
  13. 　前記第１のレプリカ回路は、
    　前記第９のトランジスタに対応する第１０のトランジスタと、
    　前記第２の抵抗に対応する第３の抵抗とを有し、
    　前記ドライバ回路は、前記第５のトランジスタのドレイン電圧及び基準電圧を入力し、前記第９及び第１０のトランジスタのゲートに電圧を出力する第２のオペアンプを有することを特徴とする請求項１２記載の半導体集積回路。
  14. 　前記第３及び第４のトランジスタのカスコード接続は、前記切り替え回路及びグランド電位ノード間に接続され、
    　前記ドライバ回路は、
    　前記切り替え回路及び電源電位ノード間に接続される第９のトランジスタと、
    　前記第９のトランジスタに並列に接続される第２の抵抗とを有し、
    　前記第１のレプリカ回路は、
    　前記第９のトランジスタに対応する第１０のトランジスタと、
    　前記第２の抵抗に対応する第３の抵抗とを有し、
    　前記第２のレプリカ回路は、
    　前記第９のトランジスタに対応する第１１のトランジスタと、
    　前記第２の抵抗に対応する第４の抵抗とを有し、
    　前記ドライバ回路は、前記第５のトランジスタのドレイン電圧及び基準電圧を入力し、前記第９、第１０及び第１１のトランジスタのゲートに電圧を出力する第２のオペアンプを有することを特徴とする請求項１１記載の半導体集積回路。
  15. 　前記第１のレプリカ回路は、前記第５及び第１０のトランジスタ間に接続され、受信回路の入力終端抵抗に対応する第５の抵抗を有することを特徴とする請求項１３記載の半導体集積回路。
  16. 　前記第１のレプリカ回路は、前記第５及び第１０のトランジスタ間に接続され、受信回路の入力終端抵抗に対応する第５の抵抗を有し、
    　前記第２のレプリカ回路は、前記第７及び第１１のトランジスタ間に接続され、受信回路の入力終端抵抗に対応する第６の抵抗を有することを特徴とする請求項１４記載の半導体集積回路。
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