JP2015216476A - ドライバ回路 - Google Patents

Abstract

【課題】大振幅出力特性と広帯域特性を備えたドライバ回路を提供する。
【解決手段】本発明に係るドライバ回路（１００）は、第１電源電圧（ＶＳＳ）が供給される第１電源ラインと、第２電源電圧が供給される第２電源ライン（ＶＤＤ）と、入力信号（ＶＩＮ）に基づいて、第１制御信号（Ｖ１）と、第１制御信号と同位相の第２制御信号（Ｖ２）とを生成する制御部（１）と、第１主電極が第１電源ラインに接続され、制御電極に前記第１制御信号を入力する第１トランジスタ（Ｍ１）と、一端が第２電源ラインに接続された負荷素子（２）と、第１主電極が前記第１トランジスタの第２主電極に接続され、第２主電極が負荷素子の他端に接続され、制御電極に第２制御信号を入力する第２トランジスタ（Ｍ２）とを備え、第２制御信号のハイレベル電圧（ＶＨ２）は、前記第１制御信号のハイレベル電圧（ＶＨ１）よりも高いことを特徴とする。
【選択図】図１

Description

本発明は、ドライバ回路に関し、例えば光変調器やレーザダイオードを駆動するための駆動信号を生成するドライバ回路に関する。

近年、光通信ネットワークでは、高速・大容量通信を実現するために、光送信器が用いられている。光送信器には、電気信号を光の強弱信号に変換して光ファイバに送信する光変調器やレーザダイオードが設けられている。

上記光変調器やレーザダイオードは、光送信器内に設けられたドライバ回路によって駆動される。具体的に、ドライバ回路は、送信すべき電気信号を上記光変調器やレーザダイオードを駆動可能な振幅レベルまで増幅させて駆動信号を生成し、その駆動信号によって光変調器やレーザダイオードを駆動する。

一般に、光送信器に搭載される上記ドライバ回路は、種々の光変調器やレーザダイオードを駆動するために大振幅出力が要求され、また、高シンボルレート伝送に対応するために広帯域動作が要求される。例えば、下記非特許文献１には、大振幅出力を実現するためにトランジスタをカスコード接続した構成のドライバ回路が開示されている。

T. Sowlati et al., "A 2.4-GHz 0.18-μm CMOS Self-Biased Cascode Power Amplifier",IEEE JOURNAL OF SOLID CIRCUITS, Vol. 38, No. 8, Aug 2003.

しかしながら、本発明者の検討によれば、上記非特許文献１に記載のドライバ回路では、下記に示すような問題があることが明らかとなった。

図１４に、非特許文献１に開示された従来のドライバ回路の構成を示す。
同図に示されるドライバ回路６０は、直列に接続された負荷抵抗ＲｘとトランジスタＭｘ、Ｍｙとから構成される。トランジスタＭｙのゲート電極には、固定のバイアス電圧Ｖｂｉａｓが供給され、トランジスタＭｘのゲート電極に送信すべき信号ＶＩＮＸが入力される。これにより、信号ＶＩＮＸを増幅した信号ＶＯＵＴＸが出力端子ＯＵＴＸから出力される。

ここで、ドライバ回路６０に大振幅の入力信号ＶＩＮＸが入力された場合を考える。
例えば、入力端子ＩＮＸに入力された信号ＶＩＮＸがハイ（Ｈｉｇｈ）レベルのとき、出力信号ＶＯＵＴＸはロー（Ｌｏｗ）レベルとなる。このとき、トランジスタＭｘのドレイン電極とトランジスタＭｙのソース電極とが接続されるノードＸの電圧は、バイアス電圧ＶｂｉａｓよりもトランジスタＭｙのゲート・ソース間電圧だけ低い電圧となるため、トランジスタＭｘのドレイン・ソース間電圧が、トランジスタＭｘのゲート・ソース間電圧よりも低くなる虞がある。トランジスタＭｘにおいて、そのドレイン・ソース間電圧がそのゲート・ソース間電圧から閾値を引いた電圧よりも低くなると、トランジスタＭｘは線形領域（非飽和領域）で動作することになる。その結果、ドライバ回路６０の帯域が狭くなり、大振幅出力特性と広帯域特性の両立が困難となる虞がある。

本発明は、上記の問題に鑑みてなされたものであり、本発明の目的は、大振幅出力特性と広帯域特性を備えたドライバ回路を提供することにある。

本発明に係るドライバ回路（１００）は、第１電源電圧（ＶＳＳ）が供給される第１電源ラインと、第２電源電圧が供給される第２電源ライン（ＶＤＤ）と、入力信号（ＶＩＮ）に基づいて、第１制御信号（Ｖ１）と、前記第１制御信号と同位相の第２制御信号（Ｖ２）とを生成する制御部（１）と、第１主電極が前記第１電源ラインに接続され、制御電極に前記第１制御信号を入力する第１トランジスタ（Ｍ１）と、一端が前記第２電源ラインに接続された負荷素子（２）と、第１主電極が前記第１トランジスタの第２主電極に接続され、第２主電極が前記負荷素子の他端に接続され、制御電極に前記第２制御信号を入力する第２トランジスタ（Ｍ２）とを備え、前記第２制御信号のハイレベル電圧（ＶＨ２）は、前記第１制御信号のハイレベル電圧（ＶＨ１）よりも高いことを特徴とする。

上記ドライバ回路において、前記第１制御信号および前記第２制御信号がローレベルであるとき、前記第１トランジスタの前記第１主電極と前記第２主電極との間の電圧は、前記第２トランジスタの前記第１主電極と前記第２主電極との間の電圧と等しくなるように構成してもよい。

上記ドライバ回路（１００）において、前記第１および前記第２トランジスタは、電界効果トランジスタであり、前記第１および前記第２トランジスタの前記第１主電極はソース電極であり、前記第１および前記第２トランジスタの第２主電極はドレイン電極であり、前記第１および前記第２トランジスタの前記制御電極はゲート電極であってもよい。

上記ドライバ回路（１００）において、前記第１および前記第２トランジスタは、バイポーラトランジスタであり、前記第１および前記第２トランジスタの前記第１主電極はエミッタ電極であり、前記第１および前記第２トランジスタの第２主電極はコレクタ電極であり、前記第１および前記第２トランジスタの前記制御電極はベース電極であってもよい。

本発明に係る別のドライバ回路（１０１）は、第１電源電圧（ＶＳＳ）が供給される第１電源ラインと、第２電源電圧（ＶＤＤ）が供給される第２電源ラインと、入力信号（ＶＩＮ）に基づいて、一対の第１差動信号（ＶＰ１）および第２差動信号（ＶＮ１）と、一対の第３差動信号（ＶＰ２）および第４差動信号（ＶＮ２）を生成する制御部（３）と、一端が前記第１電源ラインに接続された電流源（ＩＴ）と、第１主電極が前記電流源の他端に接続され、制御電極に前記第１差動信号を入力する第１トランジスタ（Ｍ１）と、一端が前記第２電源ラインに接続された第１負荷素子（ＲＬ１）と、第１主電極が前記第１トランジスタの第２主電極に接続され、第２主電極が前記第１負荷素子の他端に接続され、制御電極に前記第３差動信号を入力する第２トランジスタ（Ｍ２）と、第１主電極が前記電流源の他端に接続され、制御電極に前記第２差動信号を入力する第３トランジスタ（Ｍ３）と、一端が前記第２電源ラインに接続された第２負荷素子（ＲＬ２）と、第１主電極が前記第３トランジスタの第２主電極に接続され、第２主電極が前記第２負荷素子の他端に接続され、制御電極に前記第４差動信号を入力する第４トランジスタ（Ｍ４）とを備え、前記第１差動信号は前記第３差動信号と同位相であり、前記第２差動信号は前記第４差動信号と同位相であり、前記第３差動信号のハイレベル電圧（ＶＤＨ２）は、前記第１差動信号のハイレベル電圧（ＶＤＨ１）よりも高く、前記第４差動信号のハイレベル電圧（ＶＤＨ２）は、前記第２差動信号のハイレベル電圧（ＶＤＨ１）よりも高いことを特徴とする。

上記ドライバ回路（１０１）において、前記第１差動信号および前記第３差動信号がローレベルであるとき、前記第１トランジスタの前記第１主電極と前記第２主電極との間の電圧は、前記第２トランジスタの前記第１主電極と前記第２主電極との間の電圧と等しく、前記第２差動信号および前記第４差動信号がローレベルであるとき、前記第３トランジスタの前記第１主電極と前記第２主電極との間の電圧は、前記第４トランジスタの前記第１主電極と前記第２主電極との間の電圧と等しくなるように構成してもよい。

上記ドライバ回路（１０１）において、前記第１乃至第４トランジスタは、電界効果トランジスタであり、前記第１乃至第４トランジスタの前記第１主電極はソース電極であり、前記第１乃至第４トランジスタの前記第２主電極はドレイン電極であり、前記第１乃至第４トランジスタの前記制御電極はゲート電極であってもよい。

上記ドライバ回路（１０１）において、前記第１乃至第４トランジスタは、バイポーラトランジスタであり、前記第１乃至第４トランジスタの前記第１主電極はエミッタ電極であり、前記第１乃至第４トランジスタの前記第２主電極はコレクタ電極であり、前記第１乃至第４トランジスタの前記制御電極はベース電極であってもよい。

なお、上記説明において括弧を付した参照符号は、図面において当該参照符号が付された構成要素の概念に含まれるものを例示するに過ぎない。

本発明によれば、大振幅出力特性と広帯域特性を備えたドライバ回路を実現することができる。

図１は、本発明の実施形態１に係るドライバ回路の構成を示す図である。 図２は、制御部１の内部構成の一例を示す図である。 図３は、増幅回路１１、１２の内部構成の一例を示す図である。 図４は、制御信号Ｖ２と制御信号Ｖ１の関係を示す図である。 図５は、バイポーラトランジスタによって構成したドライバ回路１０を示す図である。 図６は、本発明の実施形態１に係るドライバ回路の構成を示す図である。 図７は、制御部３の内部構成の一例を示す図である。 図８は、差動信号ＶＰ１、ＶＮ１と差動信号ＶＰ２、ＶＮ２の関係を示す図である。 図９は、従来のドライバ回路６０を差動構成に変形したドライバ回路と実施の形態２に係るドライバ回路１０１の差動出力信号特性のシミュレーション結果を示す図である。 図１０は、従来のドライバ回路６０を差動構成に変形したドライバ回路と実施の形態２に係るドライバ回路１０１の差動出力信号特性の別のシミュレーション結果を示す図である。 図１１は、従来のドライバ回路６０を差動構成に変形したドライバ回路の差動出力信号特性のシミュレーション結果を示す図である。 図１２は、実施の形態２に係るドライバ回路１０１の差動出力信号特性のシミュレーション結果を示す図である。 図１３は、バイポーラトランジスタによって構成したドライバ回路１０１を示す図である。 図１４は、非特許文献１に開示された従来のドライバ回路の構成を示す図である。

以下、本発明の実施の形態について図を参照して説明する。

≪実施の形態１≫
図１に、本発明の一実施の形態に係るドライバ回路の構成を示す。
同図に示されるドライバ回路１００は、例えば、光送信器内に設けられ、送信すべき電気信号を光変調器やレーザダイオードを駆動可能な振幅レベルまで増幅させて駆動信号を生成し、その駆動信号によって上記光変調器やレーザダイオードを駆動する回路である。

特に制限されないが、ドライバ回路１００は、例えば公知のＣＭＯＳ製造プロセスによって半導体基板に形成された半導体集積回路によって実現することができる。なお、ドライバ回路１００は、ワンチップの半導体装置として実現されても良いし、マルチチップ構成の半導体装置として実現されても良く、特に制限されない。

本実施の形態では、ドライバ回路１００は、電源電圧ＶＤＤと電源電圧ＶＳＳ（＜ＶＤＤ）との間で動作するものとする。また、高電位側の電源電圧ＶＤＤを正の電圧とし、低電位側の電源電圧ＶＳＳをグラウンド電圧（＝０Ｖ）とした場合を一例として説明する。なお、参照符号ＶＤＤ、ＶＳＳは、電源電圧のみならず、それらの電源電圧が供給される電源ラインをも表すものとする。

具体的に、ドライバ回路１００は、入力端子ＩＮ、出力端子ＯＵＴ、制御部１、トランジスタＭ１、Ｍ２、負荷素子２から構成されている。

トランジスタＭ１、Ｍ２は、電界効果トランジスタであり、例えばＮチャネル型のＭＯＳトランジスタである。なお、本実施の形態では、理解を容易にするため、トランジスタＭ１、Ｍ２は同一種類のトランジスタであり、トランジスタサイズが同一であるとして説明する。

負荷素子２は、例えば抵抗ＲＬである。なお、抵抗ＲＬの代わりに、ダイオード負荷や電流源（カレントミラー回路）等を負荷素子２として適用することも可能である。

図１に示されるように、トランジスタＭ１、Ｍ２、および抵抗ＲＬは、電源ラインＶＤＤと電源ラインＶＳＳとの間に直列に接続される。具体的な接続関係は以下である。
トランジスタＭ１のソース電極は電源ラインＶＳＳに接続され、トランジスタＭ１のドレイン電極はトランジスタＭ２のソース電極に接続される。抵抗ＲＬの一端は電源ラインＶＤＤに接続され、抵抗ＲＬの他端はトランジスタＭ２のドレイン電極に接続される。出力端子ＯＵＴは、トランジスタＭ２のドレイン電極と抵抗ＲＬとが接続されるノードに接続される。

制御部１は、入力端子ＩＮに供給された入力信号ＶＩＮに基づいて、制御信号Ｖ１と、当該制御信号Ｖ１と同位相の制御信号Ｖ２を生成する。制御信号Ｖ１はトランジスタＭ１のゲート電極に入力され、制御信号Ｖ２はトランジスタＭ２のゲート電極に入力される。
制御部１は、例えば図２に示されるように、２つの増幅回路１１、１２から構成されている。増幅回路１１、１２は夫々、例えば図３に示されるように、ＣＭＬ（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）のような差動増幅回路から構成されており、当該差動増幅回路の出力信号ＶＰ、ＶＮの何れか一方を制御信号Ｖ１（またはＶ２）として出力する。
制御部１は、例えば入力信号ＶＩＮの信号レベルに応じて、信号レベルがハイレベル／ローベルで切り替わる２値の大振幅の制御信号Ｖ１、Ｖ２を生成する。例えば、制御信号Ｖ１およびＶ２がハイレベルのとき、トランジスタＭ１、Ｍ２のドレイン電流が増加することにより、出力端子ＯＵＴの電圧が低下し、出力信号ＶＯＵＴはローレベルとなる。一方、制御信号Ｖ１およびＶ２がローレベルのとき、トランジスタＭ１、Ｍ２のドレイン電流が減少することにより、出力端子ＯＵＴの電圧が上昇し、出力信号ＶＯＵＴはハイレベルとなる。

ここで、制御部１によって生成される制御信号Ｖ１、Ｖ２のハイレベル電圧およびローレベル電圧は、以下に示すように設定されている。
図４は、制御信号Ｖ１と制御信号Ｖ２の関係を示す図である。同図に示されるように、制御信号Ｖ１と制御信号Ｖ２とは、同位相の信号であるが、信号レベルが相違する。以下、制御信号Ｖ１と制御信号Ｖ２の信号レベルについて具体的に説明する。

先ず、図４に示されるように、制御信号Ｖ２のハイレベルＶＨ２は、制御信号Ｖ１のハイレベルＶＨ１よりも高い。これによれば、ローレベルの出力信号ＶＯＵＴを出力するとき（制御信号Ｖ１、Ｖ２がハイレベルのとき）、トランジスタＭ１のドレイン電極とトランジスタＭ２のソース電極とが接続されるノードＰの電圧、すなわちトランジスタＭ１のドレイン・ソース間電圧をより高く保つことができ、トランジスタＭ１の飽和領域での動作を可能にする。
例えば、制御信号Ｖ１、Ｖ２がハイレベルのときにトランジスタＭ１のドレイン・ソース間電圧ＶｐがトランジスタＭ１のゲート・ソース間電圧Ｖ（制御信号Ｖ１のハイレベル電圧ＶＴＨ１）よりも高くなるように、制御信号Ｖ２のハイレベル電圧ＶＴＨ２を設定すれば、トランジスタＭ１を線形領域ではなく飽和領域で動作させることができる。なお、制御信号Ｖ２のハイレベル電圧ＶＨ２は、トランジスタＭ２のゲート・ドレイン間（またはゲート・ソース間）の耐圧を超えない程度まで大きくすることができる。

次に、制御信号Ｖ２のローレベル電圧ＶＬ２は、トランジスタＭ１のドレイン・ソース間電圧とトランジスタＭ２のドレイン・ソース間電圧が等しくなるような値に設定されている。ここで、トランジスタＭ１のドレイン・ソース間電圧とトランジスタＭ２のドレイン・ソース間電圧が等しいとは、双方の電圧が一致する場合のみならず、多少の誤差を含んでいる場合も含む。なお、制御信号Ｖ１のローレベル電圧ＶＬ１は、トランジスタＭ１の閾値電圧Ｖｔｈよりも高い電圧または閾値電圧Ｖｔｈ付近の電圧に設定されている。

制御信号Ｖ２のローレベル電圧ＶＬ２を上記のように設定することにより、ハイレベルの出力信号ＶＯＵＴを出力するとき（制御信号Ｖ１、Ｖ２がローレベルであるとき）、出力電圧ＶＯＵＴのハイレベル電圧を最大２ＶＢＤまで大きくすることができる。ここで、ＶＢＤは、トランジスタＭ１、Ｍ２のドレイン・ソース間のブレイクダウン電圧である。 これにより、出力電圧ＶＯＵＴとして、夫々のトランジスタＭ１、Ｍ２の耐圧を超える電圧を出力することが可能となる。例えば、ＶＢＤ＝１．３Ｖとしたとき、トランジスタＭ１、Ｍ２のドレイン・ソース間電圧が夫々１．２５Ｖ程度になるように制御信号Ｖ２のローレベル電圧ＶＬ２を設定すれば、出力電圧ＶＯＵＴのハイレベル電圧を２．５Ｖまで上昇させることができる。

制御信号Ｖ１、Ｖ２の具体的な数値例を挙げるとすれば、ＶＤＤ＝２．５Ｖ、ＶＳＳ＝０Ｖとしたとき、制御信号Ｖ１のローレベル電圧ＶＬ１が０．６Ｖ、ハイレベル電圧ＶＴＨ１が１．０Ｖ、制御信号Ｖ２のローレベル電圧ＶＬ２が１．４Ｖ、ハイレベル電圧ＶＨ２が１．６Ｖである。

上述したような制御信号Ｖ１、Ｖ２のハイレベル電圧およびローレベル電圧の設定は、図３に示す増幅回路の電流源Ｉの電流値や抵抗Ｒの抵抗値を調整することによって実現することができる。

なお、図４には、制御信号Ｖ２のローレベル電圧ＶＬ２が制御信号Ｖ１のハイレベル電圧ＶＨ１よりも高い場合が示されているが、制御信号Ｖ２のローレベル電圧ＶＬ２は、制御信号Ｖ１のハイレベル電圧ＶＨ１よりも低くてもよい。

以上、本発明に係るドライバ回路によれば、カスコード接続された上段のトランジスタを駆動する制御信号Ｖ２のハイレベル電圧を、下段のトランジスタを駆動する制御信号Ｖ１のハイレベル電圧よりも高く設定しているので、トランジスタＭ１のドレイン・ソース間電圧Ｖｐをより高く保つことができる。これにより、トランジスタＭ１を線形領域ではなく飽和領域で動作させることが可能となり、大振幅出力時のドライバ回路の帯域の低下を抑えることが可能となる。すなわち、本発明によれば、大振幅出力特性と広帯域特性を備えたドライバ回路を実現することが可能となる。

また、実施の形態１に係るドライバ回路１０によれば、制御信号Ｖ２のローレベル電圧ＶＬ２をトランジスタＭ１、Ｍ２の夫々のドレイン・ソース間電圧が略等しくなるような値に設定することにより、夫々のトランジスタＭ１、Ｍ２の耐圧を超える電圧を出力電圧ＶＯＵＴとして出力することができ、大振幅出力特性を向上させることが可能となる。

更に、実施の形態１に係るドライバ回路１０によれば、制御信号Ｖ１によってトランジスタＭ１を駆動するのみならず、トランジスタＭ２も制御信号Ｖ１と同位相の制御信号Ｖ２によって駆動するので、従来のドライバ回路６０に比べて、ドライバ回路の利得（ゲイン）を大きくすることができる。これにより、小さな振幅の制御信号Ｖ１、Ｖ２によって大きな振幅の出力信号ＶＯＵＴを生成することができるので、トランジスタＭ１、Ｍ２の前段に接続される増幅器１１，１２やバッファ回路の負担（回路規模や電流駆動能力等）を軽減することが可能となる。

なお、本実施の形態に係るドライバ回路１００におけるトランジスタＭ１、Ｍ２は、バイポーラトランジスタであってもよい。例えば図５に示すように、トランジスタＭ１、Ｍ２をＮＰＮ型のバイポーラトランジスタ（例えばＨＢＴ：Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）で構成することにより、トランジスタＭ１、Ｍ２をＭＯＳトランジスタとした場合と同様に、広帯域、高利得、且つ大振幅出力のドライバ回路を実現することができる。

≪実施の形態２≫
図６は、実施の形態２に係るドライバ回路の構成を示す図である。
同図に示されるドライバ回路１０１は、差動回路構成を有する点で実施の形態１に係るドライバ回路１００と相違し、その他の点はドライバ回路１００と同様である。なお、ドライバ回路１０１において、ドライバ回路１００と同一の構成要素には同一の符号を付して、その詳細な説明を省略する。

ドライバ回路１０１は、実施の形態１に係るドライバ回路１００と同様に、公知のＣＭＯＳ製造プロセスによって半導体基板に形成された半導体集積回路によって実現することができる。なお、ドライバ回路１０１は、１チップの半導体装置として実現されても良いし、マルチチップ構成の半導体装置として実現されても良く、特に制限されない。

具体的に、ドライバ回１０１は、入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御部３、電流源ＩＴ、トランジスタＭ１〜Ｍ４、および負荷素子２、４を含む。

トランジスタＭ１〜Ｍ４は、電界効果トランジスタであり、例えばＮチャネル型のＭＯＳトランジスタである。なお、本実施の形態では、理解を容易にするため、トランジスタＭ１〜Ｍ４は同一種類のトランジスタであり、トランジスタサイズが同一であるものとして説明する。

負荷素子２、４は、例えば抵抗ＲＬ１、ＲＬ２から構成される。なお、抵抗ＲＬ１、ＲＬ２の代わりに、ダイオード負荷や定電流源（カレントミラー回路）等を負荷素子２、４として適用することも可能である。

電流源ＩＴは、例えば一定の電流を発生させる。電流源ＩＴは、例えばカレントミラー回路から構成されている。

トランジスタＭ１〜Ｍ４、抵抗ＲＬ１、ＲＬ２、および電流源ＩＴの接続関係は以下である。電流源ＩＴの一端は電源ラインＶＳＳに接続される。トランジスタＭ１のソース電極は電流源ＩＴの他端に接続され、トランジスタＭ１のドレイン電極はトランジスタＭ２のソース電極に接続される。抵抗ＲＬ１の一端は電源ラインＶＤＤに接続され、抵抗ＲＬ１の他端はトランジスタＭ２のドレイン電極に接続される。出力端子ＯＵＴ１は、トランジスタＭ２のドレイン電極と抵抗ＲＬ１とが接続されるノードに接続される。

また、トランジスタＭ３のソース電極は電流源ＩＴの他端に接続され、トランジスタＭ３のドレイン電極はトランジスタＭ４のソース電極に接続される。抵抗ＲＬ２の一端は電源ラインＶＤＤに接続され、抵抗ＲＬ２の他端はトランジスタＭ４のドレイン電極に接続される。出力端子ＯＵＴ２は、トランジスタＭ４のドレイン電極と抵抗ＲＬ２とが接続されるノードに接続される。

制御部３は、入力端子ＩＮに供給された入力信号ＶＩＮに基づいて、一対の差動信号ＶＰ１、ＶＮ１と、一対の差動信号ＶＰ２、ＶＮ２とを生成する。差動信号ＶＰ１は差動信号ＶＰ２と同位相であり、差動信号ＶＮ１は差動信号ＶＮ２と同位相である。なお、本実施の形態では、差動信号ＶＰ１、ＶＮ１、ＶＰ２、ＶＮ２は、制御信号Ｖ１、Ｖ２と同様に、小信号ではなく大振幅の信号であるとする。

差動信号ＶＰ１はトランジスタＭ１のゲート電極に入力され、差動信号ＶＮ１はトランジスタＭ３のゲート電極に入力される。また、差動信号ＶＰ２はトランジスタＭ２のゲート電極に入力され、差動信号ＶＮ２はトランジスタＭ４のゲート電極に入力される。

具体的に、制御部３は、例えば図７に示されるように、２つの増幅回路２１、２２から構成されている。増幅回路２１、２２は、例えば、図３に示した増幅回路１１、１２と同様の差動増幅回路から成り、当該差動増幅回路の一方の出力信号ＶＰを差動信号ＶＰ１（またはＶＰ２）として出力し、他方の出力信号ＶＮを差動信号ＶＮ１（またはＶＮ２）として出力する。

差動信号ＶＰ１、ＶＰ２がハイレベルのとき、トランジスタＭ１、Ｍ２のドレイン電流が増加することにより、出力端子ＯＵＴ１の電圧が低下して出力信号ＶＯＵＴがローレベルとなる。このとき、差動信号ＶＮ１、ＶＮ２がローレベルとなるので、トランジスタＭ２、Ｍ４のドレイン電流が減少し、出力端子ＯＵＴ２の電圧が上昇して出力信号ＶＯＵＴがハイレベルとなる。

一方、差動信号ＶＰ１、ＶＰ２がローレベルのとき、トランジスタＭ１、Ｍ２のドレイン電流が減少することにより、出力端子ＯＵＴの電圧が上昇して出力信号ＶＯＵＴはハイレベルとなる。このとき、差動信号ＶＮ１、ＶＮ２がハイレベルとなるので、トランジスタＭ２、Ｍ４のドレイン電流が増加し、出力端子ＯＵＴ２の電圧が低下して出力信号ＶＯＵＴがローレベルとなる。

ここで、差動信号ＶＰ１、ＶＮ１と差動信号ＶＰ２、ＶＮ２について詳細に説明する。
図８は、差動信号ＶＰ１、ＶＮ１と差動信号ＶＰ２、ＶＮ２の関係を示す図である。同図に示されるように、差動信号ＶＰ１と差動信号ＶＰ２とは、同位相の信号であるが、信号レベルが相違する。差動信号ＶＮ１と差動信号ＶＮ２についても同様である。以下、差動信号ＶＰ１、ＶＰ２、ＶＮ１、ＶＮ２の信号レベルについて具体的に説明する。

先ず、図８に示されるように、差動信号ＶＰ２、ＶＮ２のハイレベルＶＤＨ２は、差動信号ＶＰ１、ＶＮ１のハイレベルＶＤＨ１よりも高い。これによれば、実施の形態１に係るドライバ回路１００と同様に、ローレベルの出力信号ＶＯＵＴ１、ＶＯＵＴ２を出力する際に、差動入力回路を構成するトランジスタＭ１、Ｍ２の夫々のドレイン・ソース間電圧をより高く保つことができる、トランジスタＭ１、Ｍ２の飽和領域での動作を可能にする。

例えば、差動信号ＶＰ１、ＶＰ２がハイレベルのとき、トランジスタＭ１のドレイン・ソース間電圧がトランジスタＭ１のゲート・ソース間電圧よりも高くなるように、差動信号ＶＰ２のハイレベル電圧ＶＤＨ２を設定すれば、トランジスタＭ１を線形領域ではなく飽和領域で動作させることができる。なお、差動信号ＶＰ２、ＶＮ２のハイレベル電圧ＶＤＨ２は、トランジスタＭ２、Ｍ４のゲート・ドレイン間（またはゲート・ソース間）の耐圧を超えない程度まで大きくすることができる。

次に、差動信号ＶＰ２のローレベル電圧ＶＬ２は、ハイレベルの出力信号ＶＯＵＴ１を出力するとき、トランジスタＭ１のドレイン・ソース間電圧とトランジスタＭ２のドレイン・ソース間電圧が略等しくなるような値に設定される。同様に、差動信号ＶＮ２のローレベル電圧ＶＬ２は、ハイレベルの出力信号ＶＯＵＴ２を出力するとき、トランジスタＭ３のドレイン・ソース間電圧とトランジスタＭ４のドレイン・ソース間電圧が略等しくなるような値に設定される。なお、差動信号ＶＰ１、ＶＮ１のローレベル電圧ＶＬ１は、トランジスタＭ１、Ｍ３の閾値電圧Ｖｔｈよりも高い電圧または閾値電圧Ｖｔｈ付近の電圧である。

上記のように差動信号ＶＰ２、ＶＮ２のローレベル電圧ＶＬ２を設定することにより、実施の形態１に係るドライバ回路１００と同様に、ハイレベルの出力信号ＶＯＵＴ１、ＶＯＵＴ２を出力するとき、出力電圧ＶＯＵＴ１，２のハイレベル電圧を最大２ＶＢＤまで大きくすることができるので、ドライバ回路１０１は、夫々のトランジスタＭ１〜Ｍ４の耐圧を超える出力電圧ＶＯＵＴ１、２を出力することが可能となる。

上述したような差動信号ＶＰ１、ＶＮ１、ＶＰ２、ＶＮ２のハイレベル電圧およびローレベル電圧の設定は、図３に示す増幅回路の電流源Ｉの電流値や抵抗Ｒの抵抗値を調整することによって実現することができる。

次に、図９乃至１２に、従来のドライバ回路６０を差動構成に変形したドライバ回路（「従来の差動構成のドライバ回路」と称する。）と実施の形態２に係るドライバ回路１０１の差動出力信号特性のシミュレーション結果を示す。

図９には、出力振幅が一定となるように振幅を調整した４０Ｇｂｐｓの差動入力信号を、従来の差動構成のドライバ回路とドライバ回路１０１のトランジスタＭ１〜Ｍ４とに入力した場合における上記２つのドライバ回路の出力信号の特性（出力アイパターン）が示されている。

図１０には、同一振幅の４０Ｇｂｐｓの差動入力信号を、従来の差動構成のドライバ回路とドライバ回路１０１のトランジスタＭ１〜Ｍ４に入力した場合における上記２つのドライバ回路の出力信号の特性（出力アイパターン）が示されている。

図１１には、２５Ｇｂｐｓの差動入力信号を、従来の差動構成のドライバ回路に入力した場合における出力信号の特性（出力アイパターン）が示され、図１２には、図１１の場合と同一の差動信号をドライバ回路１０１のトランジスタＭ１〜Ｍ４に入力した場合の出力信号の特性（出力アイパターン）が示されている。

図９乃至１２において、横軸は時間（ｐｓ）を表し、縦軸は差動出力電圧の大きさを表している。また、参照符号５００〜５０２が実施の形態２に係るドライバ回路１０１の特性を表し、参照符号６００〜６０２が従来の差動構成のドライバ回路の特性を表している。

図９に示されるように、実施の形態２に係るドライバ回路１０１の出力アイ開口振幅Ｗ１は、従来の差動構成のドライバ回路の出力アイ開口振幅Ｗ１Ｘよりも７％程度改善される。このことから、実施の形態２に係るドライバ回路１０１によれば、従来よりも、大振幅出力時における帯域の低下を抑えられることが理解される。

また、図１０に示されるように、同一振幅の入力条件下では、実施の形態２に係るドライバ回路１０１の出力アイ開口振幅Ｗ２は、従来のドライバ回路の出力アイ開口振幅Ｗ２ｘよりも１２％程度改善される。このことから、実施の形態２に係るドライバ回路１０１によれば、従来よりも、大振幅出力時における帯域の低下を抑えることができ、且つ利得を向上させることができることが理解される。

また、図１１に示されるように、従来のドライバ回路の出力信号の立ち上がり時間Ｔｒおよび立ち下がり時間Ｔｆは、１９．１ｐｓである。これに対し、図１２に示されるように、実施の形態２に係るドライバ回路１０１の出力信号の立ち上がり時間Ｔｒおよび立ち下がり時間Ｔｆは１７．９ｐｓであり、従来のドライバ回路よりも応答速度が約７％程度改善されている。このことから、実施の形態２に係るドライバ回路１０１によれば、従来よりも、大振幅出力時における帯域の低下を抑えられることが理解される。

以上、実施の形態２に係るドライバ回路１０１によれば、実施の形態１に係るドライバ回路１００と同様に、ドライバ回路の広帯域化、高利得化、および大振幅出力化を図ることができる。

また、ドライバ回路１０１によれば、ドライバ回路１００のようなシングルエンド構成の回路に比べて、動作時の回路電流の変動を小さくすることができる。

例えば、シングルエンド構成のドライバ回路によって大振幅の信号を出力する場合、出力信号がハイレベル／ローレベルで切り替わるときにドライバ回路の回路電流も大きく変化するため、電源ラインＶＣＣ、ＶＳＳ等の電流経路に存在する寄生のインダクタンス成分等により、ノイズが発生し、ドライバ回路の特性に悪影響を及ぼす虞がある。
これに対し、差動構成のドライバ回路１０１は、出力信号がハイレベル／ローレベルで切り替わっても、トランジスタＭ１およびＭ２と、トランジスタＭ３およびＭ４との間の電流源ＩＴの電流の分配率が変化するだけであり、差動増幅段（トランジスタＭ１〜Ｍ４、抵抗ＲＬ１、ＲＬ２、および電流源ＩＴ）の回路電流は大きく変化しない。したがって、ドライバ回路１０１によれば、動作時の回路電流の変化に伴うノイズの発生を抑えることができるので、ドライバ回路１０１の動作の安定性を向上させることができる。

なお、本実施の形態に係るドライバ回路１０１におけるトランジスタＭ１〜Ｍ４は、バイポーラトランジスタであってもよい。例えば図１３に示すように、トランジスタＭ１〜Ｍ４をＮＰＮ型のバイポーラトランジスタ（例えばＨＢＴ）で構成することにより、トランジスタＭ１〜Ｍ４をＭＯＳトランジスタとした場合と同様に、広帯域、高利得、且つ大振幅出力のドライバ回路を実現することができる。

以上、本発明者らによってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、実施の形態１において、制御部１、トランジスタＭ１、Ｍ２、および負荷素子２は、電源電圧ＶＤＤと電源電圧ＶＳＳとの間で動作するものとして説明したが、トランジスタＭ１、Ｍ２、および負荷素子２を電源電圧ＶＤＤと電源電圧ＶＳＳとの間で動作させ、制御部１を電源電圧ＶＤＤより低い電源電圧と電源電圧ＶＳＳとの間で動作させることも可能である。このことは、実施の形態２における制御部３、トランジスタＭ１〜Ｍ４、および負荷素子２、４についても同様である。

また、高電位側の電源電圧ＶＤＤを正の電圧とし、低電位側の電源電圧ＶＳＳをグラウンド電圧（＝０Ｖ）とする場合を例示したが、これに限定されず、ＶＤＤ＞ＶＳＳを満たしていればよい。例えば、高電位側の電源電圧ＶＤＤを正の電圧（＞０Ｖ）またはグラウンド電圧（＝０Ｖ）とし、低電位側の電源電圧ＶＳＳを正の電圧（＜ＶＤＤ）または負の電圧（＜０Ｖ）としても良い。

また、電源電圧の大小関係をＶＤＤ＜ＶＳＳとすることも可能である。この場合、トランジスタＭ１〜Ｍ４に、Ｐチャネル型のＭＯＳトランジスタやＰＮＰ型のバイポーラトランジスタを用いればよい。

上記実施の形態において、トランジスタＭ１、Ｍ２は、同一種類、且つ同一トランジスタサイズを有するものとして説明したが、これに限定されず、必要に応じてトランジスタの種類や、閾値電圧、およびトランジスタサイズ等を相違させてもよい。トランジスタＭ３、Ｍ４についても同様である。

また、上記実施の形態において、制御部１、３が、入力信号ＶＩＮの信号レベルに応じて、信号レベルがハイレベル／ローベルで切り替わる大振幅の制御信号Ｖ１、Ｖ２を生成する場合を例示したが、制御信号Ｖ１、Ｖ２が小信号である場合も同様に、ドライバ回路１００、１０１は、高利得且つ広帯域な特性を実現することができる。

１００、１０１…ドライバ回路、１、３…制御部、２、４…負荷素子、１１、１２、２１、２２…増幅回路、ＩＮ…入力端子、ＯＵＴ…出力端子、ＶＩＮ…入力信号、ＶＯＵＴ…出力信号、Ｖ１、Ｖ２…制御信号、ＶＨ１…制御信号Ｖ１のハイレベル電圧、ＶＬ１…制御信号Ｖ１のローレベル電圧、ＶＨ２…制御信号Ｖ２のハイレベル電圧、ＶＬ２…制御信号Ｖ２のローレベル電圧、ＶＰ１、ＶＮ１、ＶＰ２、ＶＮ２…差動信号、ＶＤＨ１…差動信号ＶＰ１、ＶＮ１のハイレベル電圧、ＶＤＬ１…差動信号ＶＰ１、ＶＮ１のローレベル電圧、ＶＤＨ２…差動信号ＶＰ２、ＶＮ２のハイレベル電圧、ＶＤＬ２…差動信号ＶＰ２、ＶＮ２のローレベル電圧。

Claims (8)

1. 第１電源電圧が供給される第１電源ラインと、
   第２電源電圧が供給される第２電源ラインと、
   入力信号に基づいて、第１制御信号と、前記第１制御信号と同位相の第２制御信号とを生成する制御部と、
   第１主電極が前記第１電源ラインに接続され、制御電極に前記第１制御信号を入力する第１トランジスタと、
   一端が前記第２電源ラインに接続された負荷素子と、
   第１主電極が前記第１トランジスタの第２主電極に接続され、第２主電極が前記負荷素子の他端に接続され、制御電極に前記第２制御信号を入力する第２トランジスタとを備え、
   前記第２制御信号のハイレベル電圧は、前記第１制御信号のハイレベル電圧よりも高い
   ことを特徴とするドライバ回路。
2. 請求項１に記載のドライバ回路において、
   前記第１制御信号および前記第２制御信号がローレベルであるとき、前記第１トランジスタの前記第１主電極と前記第２主電極との間の電圧は、前記第２トランジスタの前記第１主電極と前記第２主電極との間の電圧と等しい
   ことを特徴とするドライバ回路。
3. 請求項１に記載のドライバ回路において、
   前記第１および前記第２トランジスタは、電界効果トランジスタであり、
   前記第１および前記第２トランジスタの前記第１主電極はソース電極であり、前記第１および前記第２トランジスタの第２主電極はドレイン電極であり、前記第１および前記第２トランジスタの前記制御電極はゲート電極である
   ことを特徴とするドライバ回路。
4. 請求項１に記載のドライバ回路において、
   前記第１および前記第２トランジスタは、バイポーラトランジスタであり、
   前記第１および前記第２トランジスタの前記第１主電極はエミッタ電極であり、前記第１および前記第２トランジスタの第２主電極はコレクタ電極であり、前記第１および前記第２トランジスタの前記制御電極はベース電極である
   ことを特徴とするドライバ回路。
5. 第１電源電圧が供給される第１電源ラインと、
   第２電源電圧が供給される第２電源ラインと、
   入力信号に基づいて、一対の第１差動信号および第２差動信号と、一対の第３差動信号および第４差動信号を生成する制御部と、
   一端が前記第１電源ラインに接続された電流源と、
   第１主電極が前記電流源の他端に接続され、制御電極に前記第１差動信号を入力する第１トランジスタと、
   一端が前記第２電源ラインに接続された第１負荷素子と、
   第１主電極が前記第１トランジスタの第２主電極に接続され、第２主電極が前記第１負荷素子の他端に接続され、制御電極に前記第３差動信号を入力する第２トランジスタと、
   第１主電極が前記電流源の他端に接続され、制御電極に前記第２差動信号を入力する第３トランジスタと、
   一端が前記第２電源ラインに接続された第２負荷素子と、
   第１主電極が前記第３トランジスタの第２主電極に接続され、第２主電極が前記第２負荷素子の他端に接続され、制御電極に前記第４差動信号を入力する第４トランジスタとを備え、
   前記第１差動信号は前記第３差動信号と同位相であり、
   前記第２差動信号は前記第４差動信号と同位相であり、
   前記第３差動信号のハイレベル電圧は、前記第１差動信号のハイレベル電圧よりも高く、
   前記第４差動信号のハイレベル電圧は、前記第２差動信号のハイレベル電圧よりも高い
   ことを特徴とするドライバ回路。
6. 請求項５に記載のドライバ回路において、
   前記第１差動信号および前記第３差動信号がローレベルであるとき、前記第１トランジスタの前記第１主電極と前記第２主電極との間の電圧は、前記第２トランジスタの前記第１主電極と前記第２主電極との間の電圧と等しく、
   前記第２差動信号および前記第４差動信号がローレベルであるとき、前記第３トランジスタの前記第１主電極と前記第２主電極との間の電圧は、前記第４トランジスタの前記第１主電極と前記第２主電極との間の電圧と等しい
   ことを特徴とするドライバ回路。
7. 請求項５または６に記載のドライバ回路において、
   前記第１乃至第４トランジスタは、電界効果トランジスタであり、
   前記第１乃至第４トランジスタの前記第１主電極はソース電極であり、前記第１乃至第４トランジスタの前記第２主電極はドレイン電極であり、前記第１乃至第４トランジスタの前記制御電極はゲート電極である
   ことを特徴とするドライバ回路。
8. 請求項５または６に記載のドライバ回路において、
   前記第１乃至第４トランジスタは、バイポーラトランジスタであり、
   前記第１乃至第４トランジスタの前記第１主電極はエミッタ電極であり、前記第１乃至第４トランジスタの前記第２主電極はコレクタ電極であり、前記第１乃至第４トランジスタの前記制御電極はベース電極である
   ことを特徴とするドライバ回路。

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