JP2011142173A - 制御回路及びレーザダイオード駆動回路 - Google Patents
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Abstract
【課題】プッシュプル方式を備えるLD駆動回路において、駆動用トランジスタの制御端子に信号を提供する制御回路の消費電力を低減し、且つプッシュ側回路とプル側回路の遅延差を低減する。
【解決手段】LD駆動回路1は、変調電流IMOD1,IMOD2を生成する回路であって、トランジスタQ7,Q8のベースに受けた入力信号INP,INNを反転増幅する反転増幅回路11,12と、反転増幅回路11,12の出力をベースに受け、エミッタが駆動用トランジスタQ1,Q2のベースに接続されたトランジスタQ5,Q6と、トランジスタQ5,Q6のエミッタに接続された定電流回路13,14と、トランジスタQ7,Q8を流れる電流のミラー電流を生成するカレントミラー回路15,16とを備える。カレントミラー回路15,16を構成するトランジスタQ4,Q3は、定電流回路13,14と並列に接続されている。
【選択図】図1
【解決手段】LD駆動回路1は、変調電流IMOD1,IMOD2を生成する回路であって、トランジスタQ7,Q8のベースに受けた入力信号INP,INNを反転増幅する反転増幅回路11,12と、反転増幅回路11,12の出力をベースに受け、エミッタが駆動用トランジスタQ1,Q2のベースに接続されたトランジスタQ5,Q6と、トランジスタQ5,Q6のエミッタに接続された定電流回路13,14と、トランジスタQ7,Q8を流れる電流のミラー電流を生成するカレントミラー回路15,16とを備える。カレントミラー回路15,16を構成するトランジスタQ4,Q3は、定電流回路13,14と並列に接続されている。
【選択図】図1
Description
本発明は、レーザダイオード(以下、LDという)を例えば10Gbpsといった高速で駆動する駆動用トランジスタの制御端子に信号を提供する制御回路、及びこの制御回路を備えるレーザダイオード駆動回路に関するものである。
図11は、特許文献1に記載された従来のLD駆動回路の構成を示す回路図である。図11に示すLD駆動回路100Aは、LD101を駆動するための回路であって、LD101にバイアス電流を供給するためにLD101と直列に接続されたインダクタ102及びバイアス電流源103と、LD101に変調電流を供給するためのドライバ回路を構成する一対の駆動用トランジスタ104,105及び電流源106とを備える。駆動用トランジスタ104のコレクタはLD101に接続されており、駆動用トランジスタ105のコレクタはダミー抵抗107に接続されている。駆動用トランジスタ104,105のエミッタは共に電流源106に接続されている。
このLD駆動回路100Aでは、駆動用トランジスタ104,105の各ベースに、トランジスタ108,109によって構成されるエミッタフォロワ回路から信号が入力される。また、トランジスタ108,109の各エミッタと負電源配線との間には定電流源113,114がそれぞれ接続されている。なお、トランジスタ108,109のベースには、プリドライバ回路110から相補的な一対の信号が提供される。プリドライバ回路110は互いに並列に接続された一対のトランジスタ111,112を含んでおり、これら一対のトランジスタ111,112の各ベースに相補的な入力信号Vinが与えられる。
上述したような構成を備えるLD駆動回路に関しては、特許文献2にも同様のものが記載されている。
特許文献3には、演算増幅器(オペアンプ)に搭載される半導体集積回路が記載されている。この半導体集積回路は、相補的な一対の入力信号を受けて、出力段のバッファ回路をプッシュプル方式で駆動することにより、出力信号の立ち上がり特性及び立ち下がり特性を改善している。
特許文献4には、例えばショットキゲート型FETを用いたデジタル集積回路の論理ゲートとして用いられる半導体回路が記載されている。この半導体回路では、ソースフォロワ回路を構成するトランジスタのゲート端子に、当該ゲート信号に対して逆位相となる信号がキャパシタを介して入力される。これにより、立ち上がり/立ち下がり遷移時に限ってトランジスタのバイアスを正の電圧に変更し、当該トランジスタに流れる電流を増加させ、立ち上がり/立ち下がり特性を改善している。
図11に示すようなLD駆動回路では、LD101に大きな変調電流を供給する必要がある。そのため、ドライバ回路を構成する駆動用トランジスタ104,105には、出力電流の大きなトランジスタが必要となる。したがって、駆動用トランジスタ104,105の入力容量Cbeが大きくなる。そして、この大きな入力容量Cbeによりドライバ回路の時定数が遅くなることを防ぐため、入力容量Cbeに蓄えられる電荷を素早く充電/放電することが好ましい。
従来、入力容量Cbeの電荷を素早く充放電するために、エミッタフォロア回路(トランジスタ108,109)によってプリドライバ回路110側の出力インピーダンスを低減させていたが、出力インピーダンスを十分に低減するためには、エミッタフォロア回路の電流量(すなわち定電流源113,114の電流量)を大きくする必要があり、消費電力の増大を招く。また、エミッタフォロア回路が入力容量Cbeを充電する際にはトランジスタ108,109を介して素早く電荷を供給することが可能であるが、入力容量Cbeを放電する際には、定電流源113,114による一定速度の放電となり、放電時間が充電時間と比べて遅くなる傾向があった。このような問題を解消するためには、定電流源113,114の電流量を更に大きくする必要があり、消費電力の更なる増大を招いてしまう。
また、特許文献1には、図12に示す回路も示されている。この回路100Bでは、上述したLD駆動回路100Aの構成に加え、一対のトランジスタ115,116が設けられている。トランジスタ115のコレクタはトランジスタ108及び定電流源113からなるエミッタフォロア回路の出力端に接続され、トランジスタ116のコレクタはトランジスタ109及び定電流源114からなるエミッタフォロア回路の出力端に接続されている。そして、トランジスタ115,116のエミッタは抵抗を介して負電源配線に接続されている。
ここで、トランジスタ115,116の入力位相と、トランジスタ108,109の入力位相とが互いに逆相なので、トランジスタ108,109,115,及び116は、プッシュプル回路を構成している。したがって、駆動用トランジスタ104,105の入力容量Cbeに蓄積された電荷をトランジスタ115,116を介して放電させることができる。しかしながら、この回路では、トランジスタ111,112及びトランジスタ108,109を含むプッシュ側回路と、トランジスタ115,116からなるプル側回路との遅延差を解消する為に、トランジスタ117,118によるエミッタフォロア回路が別途必要となる。したがって、このような遅延差を解消するための回路の分、余計な電力を消費してしまうという問題がある。また、このような遅延差を解消するために、集積回路のレイアウトが複雑になるという問題もある。トランジスタ111,112での遅延時間を算出する際には抵抗Rcの値を考慮する必要があるのに対し、トランジスタ117,118での遅延時間を算出する際にはトランジスタ単体の遅延のみを考慮すれば足りるからである。
本発明は、上記した問題点に鑑みてなされたものであり、プッシュプル方式を備えるレーザダイオード駆動回路において、駆動用トランジスタの制御端子に信号を提供する制御回路の消費電力を低減し、且つプッシュ側回路とプル側回路の遅延差を低減することを目的とする。
上記した課題を解決するために、本発明による制御回路は、レーザダイオードを駆動する駆動用トランジスタの制御端子に信号を提供する制御回路であって、第1のトランジスタを含み、該第1のトランジスタの制御端子に受けた入力信号を反転増幅する反転増幅回路と、反転増幅回路の出力を制御端子に受けるとともに、エミッタまたはソースに相当する一方の電流端子が駆動用トランジスタの制御端子に接続された第2のトランジスタと、第2のトランジスタの一方の電流端子と定電位線との間に接続された第3のトランジスタを含む定電流回路と、第1のトランジスタを流れる電流のミラー電流を生成するカレントミラー回路とを備え、カレントミラー回路に含まれる、ミラー電流を生成するトランジスタが第3のトランジスタと並列に接続されていることを特徴とする。
この制御回路の第1のトランジスタの制御端子に入力信号としてローレベルの信号が入力されると、該入力信号が反転増幅(すなわちハイレベルに変換)されて第2のトランジスタの制御端子へ提供される。第2のトランジスタのエミッタまたはソースに相当する電流端子は第3のトランジスタを介して定電位線に接続されているため、この第2のトランジスタはエミッタフォロア(またはソースフォロア)回路を構成している。第2のトランジスタの制御端子に上記信号が提供されると、第2のトランジスタがオン状態となり、駆動用トランジスタの制御端子に第2のトランジスタのエミッタ(ソース)出力が提供される。その際、駆動用トランジスタの入力容量Cbeには第2のトランジスタから電荷が供給され、駆動用トランジスタは素早く立ち上がる。
また、第1のトランジスタの制御端子に入力信号としてハイレベルの信号が入力されると、該入力信号が反転増幅(すなわちローレベルに変換)されて第2のトランジスタの制御端子へ提供される。これにより、第2のトランジスタがオフ状態となり、駆動用トランジスタの動作も停止する。このとき、第1のトランジスタはオン状態であり、第1のトランジスタのミラー電流を生成するトランジスタが第3のトランジスタと並列に接続されているので、該トランジスタを介して駆動用トランジスタの入力容量Cbeから電荷が放電される。これにより、駆動用トランジスタは素早く立ち下がることができる。
このように、本発明の制御回路によれば、エミッタフォロア回路を構成する第2のトランジスタの電流量を抑えつつ入力容量Cbeの電荷を素早く充放電でき、且つ、カレントミラー回路のミラー電流を生成するトランジスタは駆動用トランジスタの動作が停止している間のみ動作するので、図11に示したような従来の回路と比較して消費電力を低減できる。
また、上記制御回路においては、プッシュ側回路(第2のトランジスタ)からの出力信号と、プル側回路(ミラー電流を生成するトランジスタ)を流れる電流との時間のずれ(遅延)については、入力信号を入力する第1のトランジスタの制御端子から駆動用トランジスタの制御端子に至るまでのプッシュ側回路及びプル側回路の経路に含まれるトランジスタの個数が互いに等しいことから、殆ど発生しない。したがって、本発明の制御回路によれば、プッシュ側回路とプル側回路の遅延差を低減し、集積回路のレイアウトを簡単にできる。
また、本発明によるレーザダイオード駆動回路は、レーザダイオードを駆動するための差動信号を生成するレーザダイオード駆動回路であって、上記制御回路の構成を各々備え、一対の相補信号を受ける第1及び第2の制御回路部と、第1及び第2の制御回路部からの各出力信号をそれぞれの制御端子に受ける一対の駆動用トランジスタを有し、該出力信号に応じて差動信号を生成する差動増幅回路部とを備えることを特徴とする。このLD駆動回路によれば、上述した制御回路を備えることによって、従来のLD駆動回路と比較して消費電力を低減できる。
また、上記レーザダイオード駆動回路は、第1の制御回路部におけるカレントミラー回路のミラー電流を生成するトランジスタの一方の電流端子に一端が接続された第1の容量素子と、第2の制御回路部におけるカレントミラー回路のミラー電流を生成するトランジスタの一方の電流端子に一端が接続された第2の容量素子とを更に備え、第1の容量素子の他端には、第1の制御回路部の出力信号に対して位相が反転された信号が入力され、第2の容量素子の他端には、第2の制御回路部の出力信号に対して位相が反転された信号が入力されることが好ましい。これにより、第1及び第2の制御回路部のそれぞれにおいて、駆動用トランジスタの動作が停止する際(すなわち各制御回路部の出力信号が立ち下がる際)、駆動用トランジスタの入力容量Cbeからの電荷を各容量素子へ瞬時に放電することができるので、入力容量Cbeの電荷をより早く放電することができる。
また、上記レーザダイオード駆動回路は、一対の駆動用トランジスタを流れる電流量に相当する信号に基づいて、該電流量が所定値に近づくように第1及び第2の制御回路部における第1のトランジスタを流れる電流量を制御する帰還回路部を更に備えることが好ましい。これにより、LDへ出力される駆動電流を周囲温度等にかかわらず一定に保つことができる。
本発明によれば、プッシュプル方式を備えるLD駆動回路において、駆動用トランジスタの制御端子に信号を提供する制御回路の消費電力を低減し、且つプッシュ側回路とプル側回路の遅延差を低減できる。
以下、添付図面を参照しながら本発明による制御回路及びLD駆動回路の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。また、以下の説明において、本発明を構成するトランジスタとしてバイポーラトランジスタを例示し、制御端子としてベース端子を、電流端子としてエミッタ端子及びコレクタ端子を例示するが、本発明を構成するトランジスタは電界効果トランジスタ(FET)であってもよい。その場合、以下の説明におけるベースはゲートと、エミッタはソースと、コレクタはドレインとそれぞれ置き換えるものとする。
図1は、本発明に係る、制御回路を含むLD駆動回路の一実施形態の構成を示す回路図である。同図に示されるLD駆動回路1は、LD2を駆動するための差動信号である変調電流IMOD1,IMOD2を生成する回路であって、第1及び第2の制御回路部を備える。
第1の制御回路部は、LD2を駆動する駆動用トランジスタQ1のベースに出力信号Sout1を提供する回路である。この第1の制御回路部は、一対の相補的な入力信号INP,INNのうち一方の入力信号INPを受け、該入力信号INPに基づいて出力信号Sout1を生成する。また、第2の制御回路部は、LD2を駆動する駆動用トランジスタQ2のベースに出力信号Sout1を提供する回路である。この第2の制御回路部は、一対の入力信号INP,INNのうち他方の信号INNを受け、該信号INNに基づいて出力信号Sout2を生成する。なお、一対の入力信号INP及びINNは、例えば毎秒10ギガビットといった極めて高速な二値信号であり、常に互いに相反するレベルを示す。入力信号INP,INNは、LD駆動回路1の前段部からの入力され、その信号振幅はピーク時で相対的に400[mV]以上である。
第1の制御回路部は、トランジスタQ7(第1のトランジスタ)を含む反転増幅回路11と、トランジスタQ5(第2のトランジスタ)と、第3のトランジスタ(不図示)を含む定電流回路13と、カレントミラー回路15とを備える。また、第2の制御回路部は、トランジスタQ8(第1のトランジスタ)を含む反転増幅回路12と、トランジスタQ6(第2のトランジスタ)と、第3のトランジスタ(不図示)を含む定電流回路14と、カレントミラー回路16とを備える。
第1の制御回路部の反転増幅回路11は、トランジスタQ7のベースに受けた入力信号INPを反転増幅する。反転増幅回路11は、トランジスタQ7と、トランジスタQ7のコレクタ側に直列に接続された抵抗R4とを有する。反転増幅回路11の抵抗R4側の一端は、PMOSトランジスタM1を介して一方の定電位線である正電源配線17に接続されている。反転増幅回路11のトランジスタQ7側の一端(すなわちトランジスタQ7のエミッタ)は、カレントミラー回路15を介して他方の定電位線である負電源配線18に接続されている。このような構成により、反転増幅回路11は、エミッタ接地増幅回路を構成している。なお、このエミッタ接地増幅回路の利得A1は、以下の式(1)で与えられる。
A1=R4/(1/gm7+1/gm9+R6)…(1)
ここで、gm7はトランジスタQ7のトランスコンダクタンス、gm9はトランジスタQ9のトランスコンダクタンスを表している。反転増幅回路11は、トランジスタQ7のコレクタと抵抗R4との間の増幅された電圧信号を、反転信号INP2としてトランジスタQ5のベースに提供する。なお、正電源配線17の電位は例えば3[V]であり、負電源配線18の電位は例えば0[V]である。
A1=R4/(1/gm7+1/gm9+R6)…(1)
ここで、gm7はトランジスタQ7のトランスコンダクタンス、gm9はトランジスタQ9のトランスコンダクタンスを表している。反転増幅回路11は、トランジスタQ7のコレクタと抵抗R4との間の増幅された電圧信号を、反転信号INP2としてトランジスタQ5のベースに提供する。なお、正電源配線17の電位は例えば3[V]であり、負電源配線18の電位は例えば0[V]である。
第2の制御回路部の反転増幅回路12は、トランジスタQ8のベースに受けた入力信号INNを反転増幅する。反転増幅回路12は、トランジスタQ8と、トランジスタQ8のコレクタ側に直列に接続された抵抗R3とを有する。反転増幅回路12の抵抗R3側の一端は、PMOSトランジスタM1を介して正電源配線17に接続されている。反転増幅回路12のトランジスタQ8側の一端(すなわちトランジスタQ8のエミッタ)は、カレントミラー回路16を介して負電源配線18に接続されている。このような構成により、反転増幅回路12は、エミッタ接地増幅回路を構成している。このエミッタ接地増幅回路の利得A2は、以下の式(2)で与えられる。
A2=R3/(1/gm8+1/gm10+R5)…(2)
ここで、gm8はトランジスタQ8のトランスコンダクタンス、gm10はトランジスタQ10のトランスコンダクタンスを表している。反転増幅回路12は、トランジスタQ8のコレクタと抵抗R3との間の増幅された電圧信号を、反転信号INN2としてトランジスタQ6のベースに提供する。
A2=R3/(1/gm8+1/gm10+R5)…(2)
ここで、gm8はトランジスタQ8のトランスコンダクタンス、gm10はトランジスタQ10のトランスコンダクタンスを表している。反転増幅回路12は、トランジスタQ8のコレクタと抵抗R3との間の増幅された電圧信号を、反転信号INN2としてトランジスタQ6のベースに提供する。
第1の制御回路部のトランジスタQ5は、反転増幅回路11からの出力である反転信号INP2をベースに受ける。トランジスタQ5のエミッタ(すなわち一方の電流端子)は、駆動用トランジスタQ1のベースに接続されており、且つ定電流回路13を介して負電源配線18に接続されている。トランジスタQ5のコレクタ(他方の電流端子)は、正電源配線17に接続されている。このような構成により、トランジスタQ5は、いわゆるエミッタフォロア回路を構成する。トランジスタQ5は、エミッタ出力を出力信号Sout1として駆動用トランジスタQ1のベースに提供する。
同様に、第2の制御回路部のトランジスタQ6は、反転増幅回路12からの出力である反転信号INN2をベースに受ける。トランジスタQ6のエミッタは、駆動用トランジスタQ2のベースに接続されており、且つ定電流回路14を介して負電源配線18に接続されている。トランジスタQ6のコレクタは、正電源配線17に接続されている。このような構成により、トランジスタQ6はエミッタフォロア回路を構成する。トランジスタQ6は、エミッタ出力を出力信号Sout2として駆動用トランジスタQ2のベースに提供する。
第1の制御回路部の定電流回路13は、トランジスタQ5のエミッタと負電源配線18との間に直列に接続された、図示しない第3のトランジスタ及び抵抗を含む。同様に、第2の制御回路部の定電流回路14は、トランジスタQ6のエミッタと負電源配線18との間に直列に接続された、図示しない第3のトランジスタ及び抵抗を含む。これらの第3のトランジスタのベースに所定の一定電圧が印加されることにより、定電流回路13,14にはそれぞれ一定の電流IEF1u,IEF2uが流れる。
第1の制御回路部のカレントミラー回路15は、トランジスタQ7のエミッタにダイオード接続(ベース−エミッタ間が短絡)されたトランジスタQ9と、トランジスタQ9のエミッタと負電源配線18との間に接続された抵抗R6と、定電流回路13と並列に接続されたトランジスタQ4と、トランジスタQ4のエミッタと負電源配線18との間に接続された抵抗R8とを有する。トランジスタQ4のベースは、トランジスタQ9のベースに接続されている。カレントミラー回路15は、トランジスタQ7を流れるコレクタ−エミッタ間電流のミラー電流IEF1dを、トランジスタQ4によって生成する。
このカレントミラー回路15の動作の詳細を以下に説明する。バイポーラトランジスタのベースとエミッタは同相で動作するので、入力信号INPがハイレベルになると、トランジスタQ7のエミッタ電位も高くなる。トランジスタQ9はダイオード接続されているのでそのベース電位も上昇し、トランジスタQ9及び抵抗R6を流れる電流が増し、抵抗R6による電圧降下が大きくなってトランジスタQ9のベース電位が上昇する。トランジスタQ9のベースはトランジスタQ4のベースと短絡されているので、トランジスタQ4及び抵抗R8を流れる電流も同様に増加する。
なお、抵抗R6を流れる電流が大きくなると、抵抗R4による電圧降下が大きくなってトランジスタQ7のコレクタ電位が低下する。これにより、トランジスタQ5のエミッタ電位、すなわち出力信号Sout1の電圧値が低下する。しかし、定電流回路13は定電流源として機能しているので、電流IEF1uは定電流回路13の両端電位にかかわらずほぼ一定となる。すなわち、トランジスタQ5のエミッタ電位が変化しても、電流IEF1uの大きさは実質的に変化しない。
また、入力信号INPがローレベルになると、トランジスタQ7及びQ9、並びに抵抗R6を流れる電流量が減り、トランジスタQ9のベース電位が低下する。これにより、トランジスタQ4及び抵抗R8を流れる電流も減少する。
第2の制御回路部のカレントミラー回路16は、上述したカレントミラー回路15と同様に、トランジスタQ8のエミッタにダイオード接続されたトランジスタQ10と、トランジスタQ10のエミッタと負電源配線18との間に接続された抵抗R5と、定電流回路14と並列に接続されたトランジスタQ3と、トランジスタQ3のエミッタと負電源配線18との間に接続された抵抗R7とを有する。トランジスタQ3のベースは、トランジスタQ10のベースに接続されている。カレントミラー回路16は、トランジスタQ8を流れるコレクタ−エミッタ間電流のミラー電流IEF2dを、トランジスタQ3によって生成する。なお、このカレントミラー回路16の動作の詳細は、カレントミラー回路15と同様である。
また、本実施形態のLD駆動回路1は、差動増幅回路部を更に備える。差動増幅回路部は、一対の駆動用トランジスタQ1,Q2と、抵抗R1,R2,及びRMODとを有する。駆動用トランジスタQ1のコレクタは、抵抗R2を介して正電源配線17に接続されるとともに、容量素子C3を介してLD2のアノードに接続されている。駆動用トランジスタQ2のコレクタは、抵抗R1を介して正電源配線17に接続されるとともに、容量素子C4を介してLD2のカソードに接続されている。駆動用トランジスタQ1,Q2のエミッタは、抵抗RMODを介して負電源配線18に接続されている。この差動増幅回路部は、LD2を駆動するための信号Sout1,Sout2に応じた差動信号として、変調電流IMOD1,IMOD2を生成する。なお、抵抗R1及びR2はバックターミネーション抵抗であり、LD2側からの反射波を吸収し、多重反射を防止する。また、抵抗RMODは変調電流IMOD1,IMOD2の大きさを決める抵抗である。容量素子C3,C4はLD2を差動駆動するための結合容量である。
LD2のアノードと正電源配線17との間にはインダクタL1が接続されており、LD2のカソードと負電源配線18との間にはインダクタL2が接続されている。また、LD2及びインダクタL1,L2と直列に、電流源19が接続されている。インダクタL1,L2は直流バイアス電流をLD2に供給し、且つLD2のアノードまたはカソードから見た高周波インピーダンスを高くする、いわゆるバイアス−T動作を実現するために用いられる。電流源19は、LD2に直流バイアス電流を供給するための電流源である。なお、本実施形態では電流源19がLD2から見て負電源配線18側に配置されているが、正電源配線17側に配置されてもよい。その場合、インダクタL2は負電源配線18に直接接続される。また、本実施形態では、LD2を差動駆動する回路構成を有しているが、片相駆動でもよく、また結合容量(容量素子C3,C4)を介さずにLD2が差動増幅回路部に直接的に接続されてもよい。
また、本実施形態のLD駆動回路1は、帰還回路部を更に備える。帰還回路部は、変調電流IMOD1,IMOD2の大きさを制御する負帰還回路であり、オペアンプ20と、変調電流設定電圧VMODを生成する電源21と、PMOSトランジスタM1とを有する。オペアンプ20の非反転入力端子は抵抗RMODとトランジスタQ1,Q2のエミッタとの間に接続されており、オペアンプ20の反転入力端子には電源21から変調電流設定電圧VMODが入力される。オペアンプ20からの出力電圧は、PMOSトランジスタM1のゲートへ入力される。PMOSトランジスタM1のソースは正電源配線17に接続されており、ドレインは負電源配線18に接続されている。
この帰還回路部は、一対の駆動用トランジスタQ1,Q2を流れる変調電流IMOD1,IMOD2の電流量に相当する、抵抗RMODの両端電圧に基づいて、該電流量が所定値に近づくようにトランジスタQ7,Q8を流れる電流量を制御する。
具体的には、変調電流設定電圧VMODがオペアンプ20の反転入力端子に印加されると、抵抗RMODの両端電圧が変調電流設定電圧VMODに近づくように動作する。すなわち、変調電流IMOD1,IMOD2が設定値より増加した場合には、オペアンプ20の非反転入力端子への入力電圧が上昇し、オペアンプ20の出力電圧も大きくなる。その結果、PMOSトランジスタM1のゲート−ソース間電圧が小さくなり、三極管領域でバイアスされているPMOSトランジスタM1の抵抗値が大きくなる。その結果、トランジスタQ5,Q6のコモンベース電圧が低下し、さらにトランジスタQ1,Q2のエミッタ電圧も低下するので、抵抗RMODの両端電圧が低下する。このような動作によって、変調電流IMOD1,IMOD2はVMOD/RMODで定まる値に収束する。
以上の構成を備えるLD駆動回路1の動作について説明する。トランジスタQ7(またはQ8)のベース端子に入力信号INP(またはINN)としてローレベルの信号が入力されると、該入力信号が反転増幅(すなわちハイレベルに変換)され、反転信号INP2(またはINN2)がトランジスタQ5(またはQ6)のベース端子へ提供される。トランジスタQ5(またはQ6)のベース端子に上記信号INP2(またはINN2)が提供されると、トランジスタQ5(またはQ6)がオン状態となり、駆動用トランジスタQ1(またはQ2)のベース端子にトランジスタQ5(またはQ6)のエミッタ出力が提供される。その際、駆動用トランジスタQ1(またはQ2)の入力容量CbeにはトランジスタQ5(またはQ6)から電荷が供給され、駆動用トランジスタQ1(またはQ2)は素早く立ち上がる。
また、トランジスタQ7(またはQ8)のベース端子に入力信号INP(またはINN)としてハイレベルの信号が入力されると、該入力信号が反転増幅(すなわちローレベルに変換)され、反転信号INP2(またはINN2)がトランジスタQ5(またはQ6)のベース端子へ提供される。これにより、トランジスタQ5(またはQ6)がオフ状態となり、駆動用トランジスタQ1(またはQ2)の動作も停止する。
このとき、トランジスタQ7(またはQ8)はオン状態であり、トランジスタQ7(またはQ8)のミラー電流IEF1d(またはIEF2d)を生成するトランジスタQ4(またはQ3)が定電流回路13(または14)と並列に接続されている。このミラー電流IEF1d(またはIEF2d)は入力信号INP(またはINN)に応じて変調されており、出力信号Sout1(またはSout2)がローレベルになった時、すなわち駆動用トランジスタQ1,Q2の動作が停止した時に、入力信号INP(またはINN)がハイレベルになることから、ミラー電流IEF1d(またはIEF2d)が増えるように動作する。すなわち、この増加した電流によって、駆動用トランジスタQ1(またはQ2)の入力容量Cbeに蓄積されている電荷が素早く放電されることとなる。これにより、駆動用トランジスタQ1(またはQ2)は素早く立ち下がることができる。一方、出力信号Sout1(またはSout2)がハイレベルになった時には、ミラー電流IEF1dは減少し、駆動用トランジスタQ1(またはQ2)の入力容量Cbeへの電荷の充電はトランジスタQ5(またはQ6)側から行われる。
このように、本実施形態に係るLD駆動回路1によれば、エミッタフォロア回路を構成するトランジスタQ5,Q6の電流量を抑えつつ入力容量Cbeの電荷を素早く充放電でき、且つ、カレントミラー回路15,16のミラー電流IEF1d,IEF2dを生成するトランジスタQ3,Q4は駆動用トランジスタQ1,Q2の動作が停止している間のみ動作するので、従来の回路と比較して消費電力を低減できる。
図2(a)及び図2(b)は、本実施形態のLD駆動回路1による応答特性の一例を示すグラフである。図2(a)は、トランジスタQ7,Q8に流れる電流量とミラー電流IEF1d,IEF2dの電流量とを同じとした場合(具体的には、抵抗R6及びR8、並びに定電流回路13,14の電流値を決定する抵抗を同じ抵抗値とした場合)を示している。図2(b)は、ミラー電流IEF1d,IEF2dの電流量をトランジスタQ7,Q8に流れる電流量の2倍とした場合を示している。また、図3は、LD駆動回路1からカレントミラー回路15,16を省いた従来のLD駆動回路による応答特性の一例を示すグラフである。なお、図2(a),図2(b),及び図3において、グラフG1は出力信号Sout1,Sout2の時間変化を示しており、グラフG2はトランジスタQ1,Q2のベース電流を示しており、グラフG3はトランジスタQ5,Q6のエミッタ電流を示しており、グラフG4はトランジスタQ3,Q4のコレクタ電流を示している。
カレントミラー回路15,16を備えていない従来のLD駆動回路(図3)を参照すると、出力信号Sout1,Sout2は立ち上がり時こそ早い応答を示すものの、立ち下がり時は、定電流回路13,14のみがトランジスタQ1,Q2の入力容量Cbeの電荷を放電するので、傾きの緩やかな直線状の波形となっている。なお、出力信号Sout1,Sout2(グラフG1)の立ち下がり時にはトランジスタQ1,Q2のベース電流(グラフG2)が負の値となっており、一定電流での放電が行われていることがわかる。
これに対し、カレントミラー回路15,16を備える本実施形態のLD駆動回路1では、出力信号Sout1,Sout2の立ち下がり時における入力容量Cbeの放電経路に、定電流回路13,14(電流IEF1u,IEF2u)に加えて、ミラー電流IEF1d,IEF2dの経路が追加される。図2(a)に示す例では、トランジスタQ7,Q8に流れる電流量とミラー電流IEF1d,IEF2dの電流量とを同じとしているので、入力容量Cbeの放電時間が約2分の1に短縮される。すなわち、カレントミラー回路15,16の効果は、入力容量Cbeの放電電流量を、定電流回路13,14のみの場合の2倍とする効果と同等である。
また、図2(b)に示す例では、ミラー電流IEF1d,IEF2dの電流量をトランジスタQ7,Q8に流れる電流量の2倍としたことにより、入力容量Cbeの放電時間が更に短縮される。
なお、図2(a)及び図2(b)において、出力信号Sout1,Sout2(グラフG1)の立ち上がり時にトランジスタQ5,Q6のエミッタ電流(グラフG3)が正側に大きく振れているのは、入力容量Cbeに対する充電電流が過渡的に流れるためである。一方、出力信号Sout1,Sout2(グラフG1)の立ち下がり時にトランジスタQ5,Q6のエミッタ電流(グラフG3)がほぼゼロとなるのは、この過渡時間においては入力容量Cbeからの放電が定電流回路13,14を介して行われるため、トランジスタQ5,Q6のエミッタ電流を定電流回路13,14が吸収することが不可能となるからである。
図4(a)は、本実施形態のLD駆動回路1によるアイパターンを示す図であり、図4(b)は、通常のエミッタフォロア回路のみによって制御回路(プリドライバ)を構成したLD駆動回路によるアイパターンを示す図である。なお、これらの図を作成するにあたり、負荷としてLD2の代わりに100Ωの差動負荷を配置し、インダクタL1,L2を省いて計算を行った。なお、制御回路(プリドライバ)による性能を比較するため、エミッタフォロア回路で消費する電流を合計10[mA]とし、IMOD1,IMOD2を60[mA]とした。
図4(a)では、プッシュ側の電流IEF1u及びIEF2uを2[mA]とし、プル側の電流IEF1d及びIEF2dを3[mA]としている。この場合、出力波形の立ち上がり時間及び立ち下がり時間は、毎秒10ギガビットの動作時でそれぞれ26.5及び25.5ピコ秒であり、極めてバランスの良い高速波形となっている。
一方、図4(b)では、プッシュ側の電流IEF1u及びIEF2uを5[mA]、プル側の電流IEF1d及びIEF2dを0[mA]としている。この場合、出力波形の立ち上がり時間及び立ち下がり時間は、毎秒10ギガビットの動作時でそれぞれ29.0及び28.1ピコ秒となっており、本実施形態の場合と比較して約3ピコ秒ほど立ち上がり時間及び立ち下がり時間が遅くなっている。言い換えると、本実施形態によるLD駆動回路1では、同じ立ち上がり時間及び立ち下がり時間を実現するために必要な電流が従来の回路より少なくて済むので、低消費電力でLD駆動回路の高速化が可能となる。
また、プッシュ側回路(トランジスタQ5,Q6)からの出力信号Sout1,Sout2と、プル側回路(トランジスタQ3,Q4)の電流IEF1d,IEF2dとの時間のずれ(遅延)については、入力信号INP,INNを入力するトランジスタQ7,Q8のベースから駆動用トランジスタQ1,Q2のベースに至るプッシュ側回路及びプル側回路の経路に含まれるトランジスタの個数が互いに等しいことから殆ど発生しない。したがって、本実施形態のLD駆動回路1によれば、集積回路のレイアウトを簡単にできる。
図5は、駆動用トランジスタQ1,Q2のベース電圧(正相P1,逆相N1)の時間変化を示すグラフである。図6は、駆動用トランジスタQ1,Q2のベース電流(正相P2,逆相N2)の時間変化を示すグラフである。図7は、正相側のエミッタフォロア回路の電流関係(プッシュ側電流Push、プル側電流Pull、及びベース電流Base)の時間変化を示すグラフである。なお、図5(a)、図6(a)、及び図7(a)は、通常のエミッタフォロア回路のみによって制御回路(プリドライバ)を構成したLD駆動回路の場合を示しており、図5(b)、図6(b)、及び図7(b)は、本実施形態のLD駆動回路1の場合を示している。
通常のエミッタフォロア回路のみによって制御回路を構成した場合、図5(a)のような論理で駆動用トランジスタQ1(またはQ2)のベース電圧が変化すると、ベース電位がローレベルからハイレベル、またはその逆方向に遷移する際に、トランジスタQ1(またはQ2)の入力容量Cbeの電荷を充放電するために過渡的な電流が流れる。すなわち、図7(a)を参照すると、トランジスタQ1(またはQ2)の入力容量Cbeを充電する際にはトランジスタQ5(またはQ6)の電流が増え、トランジスタQ1の入力容量Cbeを放電する際には、トランジスタQ5(またはQ6)の電流が減る。
本実施形態のLD駆動回路1においても、駆動用トランジスタQ1(またはQ2)のベース電圧が図5(b)のような論理で変化すると、ベース電位が遷移する際に、駆動用トランジスタQ1(またはQ2)の入力容量Cbeの電荷を充放電するために過渡的な電流が流れる。すなわち、図7(b)を参照すると、駆動用トランジスタQ1(またはQ2)の入力容量Cbeを充電する際にはトランジスタQ5(またはQ6)からのプッシュ側電流が増え、一方でトランジスタQ4(またはQ3)へのプル側電流が減る。また、駆動用トランジスタQ1(またはQ2)の入力容量Cbeを放電する際には、トランジスタQ5(またはQ6)からのプッシュ側電流が減り、トランジスタQ4(またはQ3)へのプル側電流が増す。このように、LD駆動回路1では、駆動用トランジスタQ1(またはQ2)のベース電荷の充放電の際、2つのトランジスタQ4及びQ5(またはQ3及びQ6)が相補的に電流を駆動するので、トランジスタQ5,Q6における平均バイアス電流値が通常のエミッタフォロア回路のみの場合とほぼ同じでありながら、駆動用トランジスタQ1,Q2のベース電荷を充放電するパルス電流の振幅が大きくなる。その結果、駆動用トランジスタQ1,Q2のベース電圧の過渡変化がより早くなり、変調電流IMOD1,IMOD2の立ち上がり時間および立ち下がり時間を早くすることができる。図6(a)及び図6(b)においても、本実施形態のLD駆動回路1(図6(b))ではパルス電流の振幅が5[mA]となっており、振幅が4[mA]である通常のエミッタフォロア回路のみの場合と比較して約25%増加していることがわかる。その結果、駆動用トランジスタQ1,Q2の入力容量Cbeへの充放電を高速化でき、最終的に変調電流IMOD1,IMOD2の立ち上がり時間および立ち下がり時間を早くすることができる。
また、本実施形態のように、LD駆動回路1は、一対の駆動用トランジスタQ1,Q2を流れる電流量に相当する信号に基づいて、該電流量が所定値に近づくようにトランジスタQ7,Q8を流れる電流量を制御する帰還回路部を備えることが好ましい。これにより、LD2へ出力される変調電流IMOD1,IMOD2を周囲温度等にかかわらず一定に保つことができる。
(変形例)
上記実施形態の一変形例について説明する。図8及び図9は、その変形例を示す回路図である。図8は、LD駆動回路1のうち第1の制御回路部に関わる部分のみ選択的に示しており、図9は、LD駆動回路1のうち第2の制御回路部に関わる部分のみ選択的に示している。なお、図8,図9に示されるトランジスタQ12,Q13は、それぞれ定電流回路13,14を構成する第3のトランジスタである。
上記実施形態の一変形例について説明する。図8及び図9は、その変形例を示す回路図である。図8は、LD駆動回路1のうち第1の制御回路部に関わる部分のみ選択的に示しており、図9は、LD駆動回路1のうち第2の制御回路部に関わる部分のみ選択的に示している。なお、図8,図9に示されるトランジスタQ12,Q13は、それぞれ定電流回路13,14を構成する第3のトランジスタである。
本変形例と上記実施形態との相違点は、容量素子C1,C2を更に備える点である。図8に示す容量素子C1は、本変形例における第1の容量素子であり、第1の制御回路部におけるカレントミラー回路15(図1を参照)のミラー電流を生成するトランジスタQ4の一方の電流端子(エミッタ)に、その一端が接続されている。容量素子C1の他端には、第1の制御回路部の出力信号Sout1に対して位相が反転された信号Sinv1が入力される。同様に、図9に示す容量素子C2は、本変形例における第2の容量素子であり、第2の制御回路部におけるカレントミラー回路16(図1を参照)のミラー電流を生成するトランジスタQ3の一方の電流端子(エミッタ)に、その一端が接続されている。容量素子C2の他端には、第2の制御回路部の出力信号Sout2に対して位相が反転された信号Sinv2が入力される。
上記実施形態では、トランジスタQ3,Q4を流れるミラー電流により駆動用トランジスタQ1,Q2の入力容量Cbeを素早く放電することが可能となるが、出力信号Sout1,Sout2の立ち下がり時にミラー電流を増大させることにより、入力容量Cbeをより効果的に放電することができる。また、このように出力信号Sout1,Sout2の立ち下がり時にミラー電流を増大させることができれば、出力信号Sout1,Sout2がローレベルの間に定常的に流れるミラー電流量を低減することが可能となり、消費電力を更に低減することができる。
図8及び図9に示した回路では、トランジスタQ4,Q3のエミッタに対し、容量素子C1,C2を介して、出力信号Sout1,Sout2の位相が反転された信号Sinv1,Sinv2が帰還される。これにより、出力信号Sout1,Sout2が立ち下がる際、駆動用トランジスタQ1,Q2の入力容量Cbeからの電荷を各容量素子C1,C2へ瞬時に放電することができるので、入力容量Cbeの電荷をより早く放電することが可能となる。なお、入力容量Cbeの充電時には、トランジスタQ5,Q6がオーバードライブされる(ベース−エミッタ間電圧が過渡的に大きな値となる)ので、迅速な充電が可能である。
図10は、本変形例における応答特性を示すグラフである。図10では、ミラー電流IEF1d,IEF2dの電流量をトランジスタQ7,Q8に流れる電流量の4分の1とした場合を示している。なお、図10において、グラフG1は出力信号Sout1,Sout2の時間変化を示しており、グラフG2はトランジスタQ1,Q2のベース電流を示しており、グラフG3はトランジスタQ5,Q6のエミッタ電流を示しており、グラフG4はトランジスタQ3,Q4のコレクタ電流を示している。
本変形例のLD駆動回路では、容量素子C1,C2を備えることによって、図10に示すようにトランジスタQ3,Q4のコレクタ電流(グラフG4)が出力信号Sout1,Sout2(グラフG1)の立ち下がり期間に集中して流れる。この作用によって、入力容量Cbeの放電時間が図2(a),図2(b)と比較して格段に短縮される。
また、このようなトランジスタQ3,Q4のコレクタ電流の集中化に合わせて、出力信号Sout1,Sout2がローレベルである期間にトランジスタQ3,Q4を流れるミラー電流IEF1d,IEF2dを極めて小さくすることが可能となる。例えば、ミラー電流IEF1d,IEF2dの大きさを決定する抵抗R7,R8を、本変形例では抵抗R5,R6の4倍としており、ミラー電流IEF1d,IEF2dの大きさは4分の1となる。このように、出力信号Sout1,Sout2がローレベルである期間、トランジスタQ3,Q4を定常的に流れる電流を上記実施形態より更に小さくすることができ、消費電流の低減を図ることができる。
なお、図10において、出力信号Sout1,Sout2の立ち上がり時にはトランジスタQ3,Q4がオン状態となるので、トランジスタQ3,Q4を電流が流れ、その分、トランジスタQ5,Q6から供給される電流のうち入力容量Cbeの充電に寄与する割合が小さくなってしまう。したがって、本変形例の出力信号Sout1,Sout2の立ち上がり時間は、上記実施形態と比較して若干長くなっている。しかしながら、トランジスタQ5,Q6は大きくバイアスされるので、その影響は小さい。また、ミラー電流IEF1d,IEF2dが流れる経路の時定数(C1とR8との積、またはC2とR7との積)を調整することにより、立ち上がり時間と立ち下がり時間のバランスを変えて対処することも可能である。
1…LD駆動回路、2…LD、11,12…反転増幅回路、13,14…定電流回路、15,16…カレントミラー回路、17…正電源配線、18…負電源配線、19…電流源、20…オペアンプ、21…電源、C1,C2…容量素子、Cbe…入力容量、IEF1d,IEF2d…ミラー電流、IMOD1,IMOD2…変調電流、INP,INN…入力信号、INP2,INN2…反転信号、L1,L2…インダクタ、M1…PMOSトランジスタ、Q1,Q2…駆動用トランジスタ、Q3〜Q13…トランジスタ、R1〜R8,RMOD…抵抗、Sout1,Sout2…出力信号、VMOD…変調電流設定電圧。
Claims (4)
- レーザダイオードを駆動する駆動用トランジスタの制御端子に信号を提供する制御回路であって、
第1のトランジスタを含み、該第1のトランジスタの制御端子に受けた入力信号を反転増幅する反転増幅回路と、
前記反転増幅回路の出力を制御端子に受けるとともに、エミッタまたはソースに相当する一方の電流端子が前記駆動用トランジスタの前記制御端子に接続された第2のトランジスタと、
前記第2のトランジスタの前記一方の電流端子と定電位線との間に接続された第3のトランジスタを含む定電流回路と、
前記第1のトランジスタを流れる電流のミラー電流を生成するカレントミラー回路と
を備え、
前記カレントミラー回路に含まれる、前記ミラー電流を生成するトランジスタが前記第3のトランジスタと並列に接続されている、制御回路。 - レーザダイオードを駆動するための差動信号を生成するレーザダイオード駆動回路であって、
請求項1に記載された制御回路の構成を各々備え、一対の相補信号を受ける第1及び第2の制御回路部と、
前記第1及び第2の制御回路部からの各出力信号をそれぞれの制御端子に受ける一対の駆動用トランジスタを有し、該出力信号に応じて前記差動信号を生成する差動増幅回路部と
を備える、レーザダイオード駆動回路。 - 前記第1の制御回路部における前記カレントミラー回路の前記ミラー電流を生成するトランジスタの一方の電流端子に一端が接続された第1の容量素子と、
前記第2の制御回路部における前記カレントミラー回路の前記ミラー電流を生成するトランジスタの一方の電流端子に一端が接続された第2の容量素子と
を更に備え、
前記第1の容量素子の他端には、前記第1の制御回路部の出力信号に対して位相が反転された信号が入力され、
前記第2の容量素子の他端には、前記第2の制御回路部の出力信号に対して位相が反転された信号が入力される、請求項2に記載のレーザダイオード駆動回路。 - 前記一対の駆動用トランジスタを流れる電流量に相当する信号に基づいて、該電流量が所定値に近づくように前記第1及び第2の制御回路部における前記第1のトランジスタを流れる電流量を制御する帰還回路部を更に備える、請求項2または3に記載のレーザダイオード駆動回路。
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