JP6171311B2 - 差動増幅回路 - Google Patents

Description

本発明は、差動対トランジスタを含む差動増幅回路に関するものである。

従来から、光通信において使用される差動増幅回路において、バイポーラトランジスタ（BJT：Bipolar junction transistor）の寄生容量に起因したアンダーシュートが発生することが知られている。差動増幅回路を用いて光変調器を駆動する際に、駆動電圧にこのアンダーシュートが存在することで、変調された信号の品質が劣化するという問題が生じる。

このようなアンダーシュートを抑制する回路として、下記特許文献１に記載の差動増幅回路がある。図９に示すこの差動増幅回路の構成において、トランジスタＱ１（Ｑ２）のベース−エミッタ間寄生容量Ｃｂｅを介した放電電流が、トランジスタＱ５（Ｑ６）のトランジスタを通じて、寄生容量Ｃｂｅの放電電流が加算されるトランジスタＱ２（Ｑ１）のコレクタ電流にそれぞれ帰還するようになっている。これにより、放電電流が打ち消され、負荷抵抗に流れる電流に起因する出力電圧のアンダーシュートを抑制することができる。

特開平８−１０２６２２号公報

上記の従来の差動増幅回路によれば、アンダーシュートを抑制することができるが、欠点としては、放電電流をキャンセルするためにトランジスタＱ５（Ｑ６）を一段増やしているために、最低でもベース−エミッタ間電圧Ｖｂｅ分（約０．８Ｖ）だけ電源電圧を大きくしなければならないことが挙げられる。そのため、消費電力が増大してしまう傾向にある。

そこで、本発明は、かかる課題に鑑みて為されたものであり、帰還用の新たな回路素子を追加することなく消費電力の増加を抑えながら出力のアンダーシュートを低減することが可能な差動増幅回路を提供することを目的とする。

上記課題を解決するため、本発明の一側面に係る差動増幅回路は、互いにそれぞれのエミッタが接続され、相補的に駆動される一対の差動トランジスタと、それぞれの一端が一対の差動トランジスタのコレクタ側に接続され、それぞれの他端が外部の電源に接続された一対の負荷抵抗と、一対の差動トランジスタのコレクタと一対の負荷抵抗との間にそれぞれ接続された一対のカスコードトランジスタと、第１の電流源と、外部の電源と第１の電流源との間に接続された第１の抵抗素子と、外部の電源と一対のカスコードトランジスタの制御端子との間に接続された第２の電流源と、を有し、第１の電流源と第１の抵抗素子との間の接続点の電位に応じて一対のカスコードトランジスタの制御端子の電位を、該一対のカスコードトランジスタのコレクタの電位の極小値よりも所定電圧だけ高い値に設定し、一対の差動トランジスタのうちの一方の差動トランジスタの寄生容量によって生じる放電電流を一対の差動トランジスタのうちの他方の差動トランジスタを経由して負荷抵抗を回避して外部の電源に吸収させる電位発生回路と、を備える。

このような差動増幅回路によれば、一対の差動トランジスタとそれらに直列に接続された負荷抵抗の間にそれぞれ接続された一対のカスコードトランジスタの制御端子の電位が電位発生回路によって設定されることにより、一方の差動トランジスタの寄生容量によって生じる放電電流が他方の差動トランジスタを経由して負荷抵抗を回避して外部に吸収される。これにより、帰還用の新たな回路素子を追加することなしに出力のアンダーシュートを低減することができる。その結果、差動増幅回路の全体の消費電力の増加も抑えることができる。

上述した差動増幅回路においては、電位発生回路は、一対のカスコードトランジスタの制御端子の電位を、該一対のカスコードトランジスタの電流端子の電位の極小値よりも所定電圧だけ高い値に設定する、ことが好適である。こうすれば、一方の差動トランジスタの寄生容量によって生じる放電電流が他方の差動トランジスタ及びカスコードトランジスタを経由してカスコードトランジスタの制御端子から外部に吸収される。これにより、出力のアンダーシュートを安定して低減できる。

また、電位発生回路は、負荷抵抗を流れる電流の極大値に対応する電流を供給する第１の電流源と、第１の電流源に直列に接続され、負荷抵抗の抵抗値に対応する抵抗値を有する抵抗素子と、抵抗素子に並列に接続され、抵抗素子を流れる電流を所定電圧に対応する量だけ減少させる第２の電流源と、を有する、ことも好適である。この場合、カスコードトランジスタの制御端子の電位を、カスコードトランジスタの電流端子の電位の極小値よりも所定電圧だけ高い値になるように適切に設定することができる。

さらに、電位発生回路は、負荷抵抗を流れる電流の極大値に対応する電流を供給する第１の電流源と、第１の電流源に直列に接続され、負荷抵抗の抵抗値に対応する抵抗値を有する第１の抵抗素子と、第１の電流源と第１の抵抗素子との間に入力が接続されたボルテージフォロワ回路と、ボルテージフォロワ回路の出力に接続された第２の抵抗素子と、第２の抵抗素子に所定電圧分の電圧降下を生じさせるように電流を供給する第２の電流源と、を有することも好適である。かかる構成を採れば、カスコードトランジスタの制御端子の電位を、カスコードトランジスタの電流端子の電位の極小値よりも所定電圧だけ高い値になるように適切に設定することができる。

あるいは、本発明の他の側面に係る差動増幅回路は、互いに並列に接続され、相補的に駆動される一対の差動トランジスタと、それぞれの一端が一対の差動トランジスタ側に接続され、それぞれの他端が外部の電源に接続された一対の負荷抵抗と、一対の差動トランジスタと一対の負荷抵抗との間にそれぞれ接続された一対のカスコードトランジスタと、一対の差動トランジスタの制御端子に接続され、一対の差動トランジスタを駆動するエミッタフォロア回路と、エミッタフォロア回路を駆動するプリアンプ回路と、一対のカスコードトランジスタの制御端子に接続され、一対のカスコードトランジスタの制御端子の電位を、プリアンプ回路の出力電位の極大値よりも所定電圧低い値に設定し、一対の差動トランジスタのうちの一方の差動トランジスタの寄生容量によって生じる放電電流を一対の差動トランジスタのうちの他方の差動トランジスタを経由して負荷抵抗を回避してエミッタフォロア回路を介して外部の電源に吸収させる電位発生回路と、を備える。かかる構成によれば、一方の差動トランジスタの寄生容量によって生じる放電電流が他方の差動トランジスタを経由して他方の差動トランジスタの制御端子から外部に吸収される。これにより、出力のアンダーシュートを安定して低減できる。

また、差動トランジスタの電流端子の電位を、差動トランジスタの電流端子の電位の極大値よりも所定電圧だけ低い値になるように適切に設定することができる。その結果、一方の差動トランジスタの寄生容量によって生じる放電電流を、他方の差動トランジスタを経由して他方の差動トランジスタの制御端子から外部に吸収させることができる。

本発明によれば、帰還用の新たな回路素子を追加することなく消費電力の増加を抑えながら出力のアンダーシュートを低減することができる。

本発明の好適な一実施形態に係る差動増幅回路１の概略構成を示す回路図である。 図１の後段増幅回路４において生じる放電電流の電流パスを示す回路図である。 （ａ）は、図１のカスコードトランジスタＱ３，Ｑ４のコレクタ電位の時間変化と、制御電位発生回路４０４によって設定されるべき電位との関係、（ｂ）は、図１の差動トランジスタＱ１，Ｑ２のベース電位の時間変化と、制御電位発生回路４０４によって設定されるべき電位との関係を示す図である。 図１の制御電位発生回路４０４の具体的な回路構成を示す図である。 図１の制御電位発生回路４０４の別の回路構成を示す図である。 本発明の変形例である制御電位発生回路４０４Ｃの回路構成を示す図である。 本発明の応用例である進行波型増幅器（ＴＷＡ：Traveling Wave Amplifier）の構成を示す図である。 図７のＴＷＡ７の出力波形の実測結果を示す図である。 従来の差動増幅回路の構成を示す回路図である。 従来の差動増幅回路９０１の構成を示す回路図である。 図１０の差動増幅回路９０１の各端子における電流或いは電圧の時間変化を示すタイミングチャートである。

以下、添付図面を参照しながら本発明による差動増幅回路の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

最初に、従来の差動増幅回路におけるアンダーシュートの発生メカニズムについて述べる。

図１０は、従来の差動増幅回路９０１の構成を示す回路図であり、図１１は、差動増幅回路９０１の各端子における電流或いは電圧の時間変化を示すタイミングチャートである。この差動増幅回路９０１は、エミッタが共通に電流源に接続され、それぞれのコレクタが負荷抵抗を介して電源電圧Ｖｃｃに接続された一対の差動トランジスタＱ１，Ｑ２を備えている。そして、このような差動増幅回路９０１において、トランジスタＱ１，Ｑ２のコレクタからそれぞれ出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２が取り出される。

ここで、出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２は、電源電圧Ｖｃｃ、負荷抵抗の抵抗値Ｒ１，Ｒ２、及び、負荷抵抗を流れる電流値Ｉｃ１，Ｉｃ２を用いて、下記式；
Ｖｏｕｔ１＝Ｖｃｃ−Ｒ１×Ｉｃ１，
Ｖｏｕｔ２＝Ｖｃｃ−Ｒ２×Ｉｃ２
で表され、Ｖｃｃから負荷抵抗に流れる電流による電圧降下分を差し引いた電圧となる。差動トランジスタの寄生容量によるアンダーシュートを考慮しない場合、電流及び電圧は完全な二値状態を示す。しかし、実際のトランジスタが構造上有するベース−エミッタ間寄生容量（以下、「Ｃｂｅ」と表す。）を考慮すると、この容量に対する充放電電流Ｉｃｄ１が負荷抵抗を経由して流れる（図１０にはトランジスタＱ１に流れる放電電流を示す）。これにより、出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２にアンダーシュートが発生する。

具体的に、トランジスタＱ１がオフからオン（トランジスタＱ２はオンからオフ）に遷移するときのＣｂｅの充放電について想定する。図１１において、（ａ）には、このときのトランジスタＱ１，Ｑ２のベース電位、（ｂ）には共通のエミッタの電位Ｖｍ、（ｃ）には、トランジスタＱ１，Ｑ２のベース−エミッタ間電位、（ｄ）には、トランジスタＱ１，Ｑ２のベース−エミッタ間を流れる充放電電流を示している。時刻ｔ１まで、トランジスタＱ１がオフ、トランジスタＱ２がオンの状態が継続している。時刻ｔ１から時刻ｔ４までの遷移時間領域において、トランジスタＱ１のベースは一定のレートで立ち上がり、トランジスタＱ２のベースは一定のレートで立ち下がる。時刻ｔ１から時刻ｔ２までの間では、トランジスタＱ１のベース−エミッタ間電位（以下、「Ｖｂｅ」と表す。）は、その絶対値が未だトランジスタＱ１をオンするまでには至らずに、電流源からの電流は全てトランジスタＱ２側を流れる。その電流の絶対値が電流源により決定されているので、共通のエミッタ電位Ｖｍは、トランジスタＱ２に対してそのオン時と同様の電位差Ｖｂｅを与えるべく、トランジスタＱ２のベース電位の低下に伴って低下する。

時刻ｔ２に至ると、トランジスタＱ１の電位Ｖｂｅが、そのベース入力電位の上昇と共通エミッタ電位Ｖｍの低下により増加し、トランジスタＱ１がオンに転じる。そして、時刻ｔ２と時刻ｔ３の間では、トランジスタＱ１，Ｑ２共にオンとなり、トランジスタＱ１，Ｑ２においてそれらの電位Ｖｂｅに応じて電流が流れ、かつ、トランジスタＱ１，Ｑ２に流れている電流の合計値が電流源の電流値と等しい状態となる。さらに時間が進み時刻ｔ３と時刻ｔ４の間では、トランジスタＱ１を流れる電流が支配的となり、トランジスタＱ２は実質的にオフの状態となり、共通エミッタ電位Ｖｍは、トランジスタＱ１に対してその電位Ｖｂｅを電流源により決まる電流に対応して設定されるように、トランジスタＱ１のベース電位の上昇に合せて増加する。時刻ｔ４以降は、トランジスタＱ１，Ｑ２の状態が反転した状態で安定化する。

ここで、図１１（ｃ）を参照すると、時刻ｔ１から時刻ｔ２までの間では、トランジスタＱ１に対しては、そのベース入力電位の上昇と共通エミッタ電位Ｖｍの低下の相乗作用により、電位Ｖｂｅの上昇レートが大きくなる。時刻ｔ２から時刻ｔ３の間の線形動作時間領域では、ベース入力電位の上昇は継続するものの、エミッタ電位Ｖｍはほぼ一定に維持されるので、電位Ｖｂｅの上昇レートは先の時間帯に比較して小さくなる。時刻ｔ３以降は、ベース入力電位とエミッタ電位Ｖｍの上昇レートが一致するため、電位Ｖｂｅの変化は実質的に無くなる。トランジスタＱ２については、時刻ｔ１から時刻ｔ４までこの逆の動作となる。

そして、それぞれのトランジスタＱ１，Ｑ２の容量Ｃｂｅの充放電電流は、図１１（ｄ）に示すように、それぞれの電位Ｖｂｅの時間変化（ｄＶｂｅ／ｄｔ）に比例するため、次のような挙動を示す。すなわち、トランジスタＱ１については、時刻ｔ１と時刻ｔ２の間に大きな充電電流がこのトランジスタＱ１を駆動する前段の出力から流れ込み、時刻ｔ２〜時刻ｔ３〜時刻ｔ４と漸次その大きさが減少する。一方、トランジスタＱ２については、時刻ｔ１においては電位Ｖｂｅはハイレベルにあるため容量Ｃｂｅは充電されている状態にある。時刻ｔ２から時刻ｔ３の間から充電されているキャリアが漸次放電され、時刻ｔ３から時刻ｔ４の間では放電キャリアが急激に増加する。このとき、トランジスタＱ２は時刻ｔ３からオフ状態にあるので、放電電流（キャリア）はトランジスタＱ２側に抜けることはできない。また、電流源はトランジスタＱ１に流れる電流で能力いっぱいに動作しているので放電電流を吸収する余地はない。その結果、放電電流がトランジスタＱ１を通ってトランジスタＱ１側に接続されている負荷抵抗を介して電源Ｖｃｃ側に抜けてしまう（電源Ｖｃｃから供給される）ことになる。これにより、負荷抵抗にはこの放電電流による瞬間的な電圧降下が生じ、差動増幅回路９０１の出力における立ち下がり時のアンダーシュートの原因となる。

図１は、本発明の好適な一実施形態に係る差動増幅回路１の概略構成を示す回路図である。同図に示すように、差動増幅回路１は、前段増幅回路（プリアンプ回路）２及びエミッタフォロワ回路３からなる前置駆動回路と、後段増幅回路４とを含んで構成されている。この前置駆動回路は、後段増幅回路４内の差動トランジスタＱ１，Ｑ２（詳細は後述する）の制御端子に接続して差動トランジスタＱ１，Ｑ２を駆動するための回路である。

前段増幅回路２は、互いに相補的な入力電圧Ｖｉｎ，ＶｉｎＢを受けて増幅してエミッタフォロワ回路３を駆動するための回路であり、入力電圧Ｖｉｎ，ＶｉｎＢが入力されるプリアンプ２０１と、プリアンプ２０１に電流Ｉｐを供給する電流源２０２と、プリアンプ２０１と電源Ｖｃｃの間に接続されたコモン抵抗２０３を備えている。このエミッタフォロワ回路３は、それぞれの制御端子がプリアンプ２０１の２つの出力に接続されたトランジスタＱ５，Ｑ６と、それぞれトランジスタＱ５，Ｑ６の電流端子に電流Ｉｅｆを供給する電流源３０１，３０２を備えている。

後段増幅回路４は、エミッタフォロワ回路３を経由して前段増幅回路２から出力された互いに相補的な入力電圧を増幅して２つの相補的な出力電圧Ｖｏｕｔ，ＶｏｕｔＢを生成し出力する。この出力電圧Ｖｏｕｔ，ＶｏｕｔＢは、後段増幅回路４に接続された光変調器等の負荷５に供給される。

詳細には、後段増幅回路４は、エミッタ（電流端子）が共通に接続されることにより互いに並列に接続された一対の差動トランジスタＱ１，Ｑ２と、一対の差動トランジスタＱ１，Ｑ２のそれぞれに直列に接続された抵抗値Ｒ_Ｏの負荷抵抗４０１，４０２と、一対の差動トランジスタＱ１，Ｑ２と負荷抵抗４０１，４０２の間において一対の差動トランジスタＱ１，Ｑ２に直列にそれぞれ接続されたカスコードトランジスタＱ３，Ｑ４と、一対のトランジスタＱ１，Ｑ２の共通のエミッタに接続され、出力信号の振幅を設定するための電流Ｉ_Ｏを供給する電流源４０３と、カスコードトランジスタＱ３，Ｑ４のベース（制御端子）に共通に接続された制御電位発生回路４０４とを含んで構成されている。この一対の差動トランジスタＱ１，Ｑ２のベース（制御端子）に、エミッタフォロワ回路３から互いに相補的な入力電圧が入力されることにより、一対の差動トランジスタＱ１，Ｑ２が相補的に駆動される。

制御電位発生回路４０４は、差動トランジスタＱ１，Ｑ２のうちの一方の差動トランジスタの寄生容量Ｃｂｅによって生じる放電電流を、他方の差動トランジスタを経由して負荷抵抗４０１，４０２を回避して外部に吸収させるように、他方の差動トランジスタに接続されたカスコードトランジスタＱ３，Ｑ４のベースの電位Ｖｂ＿ｃａｓを設定する。図２には、後段増幅回路４において生じる放電電流の電流パスを示している。すなわち、制御電位発生回路４０４は、カスコードトランジスタＱ３のベースの電位Ｖｂ＿ｃａｓを当該カスコードトランジスタＱ３のコレクタ電位よりも所定電圧（例えば、０．１〜０．２Ｖの範囲の値）ほど高い値に設定する。これにより、トランジスタＱ３のベース電位がそのコレクタ電位より大きくされ、コレクタとベースの間に形成されたダイオードが所定電圧の順バイアス条件に設定されることと同義になり、トランジスタＱ２のオフ時に生じる放電電流が、電流パスＩｃｄ２（図２）を経由して、負荷抵抗４０１を流れずにカスコードトランジスタＱ３のベースに抜けることになる。

なお、出力におけるアンダーシュートを抑制するためには、上記所定電圧を所望値に設定する必要がある。図３（ａ）には、カスコードトランジスタＱ３，Ｑ４のコレクタ電位Ｖｃ＿ｃａｓ１，Ｖｃ＿ｃａｓ２の時間変化と、制御電位発生回路４０４によって設定されるべき電位Ｖｂ＿ｃａｓとの関係を示している。同図に示すように、電位Ｖｂ＿ｃａｓは、トランジスタＱ１がオンとなって出力ＶｏｕｔＢがローレベルとなったときに、それよりも０．１〜０．２Ｖ程度高い値に設定される。

図４には、制御電位発生回路４０４の具体的な回路構成を示す。同図に示すように、制御電位発生回路４０４Ａは、負荷抵抗４０１，４０２を流れる電流の極大値Ｉ_Ｏに対応する電流Ｉ_Ｏ／ｎ（ｎは消費電力軽減のための係数）を供給する電流源４０５と、電流源４０５と電源Ｖｃｃの間で電流源４０５に直列に接続され、負荷抵抗４０１，４０２の抵抗値Ｒ_Ｏに対応する抵抗値Ｒ_Ｏ×（３／４）×ｎを有する抵抗素子４０６と、抵抗素子４０６に並列に接続された電流Ｉｃｏｎｔを供給する電流源４０７とを含んで構成されている。

このような構成の制御電位発生回路４０４Ａは、出力電圧ＶｏｕｔＢがローレベルになったときにそのレベルより所定電圧ほど高い電位を出力するように構成される。出力電圧ＶｏｕｔＢがローレベルの状態とは、電流源４０３の電流Ｉ_Ｏが負荷抵抗４０１にすべて流れている状態であり、そのレベルは
ＶｏｕｔＢ＝Ｖｃｃ−Ｉ_Ｏ×Ｒ_Ｏ
で計算される。なお、後段増幅回路４のＤＣ負荷とＲＦ負荷との違いを考慮すると、出力電圧信号ＶｏｕｔＢは、ＶｏｕｔＢ＝Ｖｃｃ−Ｉ_Ｏ×Ｒ_Ｏ／２のレベルを中心に、振幅Ｉ_Ｏ×Ｒ_Ｏ／２で変動すると考えられる。ここでいうＤＣ負荷とは、カスコードトランジスタＱ３，Ｑ４のコレクタと電源Ｖｃｃとの間に接続されている負荷抵抗４０１，４０２のことを指し、ＡＣ負荷とは、カスコードトランジスタＱ３，Ｑ４の出力をキャパシタを介して外部負荷５に接続したとき、その外部負荷５と上記ＤＣ負荷との並列抵抗のことを指す。ここで、仮に外部負荷５を負荷抵抗４０１，４０２と同様の値Ｒ_Ｏであったとした場合に、ＡＣ負荷はＲ_Ｏ／２となる。従って、出力電圧信号ＶｏｕｔＢのローレベルは、下記式；
ＶｏｕｔＢ＝Ｖｃｃ−（Ｉ_Ｏ×Ｒ_Ｏ／２＋Ｉ_Ｏ×Ｒ_Ｏ／４）
＝Ｖｃｃ−Ｉ_Ｏ×Ｒ_Ｏ×（３／４）
で与えられる。上記式から理解されるように、電流値を１／ｎ倍、抵抗値を３／４×ｎ倍にすると（ｎは消費電力低減化のための係数）、出力電圧信号のローレベルのレプリカを作成することができる。

すなわち、制御電位発生回路４０４Ａは、電流源４０７が挿入されていない場合には、抵抗素子４０６と電流源４０５との接続点において、出力電圧信号のローレベルを電位Ｖｂ＿ｃａｓとして出力する。ここで、電流源４０７を挿入することにより、電流源４０５によって抵抗素子４０６に流される電流は、電流値Ｉｃｏｎｔ分だけ減少することになり、電位Ｖｂ＿ｃａｓを減少電流に対応した量だけ上昇させて出力することができる。この減少した電流によって生じる電圧上昇Ｉｃｏｎｔ×Ｒ_Ｏ×（３／４）×ｎが所定電圧（例えば、０．１〜０．２Ｖの間の値）になるように、電流値Ｉｃｏｎｔ及び係数ｎが設定される。上記構成により、出力電圧のローレベルのレプリカに対してＩｃｏｎｔ×Ｒ_Ｏ×（３／４）×ｎのオフセット電位を加算することができる。これにより、後段増幅回路４のスイッチング時にカスコードトランジスタＱ３，Ｑ４の容量Ｃｂｃが所望の値になりアンダーシュートを抑制できる。この制御電位発生回路４０４Ａによれば、オフセット量Ｉｃｏｎｔ×Ｒ_Ｏ×（３／４）×ｎが電源電圧Ｖｃｃ、温度、及び電流値Ｉ_Ｏに依存しないため、常に出力電圧のローレベルに対する一定のオフセットを実現できる。

なお、制御電位発生回路４０４Ａにおいて安定した動作を保証するためには、電流値Ｉｃｏｎｔは制御電位発生回路４０４Ａの出力端子への流入電流、すなわち、カスコードトランジスタＱ３のベース入力電流（数μＡ〜数十μＡ）のおおよそ１０倍程度（数十μＡ〜数百μＡ）に設定されることが望ましい。

また、図５には、制御電位発生回路４０４の別の実施例の回路構成を示す。同図に示す制御電位発生回路４０４Ｂは、電流源４０５と抵抗素子４０６とを含む構成は制御電位発生回路４０４Ａと同様であり、それらに加えて、電流源４０５と抵抗素子４０６との間に入力が接続されたボルテージフォロワ回路４０８と、ボルテージフォロワ回路４０８の出力に一端が接続された抵抗値Ｒａｄｊを有する抵抗素子４０９と、電源Ｖｃｃと抵抗素子４０９の他端との間に接続され、電流値Ｉｒｅｆを供給する電流源４１０とを備える。この抵抗素子４０９の他端から電位Ｖｂ＿ｃａｓが出力される。

このような構成の制御電位発生回路４０４Ｂにおいては、出力電圧のローレベルのレプリカに対して抵抗素子４０９で生じる電圧降下Ｒａｄｊ×Ｉｒｅｆで設定されたオフセット電圧が加算されて電位Ｖｂ＿ｃａｓが生成される。このオフセット電圧が所定電圧（０．１Ｖ〜０．２Ｖの範囲の値）になるように、抵抗値Ｒａｄｊ及び電流値Ｉｒｅｆが設定される。このような制御電位発生回路４０４Ｂによっても、カスコードトランジスタＱ３，Ｑ４の容量Ｃｂｃが所望の値になりアンダーシュートを抑制できる。この回路構成においても、オフセット量Ｒａｄｊ×Ｉｒｅｆが電源電圧Ｖｃｃ、温度、及び電流値Ｉ_Ｏに依存しないため、常に出力電圧のローレベルに対する一定のオフセットを実現できる。

なお、制御電位発生回路４０４Ｂにおいて安定した動作を保証するためには、電流値Ｉｒｅｆは制御電位発生回路４０４Ａの出力端子への流入電流、すなわち、カスコードトランジスタＱ３のベース入力電流（数μＡ〜数十μＡ）のおおよそ１０倍程度（数十μＡ〜数百μＡ）に設定されることが望ましい。

以上説明した差動増幅回路１によれば、一対の差動トランジスタＱ１，Ｑ２とそれらに直列に接続された負荷抵抗４０１，４０２の間にそれぞれ接続された一対のカスコードトランジスタＱ３，Ｑ４のベース電位が制御電位発生回路４０４によって設定されることにより、一方の差動トランジスタＱ２の寄生容量Ｃｂｅによって生じる放電電流が他方の差動トランジスタＱ１を経由して負荷抵抗４０１を回避して外部に吸収される。これにより、帰還用の新たな回路素子を追加することなしに出力のアンダーシュートを低減することができる。その結果、差動増幅回路の全体の消費電力の増加も抑えることができる。

具体的には、差動増幅回路１においては、ＢＪＴのベース−コレクタ間寄生容量Ｃｂｃに着目し、容量Ｃｂｃが電位Ｖｂｃが大きくなると急激に大きくなる特性を利用している。この特性を利用して、電位Ｖｂｃを容量Ｃｂｃが十分大きくなるような電位に調整することで、アンダーシュートの原因となる放電電流を、ＢＪＴのエミッタからベース側に逃がすようなパスを形成する。

また、差動増幅回路１においては、一方の差動トランジスタＱ２の寄生容量Ｃｂｅによって生じる放電電流が他方の差動トランジスタＱ１及びカスコードトランジスタＱ３を経由してカスコードトランジスタＱ３のベースから外部に吸収される。これにより、出力のアンダーシュートを安定して低減できる。

また、制御電位発生回路４０４Ａ，４０４Ｂの構成によれば、カスコードトランジスタＱ３，Ｑ４のベース電位を、カスコードトランジスタＱ３，Ｑ４のコレクタ電位の極小値よりも所定電圧だけ高い値になるように適切に設定することができる。

なお、本発明は、上述した実施形態に限定されるものではない。例えば、差動増幅回路１においては、一方の差動トランジスタＱ２の寄生容量Ｃｂｅによって生じる放電電流がカスコードトランジスタＱ３のベースから外部に吸収されるように動作していたが、一方の差動トランジスタＱ２の寄生容量Ｃｂｅによって生じる放電電流が他方の差動トランジスタＱ１のベースから外部に吸収されるように動作してもよい。具体的には、トランジスタＱ１が所定電圧の順バイアス条件に設定されることにより、トランジスタＱ２のオフ時に生じる放電電流が、電流パスＩｃｄ３（図２）を経由してトランジスタＱ１のベースに抜けるようにしてもよい。

図６は、このような場合の本発明の変形例である制御電位発生回路４０４Ｃの回路構成を示す図である。制御電位発生回路４０４Ｃは、電源Ｖｃｃに一端が接続された抵抗素子４１１と、この抵抗素子４１１に他端に接続された２つの電流源４１２，４１３とを含んで構成される。ここで、前段増幅回路２の出力のハイレベルは前段増幅回路２に供給される電流がＩｐであるので、Ｖｃｃ−Ｉｐ×Ｒ_Ｏと計算される。すなわち、前段増幅回路２に内蔵されたいずれのトランジスタがオンとなっても、共通の電流Ｉｐはコモン抵抗２０３を流れる。制御電位発生回路４０４Ｃは、差動トランジスタＱ１のベース電位がハイレベル（オン状態）の場合にそのトランジスタＱ１のベース−コレクタ間電位Ｖｂｃを所定電圧（０．１Ｖ〜０．２Ｖ）とするようにカスコートトランジスタＱ３のベースをバイアスするように動作する。差動トランジスタＱ１のコレクタ電位に対しカスコードトランジスタＱ３のベースはダイオードの順方向電圧分だけ高い値を示しており、これと同様に、差動トランジスタＱ１のベース電位に対し前段増幅回路２の出力電位はダイオードの順方向電圧分だけ高い値を示している。従って、トランジスタＱ１のベース−コレクタ間電位Ｖｂｃを所定電圧とするために、制御電位発生回路４０４Ｃは、カスコードトランジスタＱ３のベース電位を、前段増幅回路２からの入力信号のハイレベル（極大値）より所定電圧低い値に設定するように動作する。言い換えれば、カスコードトランジスタＱ３のベース電位を、エミッタフォロワ回路３からの入力信号のハイレベル（極大値）に対して、ダイオードの順方向電圧から所定電圧を差し引いた値を加えた値に設定するように動作する。

具体的には、前段増幅回路２の出力がハイレベルの状態とは、出力においてコモン抵抗２０３の電圧降下のみが生じている状態なので、前段増幅回路２の出力のレプリカは、制御電位発生回路４０４Ａ，４０４Ｂと同様にして、抵抗値がコモン抵抗２０３に対応した値Ｒｐ×ｎ（ｎはｎは消費電力軽減のための係数）に設定された抵抗素子４１１と、電流源２０２と対応した電流値Ｉｐ／ｎに設定された電流源４１３とを含む構成で実現できる。これらに加えて、制御電位発生回路４０４Ｃには、所定電圧のオフセットを作るため、電流源４１３に並列に電流値Ｉｃｏｎｔの電流源４１２が挿入される。この電流源４１２により、出力電位Ｖｂ＿ｃａｓに常に一定値Ｉｃｏｎｔ×Ｒｐ×ｎのオフセットを発生させることができる。この電流源４１２は、オフセット電圧を一定に保つために、温度に依存しない電流源であることが望ましい。ここで、エミッタフォロワ回路３内のトランジスタＱ５，Ｑ６に流れる電流密度と、カスコードトランジスタＱ３，Ｑ４に流れる電流密度が等しくなるように電流源３０１，３０２が規定されており、トランジスタＱ５，Ｑ６の電位ＶｂｅとトランジスタＱ３，Ｑ４の電位Ｖｂｅとが等しくされている。

なお、電流源２０２が温度に依存する電流源であった場合には、電流源４１３として同様な温度依存性を持つ電流源を用いることが好ましい。こうすれば、温度環境に関わらず常にアンダーシュートを補償できる回路を実現できる。また、制御電位発生回路４０４Ｃにおいて安定した動作を保証するためには、電流値Ｉｐ／ｎ＋Ｉｃｏｎｔは制御電位発生回路４０４Ｃの出力端子への流入電流、すなわち、カスコードトランジスタＱ３のベース入力電流（数μＡ〜数十μＡ）のおおよそ１０倍程度（数十μＡ〜数百μＡ）に設定されることが望ましい。

このような制御電位発生回路４０４Ｃの出力を利用することで、図３（ｂ）に示すように、差動トランジスタＱ１，Ｑ２のオン状態の時のベース電位Ｖｂ＿ｓｗ１，Ｖｂ＿ｓｗ２に対してそれらのコレクタ電位Ｖｃ＿ｓｗを所定電圧だけ低くすることができる。これにより、差動トランジスタＱ１，Ｑ２のオン状態の時のベース−コレクタ間電位Ｖｂｃ＿ｓｗは一定の値に設定され、差動増幅回路１の出力のアンダーシュートを抑制できる。この場合、制御電位発生回路４０４Ａ，４０４Ｂを利用する場合に比較して、カスコードトランジスタの容量Ｃｂｃを低く保てるため、出力容量を小さくすることができ、良好な出力反射特性が実現できる。

ここで、差動トランジスタＱ１において生じる容量Ｃｂｃは差動トランジスタＱ１についてはミラー容量として作用するため、差動トランジスタＱ１のスイッチング速度を低下させる要因ともなりうる。つまり、差動トランジスタＱ１のバイアス条件により容量Ｃｂｃは決定されるが、容量Ｃｂｃを大きくするだけでは速度低下等の他の問題が生じる。そこで、制御電位発生回路４０４Ｃにより、オン状態でのベース−コレクタ間電位Ｖｂｃ＿ｓｗを０．１Ｖ〜０．２Ｖに調整することで、オン状態でのみ容量Ｃｂｃが大きくなるため、速度低下等の他の問題を最小限にしてアンダーシュートを抑制することが可能となる。

次に、上述した差動増幅回路１の応用例について説明する。図７には、差動増幅回路１を含む進行波型増幅器（ＴＷＡ：Traveling Wave Amplifier）７の構成を示す。同図に示すＴＷＡ７は、差動入力信号が入力されるプリバッファ７０１と、並列接続された複数の多段増幅セル７０２によって構成されている。これらの多段増幅セル７０２の構成は、差動増幅回路１に含まれる後段増幅回路４の構成と同じである。各セル７０２の制御電位Ｖｂ＿ｃａｓを一つにまとめて制御することで、各セル７０２について放電電流の負荷への流入を抑制し、最終的な出力電圧のアンダーシュートを抑制できる。図８には、ＴＷＡ７の出力波形の実測結果を示しており、（ａ）は制御電位発生回路４０４による電位制御を行わない場合の出力波形、（ｂ）は、図４の構成の制御電位発生回路４０４Ａによる電位制御を行った場合の出力波形、図６の構成の制御電位発生回路４０４Ｃによる電位制御を行った場合の出力波形である。図４及び図６のどちらの構成を採用してもアンダーシュートが適切に抑制されることが確認された。

１…差動増幅回路、２…前段増幅回路（プリアンプ回路）、３…エミッタフォロワ回路、４…後段増幅回路、４０１，４０２…負荷抵抗、４０３…電流源、４０４，４０４Ａ，４０４Ｂ，４０４Ｃ…制御電位発生回路、４０５，４０７，４１０，４１２，４１３…電流源、４０６，４０９，４１１…抵抗素子、４０８…ボルテージフォロワ回路、Ｑ１，Ｑ２…差動トランジスタ、Ｑ３，Ｑ４…カスコードトランジスタ。

Claims (4)

1. 互いにそれぞれのエミッタが接続され、相補的に駆動される一対の差動トランジスタと、
   それぞれの一端が前記一対の差動トランジスタのコレクタ側に接続され、それぞれの他端が外部の電源に接続された一対の負荷抵抗と、
   前記一対の差動トランジスタのコレクタと前記一対の負荷抵抗との間にそれぞれ接続された一対のカスコードトランジスタと、
   第１の電流源と、前記外部の電源と前記第１の電流源との間に接続された第１の抵抗素子と、前記外部の電源と前記一対のカスコードトランジスタの制御端子との間に接続された第２の電流源と、を有し、前記第１の電流源と前記第１の抵抗素子との間の接続点の電位に応じて前記一対のカスコードトランジスタの制御端子の電位を、該一対のカスコードトランジスタのコレクタの電位の極小値よりも所定電圧だけ高い値に設定し、前記一対の差動トランジスタのうちの一方の差動トランジスタの寄生容量によって生じる放電電流を前記一対の差動トランジスタのうちの他方の差動トランジスタを経由して前記負荷抵抗を回避して外部の電源に吸収させる電位発生回路と、
   を備えることを特徴とする差動増幅回路。
2. 前記第１の電流源は、前記一対の負荷抵抗のいずれか一方を流れる電流の極大値に対応する電流を供給し、
   前記第１の抵抗素子は、前記一対の負荷抵抗の抵抗値に対応する抵抗値を有し、
   前記第２の電流源は、前記接続点に接続され、前記第１の抵抗素子を流れる電流を前記所定電圧に対応する量だけ減少させる、
   ことを特徴とする請求項１記載の差動増幅回路。
3. 前記電位発生回路は、
   前記第１の電流源と前記第１の抵抗素子との間に入力が接続されたボルテージフォロワ回路と、
   前記第２の電流源と前記ボルテージフォロワ回路の出力との間に接続された第２の抵抗素子と、をさらに有し、
   前記第２の電流源は、前記第２の抵抗素子に前記所定電圧分の電圧降下を生じさせるように電流を供給する、
   ことを特徴とする請求項１記載の差動増幅回路。
4. 互いに並列に接続され、相補的に駆動される一対の差動トランジスタと、
   それぞれの一端が前記一対の差動トランジスタ側に接続され、それぞれの他端が外部の電源に接続された一対の負荷抵抗と、
   前記一対の差動トランジスタと前記一対の負荷抵抗との間にそれぞれ接続された一対のカスコードトランジスタと、
   前記一対の差動トランジスタの制御端子に接続され、前記一対の差動トランジスタを駆動するエミッタフォロア回路と、
   前記エミッタフォロア回路を駆動するプリアンプ回路と、
   前記一対のカスコードトランジスタの制御端子に接続され、前記一対のカスコードトランジスタの制御端子の電位を、前記プリアンプ回路の出力電位の極大値よりも所定電圧低い値に設定し、前記一対の差動トランジスタのうちの一方の差動トランジスタの寄生容量によって生じる放電電流を前記一対の差動トランジスタのうちの他方の差動トランジスタを経由して前記負荷抵抗を回避して前記エミッタフォロア回路を介して外部の電源に吸収させる電位発生回路と、
   を備えることを特徴とする差動増幅回路。