JP5810935B2 - スイッチングアンプ - Google Patents
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Description
あるいは、本発明は、上記構成を有することにより、負帰還回路の構成によってゲインが変動することがないスイッチングアンプを提供することができる。
{オペアンプの構成}
初段増幅回路10は、反転入力端子41に入力される帰還信号61と、非反転入力端子42に入力される入力信号62(Vin)とを増幅して初段増幅信号を出力する。初段増幅回路10は、帰還信号61および入力信号62の正成分と、帰還信号61および入力信号62の負成分とを個別に増幅する。初段増幅信号の正成分を、初段増幅正成分63Aとする。初段増幅信号の負成分を、初段増幅負成分63Bとする。
初段増幅回路10の構成について説明する。初段増幅回路10は、トランジスタTR1〜TR8と、抵抗R1〜R6と、定電流源C1、C2とを含む。
次に、後段増幅回路20の構成を説明する。後段増幅回路20は、トランジスタTR9、TR10、TR11、TR12、および、抵抗R7、R8、R9、R10を備える。
初段増幅回路10において、帰還信号61および入力信号62は、トランジスタTR5、TR6により増幅される。
帰還信号61は、反転入力端子41を介してオペアンプに入力される。帰還信号61のうち、正成分61Aは、トランジスタTR1、抵抗R1を経由して、トランジスタTR5のエミッタに入力される。したがって、反転入力端子41側から見たトランジスタTR5は、ベース接地増幅回路を形成する。
トランジスタTR3、TR4は、上述したように、入力信号62を入力としたエミッタフォロワ回路を形成する。これにより、オペアンプにおける非反転入力端子42側の入力インピーダンスを高くすることができる。
トランジスタTR1、TR2は、上述したように、エミッタフォロワ回路をそれぞれ形成する。これにより、初段増幅回路10のゲインが、帰還回路80の構成によって変動することを抑制できる。以下、トランジスタTR1を例にして、初段増幅回路10のゲインの変動を抑制できる理由を説明する。ここでは、トランジスタTR5のエミッタ内部抵抗は考慮しない。
Z1=RF×(1/hfe(1))
ここで、RFは、抵抗RF(帰還回路の抵抗成分)の抵抗値を示す。hfe(1)は、トランジスタTR1の直流電流増幅率を示す。
トランジスタTR5は、抵抗R5を介して正電源44から電流の供給を受けることができる。トランジスタTR6は、抵抗R6を介して負電源45から電流の供給を受けることができる。すなわち、トランジスタTR5、TR6は、従来の差動増幅回路を構成するトランジスタに比べて、コレクタに非常に多くの電流を流すことができる。トランジスタTR5、TR6のコレクタ電流の上限が緩和されるので、初段増幅回路10は、動作が制限されることなく、入力信号61、62を増幅することができる。
また、オペアンプ1が抵抗R1、R2を備えることにより、トランジスタTR5、TR6の温度特性によって生じる初段増幅回路10のゲインの変動を抑制することができ、かつ、増幅の線形性を向上することができる。以下、トランジスタTR5を例にして、この理由について説明する。ここでは、帰還回路80の抵抗成分が、初段増幅回路10のゲインに影響を及ぼさないと仮定する。
次に、トランジスタTR7、TR8及び抵抗R3、R4により構成される抑制回路の動作を説明する。図2は、トランジスタTR5のベースからトランジスタTR6のベースまでの信号経路を示す図である。図2を参照して、差分電位Vbbは、トランジスタTR5のベースとトランジスタTR6のベースとの間の電位差である。抑制回路は、トランジスタの温度特性の変動によって生じる差分電位Vbbの変動を抑制する。これにより、トランジスタTR5、TR6の動作点を安定化させることができる。
R5、TR6の動作点が変動することを防止できる。
以下、本実施の形態の変形例について説明する。上述の実施携帯において、トランジスタTR1、TR3のコレクタが負電源45に接続され、トランジスタTR2、TR4のコレクタが正電源44に接続される例を説明した。しかし、トランジスタTR1〜TR4のコレクタの接続は、これに限られない。第1変形例では、トランジスタTR1、TR2のコレクタが接地電位に接続される。これにより、トランジスタTR1、TR2の電力損失を低減することができる。
10 初段増幅回路
20 後段増幅回路
30 蓄積手段
40 比較回路
41 反転入力端子
42 非反転入力端子
44 正電源
45 負電源
50 ドライバ
60 スイッチング出力回路
70 LPF
80 帰還回路
Claims (4)
- 反転入力端子に入力される帰還信号と、非反転入力端子に入力される入力信号とを増幅して初段増幅信号を出力する初段増幅回路と、
前記初段増幅信号を増幅して、出力電流を出力する後段増幅回路と、
前記後段増幅回路からの出力電流を受けて電荷を蓄積する蓄積手段と、
前記蓄積手段からの電圧と基準電位とを比較する比較手段と、
前記比較手段からの比較結果に基づいてオンオフ動作するスイッチング出力回路と、
前記スイッチング出力回路からの電圧が供給され、前記帰還信号を生成する帰還手段とを備え、
前記初段増幅回路が、
前記帰還信号の正成分を入力とする第1エミッタフォロワ回路を形成し、コレクタに所定の第1電位が印加される第1トランジスタと、
前記帰還信号の負成分を入力とする第2エミッタフォロワ回路を形成し、コレクタに所定の第2電位が印加される第2トランジスタと、
前記入力信号の正成分を入力とする第3エミッタフォロワ回路を形成し、コレクタに所定の第3電位が印加される第3トランジスタと、
前記入力信号の負成分を入力とする第4エミッタフォロワ回路を形成し、コレクタに所定の第4電位が印加される第4トランジスタと、
前記第1トランジスタのエミッタに接続されるエミッタと、前記第3トランジスタのエミッタに接続されるベースと、第1コレクタ抵抗を介して正電源の電位が印加され、前記初段増幅信号の正成分が出力されるコレクタとを有する第5トランジスタと、
前記第2トランジスタのエミッタに接続されるエミッタと、前記第4トランジスタのエミッタに接続されるベースと、第2コレクタ抵抗を介して負電源の電位が印加され、前記初段増幅信号の負成分が出力されるコレクタとを有する第6トランジスタとを含む、
スイッチングアンプ。 - 前記初段増幅回路が、
前記第1トランジスタのエミッタと、前記第5トランジスタのエミッタとの間に接続される第1抵抗と、
前記第2トランジスタのエミッタと、前記第6トランジスタのエミッタとの間に接続される第2抵抗とをさらに含む、請求項1に記載のスイッチングアンプ。 - 前記初段増幅回路が、
前記第5トランジスタのベースに接続されるベース及びコレクタと、前記第3トランジスタのエミッタに接続されるエミッタとを有する第7トランジスタと、
前記第6トランジスタのベースに接続されるベース及びコレクタと、前記第4トランジスタのエミッタに接続されるエミッタとを有する第8トランジスタと、
前記第3トランジスタのエミッタと前記第7トランジスタのエミッタとの間に接続される第3抵抗と、
前記第4トランジスタのエミッタと前記第8トランジスタのエミッタとの間に接続される第4抵抗とをさらに含む、請求項1または2に記載のスイッチングアンプ。 - 非反転入力端子が接地電位に接続され、反転入力端子に入力される入力信号および帰還信号を増幅して初段増幅信号を出力する初段増幅回路と、
前記初段増幅信号を増幅して、出力電流を出力する後段増幅回路と、
前記後段増幅回路からの出力電流を受けて電荷を蓄積する蓄積手段と、
前記蓄積手段からの電圧と基準電位とを比較する比較手段と、
前記比較手段からの比較結果に基づいてオンオフ動作するスイッチング出力回路と、
前記スイッチング出力回路からの電圧が供給され、前記帰還信号を生成する帰還手段と
を備え、
前記初段増幅回路が、
前記入力信号および前記帰還信号の正成分を入力とする第1エミッタフォロワ回路を形成し、コレクタに所定の第1電位が印加される第1トランジスタと、
前記入力信号および前記帰還信号の負成分を入力とする第2エミッタフォロワ回路を形成し、コレクタに所定の第2電位が印加される第2トランジスタと、
前記接地電位を入力とする第3エミッタフォロワ回路を形成し、コレクタに所定の第3電位が印加される第3トランジスタと、
前記接地電位を入力とする第4エミッタフォロワ回路を形成し、コレクタに所定の第4電位が印加される第4トランジスタと、
前記第1トランジスタのエミッタに接続されるエミッタと、前記第3トランジスタのエミッタに接続されるベースと、第1コレクタ抵抗を介して正電源の電位が印加され、前記初段増幅信号の正成分が出力されるコレクタとを有する第5トランジスタと、
前記第2トランジスタのエミッタに接続されるエミッタと、前記第4トランジスタのエミッタに接続されるベースと、第2コレクタ抵抗を介して負電源の電位が印加され、前記初段増幅信号の負成分が出力されるコレクタとを有する第6トランジスタとを含む、
スイッチングアンプ。
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