JP2007019850A - Ｄｃオフセットキャンセル回路およびこれを用いた表示装置 - Google Patents

Abstract

【課題】
バッファ回路間で発生するＤＣオフセットをキャンセルする。
【解決手段】
第１と第２のバッファ回路（３１，４６）と、第１と第２のバッファ回路間の直流オフセット電圧に対応する電流を発生する電流発生回路と、電流発生回路から出力された電流応じて補正電圧を発生させる電位差発生回路（４１）とを有し、補正電圧を、第１のバッファ回路３１または第２のバッファ回路４６に供給することにより、誤差を検出する回路を設けることなく、符号を反転させる電位差発生回路で第１と第２のバッファ回路間の直流オフセット電圧をキャンセルするようにした。
【選択図】図３

Description

本発明は、異なるバッファ回路間のＤＣ（直流）オフセット電圧をキャンセルするＤＣオフセットキャンセル回路およびそれを用いた表示装置に関する。

電子回路の中では、高いインピーダンスで入力して、低いインピーダンスで出力するバッファ回路としてエミッタフォロワ回路が広く用いられる。
図１０（Ａ）に示すように、ＮＰＮ型のトランジスタ３０１を使ったエミッタフォロワ（回路）は入力端子Ｔｉｎ１０の電圧に対して出力電圧はベース・エミッタ間電位差ＶＢＥ（Ｎ）だけ下がった電圧（信号）が出力される。
また、図１０（Ｂ）に示したＰＮＰ型のトランジスタ３０５を使った場合、入力端子Ｔｉｎ１１の電圧に対してＶＢＥ（Ｐ）だけ上がった電圧（または信号）が出力される。
以後ＮＰＮトランジスタのベース・エミッタ間電位差をＶＢＥ（Ｎ）、またＰＮＰトランジスタのベース・エミッタ間電位差をＶＢＥ（Ｐ）と記載する。

図１１に示すように、電子回路においては、トランジスタのＶＢＥによる電圧の昇降をさせないようにＮＰＮ型トランジスタ３３１のエミッタフォロワ回路とＰＮＰ型トランジスタ３３７のエミッタフォロワ回路が組み合わせて使われる。
それぞれのエミッタフォロワ回路に流れるコレクタ電流を等しくすることで、ＶＢＥ（Ｎ）ＶＢＥ（Ｐ）をほぼ等しく設計することが出来る。ＮＰＮ型とＰＮＰ型のトランジスタのベース・エミッタ間電位ＶＢＥは通常ほぼ等しいが、プロセス上のばらつきにより差が生じる。このとき図1１に示す回路構成において入出力（Ｔｉｎ１２とＴｏｕｔ１２）間で直流の電位差が生じる。
その電位差を補正しない場合は、差電圧を周辺回路も含めて性能として許容することが必要になる。ただ、図1１に示すＮＰＮトランジスタ３３１のエミッタフォロワ回路とＰＮＰトランジスタ３３７のエミッタフォロワ回路を単位回路として、この単位回路構成を複数縦列接続した場合はその電位差が縦列した分だけ大きくなる。

また、図1１に示した回路構成の出力以降に増幅回路を設けた場合、その差電圧も増幅され、全体の回路として出力電圧範囲を制限することになるなど、許容できない場合が多く、差電圧の補償回路を設けたり、差電圧を発生しない回路を設けたりして、差電圧を回避することがある。

図1１に示す回路構成において、入出力間（Ｔｉｎ１２とＴｏｕｔ１２）で発生した電位差を検出し、補正回路を設ける方法がある。たとえば特許文献１に類似の回路構成とその動作について開示してある。
しかしながら、この特許文献１においては、基準となる電位を設け、差電圧を検出することで補正回路を実現している。そのため、誤差電圧を検出する回路を実現するには比較的多くの回路素子が必要になる。検出回路を設けた場合は帰還をかける場合も多く、回路の応答速度に制限が出てくる。
さらに、エミッタフォロワ回路を用いずに増幅器で帰還させることで入出力の電圧をそろえるバッファ回路が用いられるが、周波数特性が制限される。周波数特性を向上させるために、エミッタフォロワ回路によるバッファ回路を用いることがあり、ＶＢＥ（Ｎ）とＶＢＥ（Ｐ）の差電圧を何らかの形で簡易な回路で補償する必要がある。
特開昭６１−９９４０５号公報

ＮＰＮ型トランジスタを使ったエミッタフォロワ（回路）のベース・エミッタ間電圧ＶＢＥ（Ｎ）とＰＮＰ型トランジスタを使ったエミッタフォロワ（回路）のＶＢＥ（Ｐ）は通常コレクタに流れる電流が同じであればほぼ等しい。
この２つのエミッタフォロワ回路を組み合わせた回路構成において、両エミッタフォロワ（回路）で挟まれた回路内に電位差を生じさせなければ、入出力間においても電位差は非常に小さい。通常は入出力間で電位差は生じない(Ｖｏｕｔ＝Ｖｉｎ)が、プロセス上のばらつきによりＶＢＥ（Ｎ）とＶＢＥ（Ｐ）がばらつくことがある。
このばらつき量の符号を反転させた電位差を発生させることでプロセス上のばらつきを吸収できるようにし、誤差を検出する回路を設けることなく、平易な回路で符号を反転させた電位差を発生し、オフセットをキャンセルする。

本発明は、第１と第２のバッファ回路と、前記第１と第２のバッファ回路間の直流オフセット電圧に対応する電流を発生する電流発生回路と、前記電流発生回路から出力された電流応じて補正電圧を発生させる電位差発生回路とを有し、前記補正電圧を、前記第１のバッファ回路または第２のバッファ回路に供給することにより、前記第１と第２のバッファ回路間の直流オフセット電圧をキャンセルすることを特徴とする。
本発明は、第１の導電型の第１のバッファ回路と、第２の導電型の第２のバッファ回路と、互いに異なる導電型の第１と第２のトランジスタを有し、該第１と第２のトランジスタ間の電圧差に応じて差電流を発生するカレントミラー回路と、前記カレントミラー回路からの出力電流を電圧に変換する電位差発生回路とを有し、前記電位差発生回路から出力された電圧を前記第１のバッファ回路または第２のバッファ回路に供給し、前記第１と第２のバッファ回路間の直流オフセット電圧をキャンセルすることを特徴とする。
本発明の表示装置は、入力信号が直流オフセットキャンセル回路に供給され、該ＤＣオフセットキャンセル回路からの出力信号を増幅器でさらに増幅した後、ディスプレイに供給し、映像信号を表示する表示装置であって、前記ＤＣオフセットキャンセル回路は、第１の導電型の第１のバッファ回路と、第２の導電型の第２のバッファ回路と、第１と第２のトランジスタで構成され、該第１と第２のトランジスタ間の電圧差に応じて差電流を発生するカレントミラー回路と、前記カレントミラー回路からの出力電流を電圧に変換する電位差発生回路とを有し、前記電位差発生回路から出力された電圧を前記第１のバッファ回路または第２のバッファ回路に供給し、前記第１と第２のバッファ回路間の直流オフセット電圧をキャンセルすることを特徴とする。

ＮＰＮトランジスタとＰＮＰトランジスタを用いたエミッタフォロワ回路のＶＢＥがばらついても、このばらつき量の符号を反転させた電位差を発生させることで、プロセス上のばらつきを吸収できるようにし、誤差を検出する回路を設けることなく、符号を反転させる電位差発生回路でＤＣオフセットをキャンセルできる。

図１にＤＣ（直流）オフセット回路１０の回路構成について示す。
ＤＣ（直流）オフセット回路１０において、入力端子Ｔｉｎ１はＰＮＰトランジスタ１１のベースに接続され、このＰＮＰトランジスタ１１のエミッタは抵抗１２の一方の端子に接続されている。抵抗１２の他方の端子は回路Ｂの入力と、定電流源１３の一方の端子に接続され、定電流源１３の他方の端子は電源＋ＶＣＣに接続されている。また、ＰＮＰトランジスタ１１のコレクタは基準電位たとえばＧＮＤ（グランド）に接続されている。また、バンドギャップレファレンス回路１７を用いて定電流源１３から電流を出力するようにしている。このような構成により、プロセスのばらつきに対して電流を安定することができる。

回路Ｂ１４の出力はＮＰＮトランジスタ１５のベースに接続され、このＮＰＮトランジスタ１５のコレクタは電源＋ＶＣＣに接続されている。またＮＰＮトランジスタ１５のエミッタは、出力端子Ｔｏｕｔ１と定電流源１６の一方の端子に接続され、この定電流源１６の他方の端子はＧＮＤ（グランド）に接続されている。

次に、図１に示したＤＣ（直流）オフセット回路１０の回路動作について説明する。
入力端子Ｔｉｎ１と出力端子Ｔｏｕｔ１の入出力間で固定の電位差を生じさせている場合がある。いま回路Ｂ（１４）においては、理想状態とし、この回路Ｂ１４においてはＤＣオフセット電圧がないものとする。
固定の電位差(Ｖｏｆｓｔ)は、例えば、定電流源１３から出力される一定電流を抵抗１２の固定抵抗に流すことにより発生させることができる。
入力電圧をＶｉｎ、出力電圧をＶｏｕｔ、オフセット電圧（差電圧）をＶｏｆｓｔと記載し、また例えばＮＰＮトランジスタ１５のＶＢＥ（Ｎ）がＰＮＰトランジスタ１１のＶＢＥ（Ｐ）よりδＶだけ大きいとする。
このとき、回路Ｂ１４の入力は入力端子Ｔｉｎ１に対してＶＢＥ（Ｐ）＋Ｖｏｆｓｔだけ電位が上昇している。回路Ｂ１４の入出力間の電位差は無いと仮定しているので、ＮＰＮトランジスタ１５のエミッタは、ベースよりＶＢＥ（Ｎ）だけ下がる。
すなわち、ＮＰＮトランジスタ１５のエミッタ、出力端子Ｔｏｕｔ１のＤＣ電位は、ＶＢＥ（Ｐ）＋Ｖｏｆｓｔ−ＶＢＥ（Ｎ）＝Ｖｏｆｓｔ−δＶとなる。このＶｏｆｓｔに＋δＶを発生させることで常に固定の電位差(Ｖｏｆｓｔ)を保つことが出来る。
また、定電流源１３に供給する電源にバンドギャップレファレンスを用いると、プロセスがばらついても通常のばらつきは抑えられ、Ｖｏｆｓｔは一定にでき安定した動作が確保できる。
この結果、入力側のエミッタフォロワ回路と出力側のエミッタフォロワ回路間のＤＣオフセットはキャンセルされる。

このように、図１に示すＤＣ（直流）オフセット回路１０の場合は入力よりも高い電圧を発生させる回路である。
ＶＢＥ（Ｐ）とＶＢＥ（Ｎ）にばらつきによる電位差がなければ、入出力間の電位差は一定となる。しかし、ＶＢＥ（Ｐ）とＶＢＥ（Ｎ）がばらつくとＶｏｆｓｔが変化することになる。図１に示したＤＣ（直流）オフセット回路１０において、Ｖｏｆｓｔを常に一定に保つようにしている。

図２に図１の定電流源をカレントミラー回路で構成したＤＣオフセット回路３０の回路構成を示す。この回路構成において、Ｖｏｆｓｔは電流Ｉｒｅｆと抵抗４１によって発生させているが、バンドギャップリファレンス回路を利用してＩｒｅｆを発生させることで通常ばらつきが抑えられている。
ＤＣ（直流）オフセット回路３０の回路構成について説明する。
入力端子Ｔｉｎ２はＰＮＰトランジスタ３１のベースに接続され、このＰＮＰトランジスタ３１のコレクタはＧＮＤに、またエミッタはオフセット抵抗Ｒｏｆｓｔ（抵抗４１）の一方の端子に接続されている。抵抗４１の他方の端子は回路Ｃ４５の入力とＰＮＰトランジスタ４０のコレクタに接続されている。このＰＮＰトランジスタ４０のベースはダイオード構成のＰＮＰトランジスタ３６のベースとコレクタに接続され、またエミッタは抵抗３９の一方の端子に接続されている。抵抗３９の他方の端子は電源＋ＶＣＣに接続されている。
抵抗３５の一方の端子は電源＋ＶＣＣに、他方の端子はＰＮＰトランジスタ３６のエミッタに接続され、ＰＮＰトランジスタ３６の共通接続されたコレクタとベースはＮＰＮトランジスタ３７のコレクタに接続されている。ＮＰＮトランジスタ３７のエミッタは抵抗３８の一方の端子に接続され、この抵抗３８の他方の端子はＧＮＤに接続されている。
ここで、抵抗３９とＰＮＰトランジスタ４０は、抵抗３５とＰＮＰトランジスタ３６に対してカレントミラー回路構成となっている。
Ｉｒｅｆの電流入力端子３２はダイオード構成されたＮＰＮトランジスタ３３のコレクタとベースに接続されるとともに、ＮＰＮトランジスタ３７，４７のベースに接続されている。
また、Ｉｒｅｆの電流入力端子３２の端子には不図示のバンドギャップレファレンスを介して電流が供給されている。
ＮＰＮトランジスタ３３のエミッタは抵抗３４の一方の端子に接続され、この抵抗３４の他方の端子はＧＮＤに接続されている。
ここで、ＮＰＮトランジスタ３７と抵抗３８は、ＮＰＮトランジスタ３３と抵抗３４に対して、カレントミラー回路を構成する。
ＰＮＰトランジスタ４０のコレクタと抵抗４１の共通接続点は回路Ｃ４５の入力に接続され、この回路Ｃ４５の出力はＮＰＮトランジスタ４６のベースに接続されている。
ＮＰＮトランジスタ４６のコレクタは電源＋ＶＣＣに接続され、エミッタは出力端子Ｔｏｕｔ２とＮＰＮトランジスタ４７のコレクタに接続されている。
ＮＰＮトランジスタ４７のベースはＮＰＮトランジスタ３３のベースに接続され、エミッタは抵抗４８の一方の端子に接続され、抵抗４８の他方の端子はＧＮＤに接続されている。また抵抗４８、ＮＰＮトランジスタ４７と抵抗３４、ダイオード構成のＮＰＮトランジスタ３３はカレントミラー回路を構成する。

図２に示した実施形態例であるＤＣ（直流）オフセット回路３０の回路動作について説明する。
このＤＣ（直流）オフセット回路３０は、図１の回路構成の変形例であり、Ｖｏｆｓｔを発生させる回路例である。
バンドギャップリファレンス回路を用いて生成された基準電流Ｉｒｅｆをカレントミラー回路を構成するダイオード構成のＮＰＮトランジスタ３３のコレクタ、ベースに供給し、このＮＰＮトランジスタ３３のコレクタに流れる電流と同じ電流をＮＰＮトランジスタ３７のコレクタから取り出す。
また、ＮＰＮトランジスタ３７のコレクタ電流と同じ電流が抵抗３５とＰＮＰトランジスタ３６にも流れる。この抵抗３５とダイオード構成のＰＮＰトランジスタ３６は抵抗３９とＰＮＰトランジスタ４０とカレントミラー回路を構成するので、ＰＮＰトランジスタ４０のコレクタにはＰＮＰトランジスタ（ダイオード）３６と同じ電流が流れる。
したがって、Ｉｒｅｆの基準電流が、最終的に、ＮＰＮトランジスタ４０によって折り返され、コレクタから同じ電流を取り出し、Ｒｏｆｓｔ（抵抗４１）に電圧Ｖｏｆｓｔを発生させ、その大きさを一定にすることが出来る。

図３に本発明の実施形態例であるＤＣ（直流）オフセットキャンセル回路５０の回路構成例を示す。
図３に示したＤＣ（直流）オフセットキャンセル回路５０の回路構成素子の番号は、図２の回路構成と同じ回路を構成する素子と同じ番号を付与し、それ以外の回路構成素子に新たな番号を付与することとする。以後の図においても同様とする。
次に、ＤＣ（直流）オフセットキャンセル回路５０の回路構成について述べる。ここでは図２に示したＤＣ（直流）オフセット回路３０の回路構成と異なる構成について主に述べる。

図３のＤＣ（直流）オフセットキャンセル回路５０の回路構成はＩｒｅｆからＩｒｅｆ＋Ｉｃｏｍ電流を発生させる初段のカレントミラー回路と回路Ｃ４５の出力ＮＰＮトランジスタ４６の電流源を構成するトランジスタ構成が異なっている。
基準電流Ｉｒｅｆが供給され、Ｉｒｅｆ＋Ｉｃｏｍの電流を発生する初段のカレントミラー回路において、ダイオード構成のＮＰＮトランジスタ３３のエミッタにさらにＮＰＮトランジスタ（ダイオード）５１のコレクタとベースが接続され、エミッタは抵抗５２の一方に接続され、この抵抗の他方の端子はＧＮＤに接続される。また、このカレントミラー回路の一部を構成するＮＰＮトランジスタ３７のエミッタにＰＮＰトランジスタ５３のエミッタが接続され、コレクタとベースが共通接続され、この共通接続点が抵抗５４の一方の端子に接続される。この抵抗５４の他方の端子はＧＮＤに接続される。

ここで、図２のＤＣ（直流）オフセット回路３０と図３のＤＣ（直流）オフセットキャンセル回路５０において、新たに追加されたＮＰＮトランジスタ５１とＰＮＰトランジスタ５３で構成されているダイオード（の導電型）が異なっている。
このＮＰＮトランジスタ５１とＰＮＰトランジスタ５３で構成されたダイオードのＶＢＥ（Ｎ）とＶＢＥ（Ｐ）にプロセス変動などによる電圧差が生じ、この差電圧を電流に変換してＮＰＮトランジスタ３７のコレクタからオフセット用キャンセル電流を出力する。

出力回路において、ＮＰＮトランジスタ４６のエミッタは電流源を構成するＮＰＮトランジスタ４７のコレクタに接続されるとともに、出力端子Ｔｏｕｔ３に接続される。
またＮＰＮトランジスタ４７のベースはＮＰＮトランジスタ３３のベースに接続され、エミッタはＰＮＰトランジスタ５６のエミッタに接続される。このＰＮＰトランジスタ５６はベースとコレクタが共通接続されダイオードを構成している。コレクタは抵抗５７の一方の端子に接続され、抵抗５７の他方の端子はＧＮＤに接続されている。
ここで、ＮＰＮトランジスタ４７とＰＮＰトランジスタ５６で構成するダイオードと抵抗５７は、Ｉｒｅｆが供給されるダイオード構成のＮＰＮトランジスタ３３とＮＰＮトランジスタ（ダイオード）５１と抵抗５２で構成される回路と、カレントミラー回路を構成している。

カレントミラー回路によってエミッタフォロワ回路を駆動する電流が同じためＶＢＥ（Ｐ）とＶＢＥ（Ｎ）は設計上等しいが、ＮＰＮ型トランジスタとＰＮＰ型トランジスタは同一集積回路内においても構造が異なるためばらつきが生じやすい。
しかし、ＮＰＮ型トランジスタ同士、ＰＮＰ型トランジスタ同士では同一集積回路内においては近い特性が得られるので、そのばらつき量をダミーのＮＰＮ型トランジスタ、ＰＮＰ型トランジスタにより発生させることが可能である。
通常カレントミラー回路のエミッタには抵抗のみを配置して、ある整数比で表される電流比を得る回路として用いられる。
図３に示す本発明の実施形態例のＤＣ（直流）オフセットキャンセル回路５０では、初段のカレントミラー回路のエミッタにＮＰＮ型トランジスタとＰＮＰ型トランジスタでダイオードを配置する回路構成となっている。
バッファ回路の１例としてエミッタフォロワ回路を示した。以後同様である。

次に、図３に示したＤＣ（直流）オフセットキャンセル回路５０の回路動作について説明する。
定電流Ｉｒｅｆはダイオードを構成するＮＰＮトランジスタ３３とこれに直列接続されたＮＰＮトランジスタ５１と抵抗５２を介してＧＮＤに流れる。これらのトランジスタ（３３，５１）はいずれもＮＰＮトランジスタで構成されている。
これに対して、定電流Ｉｒｅｆ＋Ｉｃｏｍを発生するカレントミラー回路はＮＰＮトランジスタ３７とダイオードを構成するＰＮＰトランジスタ５３と抵抗５４で構成され、Ｉｃｏｍの補正（キャンセル）電流を発生するためダイオードを構成するＰＮＰトランジスタ５３が用いられている。
具体的には、ダイオードを構成するＮＰＮトランジスタ５１のＶＢＥ（Ｎ）とダイオードを構成するＰＮＰトランジスタのＢＶＥ（Ｐ）の差により上述のＩｃｏｍを発生させている。

ＮＰＮトランジスタ３７のコレクタから出力された電流Ｉｒｅｆ＋Ｉｃｏｍが、抵抗３５とダイオードを構成するＰＮＰトランジスタ３６に供給され、これと同じ電流（Ｉｒｅｆ＋Ｉｃｏｍ）が、カレントミラー回路を構成するＰＮＰトランジスタ４０と抵抗３９に流れる。
その結果、Ｖｏｆｓｔを発生する抵抗４１の両端には、通常のＮＰＮトランジスタで構成されたカレントミラー回路の場合と比較して、さらにＩｃｏｍ×Ｒ４１だけ電圧がシフトすることになる。
いま回路Ｃ４５の入出力端子でオフセット電圧が発生しないと仮定すると、このＩｃｏｍ×Ｒ４１のＶｏｆｓｔ電圧は、出力用ＮＰＮトランジスタ４６のＶＢＥ（Ｎ）の変動分に相当するので、エミッタからその変動分も含んだＶＢＥ（Ｎ）だけ電圧が降下する。
その結果、入力側のエミッタフォロワ回路（ＰＮＰトランジスタ３１）と出力側のＮＰＮトランジスタ間のＤＣオフセットキャンセルされた信号が出力端子Ｔｏｕｔ３から導出される。

さらに詳述すると、たとえばカレントミラー回路を構成するＮＰＮトランジスタ５１のＶＢＥ（Ｎ）がＰＮＰトランジスタ５３のＶＢＥ（Ｐ）よりδＶ大きくかつ抵抗５２と抵抗５４の値が等しいとすると、Ｉｃｏｍ＝δＶ／Ｒ５４となる。
そのため、通常のばらつきの無い電圧より、δＶ／Ｒ５４の電流にＲ４１を乗算した値の電圧Ｖｏｆｓｔだけ高い方向にシフトされて回路Ｃ４５に供給される。
回路Ｃ４５の出力に接続されているＮＰＮトランジスタ４６のＶＢＥ（Ｎ）はＰＮＰトランジスタ３１のＶＢＥ（Ｐ）よりδＶだけ大きいので、ＮＰＮトランジスタ４６のベースとエミッタ間の電圧ドロップは大きい。
その結果、エミッタすなわち出力端子Ｔｏｕｔ３から出力される電圧は通常の設定電圧よりさらにδＶだけ電圧が降下され、入力端子Ｔｉｎ３と出力端子Ｔｏｕｔ３間のＤＣオフセットがキャンセルされ、この状態でＡＣ信号が出力されることになる。

以上のべたように、カレントミラー回路を構成するトランジスタのエミッタにＶＢＥ（Ｐ）とＶＢＥ（Ｎ）の差に相当する電圧を発生させたことになり、それによる差電流(Ｉｃｏｍ)を付加することで、Ｖｏｆｓｔを発生させるＮＰＮ型とＰＮＰ型のエミッタフォロワ回路で発生するＶＢＥ（Ｎ）とＶＢＥ（Ｐ）の差電圧の符号を反転させた電圧を発生することが出来る。
このときのＶＢＥ（Ｎ）とＶＢＥ（Ｐ）の差電圧はカレントミラー回路の抵抗Ｒ（５２，５４）とＲｏｆｓｔ（抵抗４１）の比で一意に決まる。ここで、図３の回路Ｃ４５では入出力間での電位差はないとしている。
また、図３にはＩｒｅｆが流れる初段のカレントミラー回路にＮＰＮ型のトランジスタを使っているが、この回路に限定されるべきものでなく、ＰＮＰ型のトランジスタを使った場合も同様に形成することが出来、これに伴い他のトランジスタは導電型を適宜変形するとよい。

このように、図３に示すバッファ回路の入出力間で固定電圧差を発生させる回路において、ＮＰＮ型トランジスタとＰＮＰ型トランジスタそれぞれのエミッタフォロワ回路において生じるＶＢＥ（Ｐ）とＶＢＢＥ（Ｎ）間でのプロセスばらつきが発生してもそのオフセット電圧は補正される。また、エミッタフォロワ回路を用いているので、増幅回路による帰還で電圧差を抑えた回路よりも周波数特性を向上させることが出来る。
さらに、図３のＤＣ（直流）オフセットキャンセル回路５０では、ＮＰＮ型とＰＮＰ型のエミッタフォロワ回路を組み合わせたバッファ回路の対が1対の例を示しているが、複数個設けた場合でも図３の抵抗Ｒ（３５，３９；５２，５４）とＲｏｆｓｔ（抵抗４１）の比を制御することで同様な補正が可能である。

図４に他の実施形態例である、ＤＣ（直流）オフセットキャンセル回路８０の回路構成を示す。
このＤＣ（直流）オフセットキャンセル回路８０は、図３に示す定電流ＩｒｅｆとＩｃｏｍを発生させる定電流源の回路構成と、それに対応した出力ＮＰＮトランジスタ４６の電流源を構成する回路構成が異なる。ここでは両者の異なる回路構成について説明する。
基準電流Ｉｒｅｆが流れる回路は、ダイオード構成のＮＰＮトランジスタ３３とさらに同じ導電型のダイオード構成されたＮＰＮトランジスタ８１，８２が直列接続され、ＮＰＮＰトランジスタ８２のエミッタは抵抗８３を介してＧＮＤに接続されている。
これに対応して、カレントミラー回路を構成するＮＰＮトランジスタ３７のエミッタはダイオードを構成するＰＮＰトランジスタ８４，８５が直列接続され、ＰＮＰトランジスタ８５のコレクタ（ベース）は抵抗８６を介してＧＮＤに接続されている。
出力ＮＰＮトランジスタ４６の電流源を構成しているＮＰＮトランジスタ４７とダイオードを構成するＰＮＰトランジスタ９１，９２が直列接続され、ＰＮＰトランジスタ９２のコレクタ（ベース）は抵抗９３を介してＧＮＤに接続されている。したがって、ＮＰＮトランジスタ４６の、コレクタまたはエミッタに流れる電流は、ＮＰＮトランジスタ４７のコレクタに流れる電流と同じである。

次に、ＤＣ（直流）オフセットキャンセル回路８０の回路動作について、図４を用いて説明する。
基準電流Ｉｒｅｆがカレントミラー回路を構成するダイオード（ＮＰＮトランジスタ３３，８１，８２）と抵抗８３に流れる。
これに対応して、カレントミラー回路を構成するＮＰＮトランジスタ３７とダイオードを構成するＰＮＰトランジスタ８４，８５と抵抗８６にＩｒｅｆ＋Ｉｃｏｍの電流が流れる。
この電流Ｉｃｏｍは、抵抗８３と抵抗８６の値が等しいと仮定すると、Ｉｃｏｍ＝２×δＶ／Ｒ（８３，８６）＝２×（ＶＢＥ（Ｎ）−ＶＢＥ（Ｐ））／Ｒ（８３，８６）と表される。これ以外に抵抗比が異なったり、トランジスタの面積比が異なったりしても同様に計算することができる。

上述したＩｒｅｆ＋Ｉｃｏｍが抵抗３５とダイオードを構成するＰＮＰトランジスタ３６と、抵抗３９とＰＮＰトランジスタ４０で構成されるカレントミラー回路で折り返されてオフセット抵抗Ｒｏｆｓｔ（抵抗４１）に供給される。
したがって、この抵抗４１に発生する電圧は、通常の電圧Ｉｒｅｆ×Ｒ４１よりＩｃｏｍ×Ｒ４１だけ更に上昇する。
いま、ＶＢＥ（Ｎ）がＶＢＥ（Ｐ）よりδＶだけ大きいと仮定すると、回路Ｃ４５の入力は、通常の電位よりさらにＩｃｏｍ×Ｒ４１のδＶだけ上昇する。
これに対して、出力トランジスタのＮＰＮトランジスタ４６のベース・エミッタ電位すなわちＶＢＥ（Ｎ）は通常よりδＶだけ大きいので、エミッタの電位はδＶの増加分を含んだＶＢＥ（Ｎ）降下する。すなわち、ＮＰＮトランジスタ４６のエミッタの出力電位は通常の電圧よりさらにδＶだけ下がる。
その結果、Ｒｏｆｓｔ（抵抗４１）で発生したＩｃｏｍ×抵抗４１の電圧上昇分により、出力のＮＰＮトランジスタ４６のベース・エミッタ間電圧の増加分δＶはキャンセルされ、入力端子Ｔｉｎ４と出力端子Ｔｏｕｔ４間のＤＣオフセットはキャンセルすることができる。
上述した例では、１例として、ＮＰＮトランジスタのＶＢＥ（Ｎ）がＰＮＰトランジスタのＶＢＥ（Ｐ）より大きいとしたが、明らかに逆の場合でも成立する。

図４では、ＮＰＮ型とＰＮＰ型のエミッタフォロワ回路を組み合わせたバッファ回路の対が1対の例を示したが、複数個設けた場合でも図４のＲ（抵抗３５，３９；８３，８６）とＲｏｆｓｔ（抵抗４１）の比を制御することで同様な補正が可能である。
このように、電流源を構成するカレントミラー回路のエミッタにダイオードを挿入するだけで、補正回路が実現できるため、非常に簡易な回路で補正が実現できる。
また、図４の場合はダイオードが２段であるが、このダイオードを複数段設けることで、バッファ回路の対が２対以上になった場合のＲ（抵抗３５，３９；８３，８６）とＲｏｆｓｔ（抵抗４１）の比の補正量を制御することが出来る。

図５に他の実施形態例であるＤＣ（直流）オフセットキャンセル回路１００の回路構成を示す。
このＤＣ（直流）オフセットキャンセル回路１００は、図３に示したＤＣ（直流）オフセットキャンセル回路５０の出力用ＮＰＮトランジスタ４６の電流源の回路構成とこれを駆動する回路構成が異なる。ここでは、図３の回路構成と異なる部分について説明する。
図５に示すように、Ｉｒｅｆ＋Ｉｃｏｍが流れるＰＮＰトランジスタ３６のベースにＰＮＰトランジスタ１１１のベースを接続し、エミッタは抵抗１１０の一方の端子に接続し、この抵抗１１０の他方の端子は電源＋ＶＣＣに接続される。
ＰＮＰトランジスタ１１１のコレクタはダイオードを構成するＮＰＮトランジスタ１１２のコレクタとベースに接続されると共にＮＰＮトランジスタ１１５のベースに接続される。
ＮＰＮトランジスタ１１２のエミッタは抵抗１１３を介してＧＮＤに接続される。
出力用ＮＰＮトランジスタ４６のベースは回路Ｃ４５の出力に接続され、コレクタは電源＋ＶＣＣに接続され、またエミッタはＮＰＮＰトランジスタ１１５のコレクタと出力端子Ｔｏｕｔ５に接続される。
ＮＰＮトランジスタ１１５のエミッタは抵抗１１６を介してＧＮＤに接続される。

このＤＣ（直流）オフセットキャンセル回路１００の回路動作は図４のＤＣ（直流）オフセットキャンセル回路８０と基本的に同じである。しかし、出力用ＮＰＮトランジスタ４６に接続された電流源ＮＰＮトランジスタ１１５のエミッタは抵抗１１６を介してＧＮＤに接続されていて、このＮＰＮトランジスタ１１５と抵抗１１６間にダイオードは接続されていない。
これは、抵抗１１０、ＰＮＰトランジスタ１１１、図５に示す（２）ブロックのＮＰＮトランジスタ１１２（ダイオード）と抵抗１１３に対して、ＮＰＮトランジスタ１１５と抵抗１１６でカレントミラー回路を構成するようにして、ＮＰＮトランジスタ１１５と抵抗１１６間にダイオードを設ける必要が無い構成としたことによる。
その結果、ＮＰＮトランジスタ１１５のＶｃｅｓａｔ（コレクタ・エミッタ）飽和電圧におけるコレクタ電圧、すなわち出力端子Ｔｏｕｔの電圧を１ＶＢＥ（Ｐ）だけ下げることができ、ＮＰＮトランジスタ４６のダイナミックレンジを拡大することができる。

このように、抵抗３９、ＰＮＰトランジスタ４０、Ｒｏｆｓｔ（抵抗４１）とＰＮＰトランジスタ３１で構成された補正電圧比を発生するブロック(１)と、抵抗１１０、ＰＮＰトランジスタ１１１、ダイオード（ＮＰＮトランジスタ１１２）と抵抗１１３で構成された電流を折り返すブロック(２)の２つに分けることで、内部回路の電位を１ＶＢＥ分ロスすることを減らすことができる。

図６に本発明の他の実施形態例のＤＣ（直流）オフセットキャンセル回路１５０の回路構成例を示す。
この図６に示す主要な回路構成は、図５に示した回路構成に使用されたトランジスタの導電形を逆にした例であり、入力端子Ｔｉｎ６に接続されたエミッタフォロワ回路を構成するトランジスタをＮＰＮ型とし、ＩｒｅｆとＩｒｅｆ＋Ｉｃｏｍが流れる初段のカレントミラー回路のダイオードをＰＮＰとＮＰＮトランジスタで構成するトランジスタを入れ替えることで昇圧方向のＶｏｆｓｔだけでなく、降圧方向のＶｏｆｓｔも可能とした。
入力端子Ｔｉｎ６はＮＰＮトランジスタ１５１のベースに接続され、このＮＰＮトランジスタ１５１のコレクタは電源＋ＶＣＣに接続され、エミッタは抵抗１６１の一方の端子に接続されている。
抵抗１６１の他方の端子は回路Ｃ１６５の入力とＮＰＮトランジスタ１６２のコレクタに接続され、このＮＰＮトランジスタ１６２のベースはＮＰＮトランジスタ１５３，１５８のベースに接続され、エミッタはＮＰＮトランジスタ１６３のコレクタとベースに接続されている。ダイオードを構成するＮＰＮトランジスタ１６３のエミッタは抵抗１６４を介してＧＮＤに接続される。
基準電流Ｉｒｅｆが供給される入力端子１５２はダイオード構成のＮＰＮトランジスタ１５３のコレクタとベースに接続され、このＮＰＮトランジスタ１５３のエミッタはダイオードを構成するＰＮＰトランジスタ１５４のエミッタに接続される。ＰＮＰトランジスタ１５４のベースとコレクタは抵抗１５５を介してＧＮＤに接続される。
抵抗１５６の一方の端子は電源＋ＶＣＣに接続され、他方の端子はダイオードを構成するＰＮＰトランジスタ１５７のエミッタに接続され、ＰＮＰトランジスタ１５７のベースとコレクタはＮＰＮトランジスタ１５８のコレクタに接続される。
ＮＰＮトランジスタ１５８のベースはＮＰＮトランジスタ１５３のベースに接続され、エミッタはダイオードを構成するＰＮＰトランジスタ１５９のコレクタ、ベースに接続される。ＰＮＰトランジスタ１５９のエミッタは抵抗１６０を介してＧＮＤに接続される。
回路Ｃ１６５の出力はＰＮＰトランジスタ１６８のベースに接続され、ＰＮＰトランジスタ１６８のコレクタはＧＮＤに接続され、エミッタは出力端子Ｔｏｕｔ６とＰＮＰトランジスタ１６７のコレクタに接続される。
ＰＮＰトランジスタ１６７のベースはＰＮＰトランジスタ１５７のベースとコレクタに接続され、エミッタは抵抗１６６を介して電源＋ＶＣＣに接続される。

図６に示すＤＣ（直流）オフセットキャンセル回路１５０の回路動作について説明する。
Ｉｒｅｆの電流がダイオード構成のＮＰＮトランジスタ１５３とＰＮＰトランジスタ１５４と抵抗１５５に流れると、それに応じてカレントミラー回路を構成するＮＰＮトランジスタ１６２、ダイオード構成のＮＰＮトランジスタ１６３と抵抗１６４にＩｒｅｆ＋Ｉｃｏｍの電流が流れる。
このＩｒｅｆ＋Ｉｃｏｍの電流により、Ｒｏｆｓｔ（抵抗１６１）にオフセットキャンセル電圧が発生し、ＤＣ電圧のレベルがシフトされ、ＮＰＮトランジスタ１５１で構成されるエミッタフォロワ回路と回路Ｃ１６５の出力に接続されているＰＮＰトランジスタ１６８のエミッタフォロワ（回路）間の電圧差をキャンセルする。
すなわち、ＶＢＥ（Ｎ）とＶＢＥ（Ｐ）との差電圧をキャンセルする。たとえば、ＮＰＮトランジスタ１５１のＶＢＥ（Ｎ）が、ＰＮＰトランジスタのＶＢＥ（Ｐ）より大きく、この差をδＶとすると、ＮＰＮトランジスタ１５１のエミッタにはＩｒｅｆ＋Ｉｃｏｍ（δＶ／Ｒ１６４）流れ、このＩｃｏｍだけ電流が小さくなる。その結果、回路Ｃ１６５の入力と出力はＩｃｏｍ＝δＶ／Ｒ１６４だけ電位が上がる。
すると、ＰＮＰトランジスタ１６８のベースもＩｃｏｍ×Ｒ１６１だけ電位が上昇するが、ＶＢＥ（Ｐ）はδＶだけ低いのでその差分は打ち消され、ＰＮＰトランジスタ１６８のエミッタすなわち出力端子の電位は固定される。したがって、エミッタフォロワ回路を構成する、ＮＰＮトランジスタ１５１とＰＮＰトランジスタ１６８間のＤＣ電位差はキャンセルされる。
このように、図５に示したＮＰＮ型とＰＮＰ型のダイオードをそれぞれ入れ替えることで昇圧方向のＶｏｆｓｔだけでなく、降圧方向のＶｏｆｓｔもできる。

図７に本発明の他の実施形態例である、ＤＣ（直流）オフセットキャンセル回路１８０の回路構成例を示す。この回路構成は図３に示した回路構成と主要部は同じである。しかし、Ｉｒｅｆ＋Ｉｃｏｍ電流を発生する回路構成が異なる。
図７に示す初段のカレントミラー回路では、ＮＰＮ型のダイオードとＰＮＰ型のダイオード差分の電圧に対応する電流が発生するが、厳密にはＩｒｅｆとＩｒｅｆ＋Ｉｃｏｍの電流差があるため電流密度が異なり、エミッタ電位が異なる。
ＩｒｅｆとＩｒｅｆ＋Ｉｃｏｍ分の差は抵抗Ｒ（抵抗１８４，１８６，１９０，１９１）とＲｏｆｓｔ（抵抗１９３）の比で一意に調整は可能であるが、図７に示す演算増幅器を用いることでその差分も吸収し、より厳密にＶｏｆｓｔが制御可能になる。

図７のＤＣ（直流）オフセットキャンセル回路１８０は、基準電流Ｉｒｅｆがダイオードを構成するＮＰＮトランジスタ１８３のコレクタとベースと演算増幅器１８５の非反転入力端子に接続され、このＰＮＰトランジスタ１８３のエミッタは抵抗１８４を介してＧＮＤに接続される。
演算増幅器１８５の出力はＮＰＮトランジスタ１８８のベースに接続され、このＮＰＮトランジスタ１８８のエミッタは演算増幅器１８５の反転入力端子とダイオードを構成するＰＮＰトランジスタ１８９のエミッタに接続され、コレクタはダイオード構成のＰＮＰトランジスタ１８７のコレクタとベースにそれぞれ接続される。
ＰＮＰトランジスタ１８９のベースとコレクタは抵抗１９０を介してＧＮＤに接続される。
また、ＰＮＰトランジスタ１８７のエミッタは抵抗１８６を介して電源＋ＶＣＣに接続される。ＰＮＰトランジスタ１８７のベースにベースが接続されたＰＮＰトランジスタ１９２のエミッタは抵抗１９１を介して電源＋ＶＣＣに接続され、コレクタは抵抗１９３の一方の端子と回路Ｃ１９５の入力に接続される。
抵抗１９３の他方の端子はエミッタフォロワ回路を構成するＰＮＰトランジスタ１８１のエミッタに接続され、このＰＮＰトランジスタ１８１のベースは入力端子Ｔｉｎ７に、コレクタはＧＮＤにそれぞれ接続される。
回路Ｃ１９５の出力はＮＰＮトランジスタ１９６のベースに接続され、ＮＰＮトランジスタ１９６のコレクタは電源＋ＶＣＣに接続され、エミッタはＮＰＮトランジスタ１９７のコレクタと出力端子Ｔｏｕｔ７に接続される。
ＮＰＮトランジスタ１９７のベースはＮＰＮトランジスタ１８８のベースに、またエミッタはダイオードを構成するＰＮＰトランジスタ１９８のエミッタにそれぞれ接続される。
ＰＮＰトランジスタ１９８のベースとコレクタは抵抗１９９を介してＧＮＤに接続される。

図７に示すＤＣ（直流）オフセットキャンセル回路１８０の回路動作について説明する。
基準電流Ｉｒｅｆがダイオード（ＮＰＮトランジスタ１８３）と抵抗１８４に流れると、ＮＰＮトランジスタ１８３のコレクタとベース電位が演算増幅器１８５に供給され、出力がＮＰＮトランジスタ１８８のエミッタを介して反転入力端子に供給される。この演算増幅器１８５は負帰還回路を構成しているので、ダイオードを構成するＰＮＰトランジスタ１８９のエミッタ電位はＮＰＮトランジスタ１８３のコレクタとベース電位に正確に等しくなる。
ダイオードを構成するＮＰＮトランジスタ１８３のＶＢＥ（Ｎ）とＰＮＰトランジスタ１８９のＶＢＥ（Ｐ）の差電圧δＶによりＩｃｏｍ＝δＶ／Ｒ１９０のキャンセル電流が発生し、Ｉｒｅｆ＋Ｉｃｏｍがカレントミラー回路を構成する抵抗１８６、ＰＮＰトランジスタ１８７と抵抗１９１、ＰＮＰトランジスタ１９２で折り返され、Ｒｏｆｓｔ（抵抗１９３）でキャンセル電圧Ｖｏｆｓｔが発生する。
このＶｏｆｓｔ電圧が、回路Ｃ１９５の出力に接続されているエミッタフォロワ回路のＮＰＮトランジスタ１９６のベースに供給され、エミッタではＮＰＮトランジスタ１９６の（δＶを含んだ）ＶＢＥ（Ｎ）だけ電圧が下がり、ＰＮＰトランジスタ１８１とＮＰＮトランジスタ１９６のＶＢＥ（Ｐ）とＶＢＥ（Ｎ）の差電圧δＶの変動はキャンセルされ、出力端子Ｔｏｕｔ７のＤＣ電位は固定される。

このように、ＩｒｅｆとＩｒｅｆ＋Ｉｃｏｍ分の差はＲ（抵抗１８４，１８６，１９０，１９１）とＲｏｆｓｔ（抵抗１９３）の比で一意に調整は可能であるが、演算増幅器を用いることでその差分も吸収し、より厳密にＶｏｆｓｔを制御することができる。

図８に本発明の他の実施形態例である表示装置２１０を示す。
表示装置２１０は、ＲＧＢディジタル信号処理回路２１１、Ｄ／Ａ（ディジタル／アナログ）変換器２１２、６ｄＢアンプとディスプレイ２１４などで構成され、ディジタル映像信号をアナログ信号に変換して、増幅してディスプレイに表示するようにしている。
この表示装置２１０の一部を構成する、６ｄＢアンプ２１３のブロック構成を図９に示す。入力端子Ｔｉｎ８Ａ，Ｔｉｎ８Ｂからたとえば映像信号（Ａ，Ｂ）がそれぞれアンプ２３１とアンプ２３２に供給され、このアンプ出力をスイッチ２３３で切り替え、ＤＣオフセットキャンセル回路２３４に出力する。ＤＣオフセットキャンセル回路２３４の出力は、利得６ｄＢを有する負帰還増幅回路を構成しているアンプ２３５の非反転入力端子に供給され、利得倍された信号が出力端子Ｔｏｕｔ８から導出され、図８に示してあるディスプレイ２１４に出力される。
図９に示すＤＣオフセットキャンセル回路２３４は図１から図７に示した回路で構成されていて、エミッタフォロワ回路によるＶＢＥの差電圧をキャンセルすることにより、後段の６ｄＢアンプ（負帰還増幅回路）で、前段のオフセット電圧を増幅しないようにした。
この結果、６ｄＢアンプの出力電圧の範囲を制限することがなくなり、ダイナミックレンジを減少させることは無く、安定した動作が確保できる。

以上述べたように、ＮＰＮトランジスタとＰＮＰトランジスタを用いたエミッタフォロワ回路のＶＢＥがばらついても、このばらつき量の符号を反転させた電位差を発生させることで、プロセス上のばらつきを吸収できるようにし、誤差を検出する回路を設けることなく、符号を反転させる電位差発生回路でＤＣオフセットをキャンセルできるようにした。

ＤＣオフセット回路の回路図である。 ＤＣオフセット回路の回路図である。 ＤＣオフセットキャンセル回路の回路図である。 ＤＣオフセットキャンセル回路の回路図である。 ＤＣオフセットキャンセル回路の回路図である。 ＤＣオフセットキャンセル回路の回路図である。 ＤＣオフセットキャンセル回路の回路図である。 ＤＣオフセットキャンセル回路の回路を用いた表示装置のブロック構成図である。 図８に示した表示装置のアンプ回路の回路図である。 エミッタフォロワ回路図である。 エミッタフォロワ回路を用いた応用回路の回路図である。

符号の説明

１０，３０…ＤＣオフセット回路、５０,８０，１００，１５０，１８０，２３４…ＤＣオフセットキャンセル回路、１１,３１，３６,４０,５３,５６，８４,８５,９１,９２，１０３，１１１，１５４，１５７，１６７，１６８，１８１，１８７，１８９，１９２，１９８，３０５，３３７…ＰＮＰトランジスタ、１５,３３，３７，４６，４７，５１，８１，８２，１０１，１１２，１１５，１５１，１５３，７，１５８，１５９，１６３，１８３，１８８，１９６，１９７，３０１，３３１…ＮＰＮトランジスタ、１２，３４，３５，３８，３９，４１，４８，５２，５４，５７，８３，８６，９３，１０２，１０４，１１０，１１３，１１６，１５５，１５６，１６０，１６１，１６４，１６６，１８４，１８６，１９０，１９１，１９３，１９９，２３６，２３７…抵抗、１３，１６，３０２，３０６，３３２，３３６…定電流源、１４…回路（Ｂ）、１７…バンドギャップレファレンス回路、４５，１６５，１９５…回路Ｃ、１８５…演算増幅器、２１０…表示装置、２１１…ＲＧＢディジタル信号処理回路、２１２…Ｄ／Ａ（ディジタル／アナログ）変換器、２１３…６ｄＢアンプ、２１４…ディスプレイ、２３１，２３２，２３５…アンプ、２３３…スイッチ、３３５…回路Ａ。

Claims (9)

1. 第１と第２のバッファ回路と、
   前記第１と第２のバッファ回路間の直流オフセット電圧に対応する電流を発生する電流発生回路と、
   前記電流発生回路から出力された電流応じて補正電圧を発生させる電位差発生回路と
   を有し、
   前記補正電圧を、前記第１のバッファ回路または第２のバッファ回路に供給することにより、前記第１と第２のバッファ回路間の直流オフセット電圧をキャンセルすることを特徴とするＤＣオフセットキャンセル回路。
2. 前記第１と第２のバッファ回路は互いに異なる第１と第２の導電型のバイポーラトランジスタを有するエミッタフォロワ回路である
   請求項１記載のＤＣオフセットキャンセル回路。
3. 前記電位差発生回路は、前記第１のバッファの出力に接続された抵抗を有し、該抵抗で補正電圧を発生する
   請求項１記載のＤＣオフセットキャンセル回路。
4. 前記電流発生回路は、第１と第２の導電型のバイポーラトランジスタを有するカレントミラー回路を有し、該第１と第２の導電型のバイポーラトランジスタのベース・エミッタ間の電位差に応じた電流を発生する
   請求項１記載のＤＣオフセットキャンセル回路。
5. 前記カレントミラー回路は、直列に複数個のトランジスタを接続し、少なくとも１個のトランジスタを第１の導電型とし、他のトランジスタを第２の導電型とする
   請求項４記載のＤＣオフセットキャンセル回路。
6. 第１の導電型の第１のバッファ回路と、
   第２の導電型の第２のバッファ回路と、
   互いに異なる導電型の第１と第２のトランジスタを有し、該第１と第２のトランジスタ間の電圧差に応じて差電流を発生するカレントミラー回路と、
   前記カレントミラー回路からの出力電流を電圧に変換する電位差発生回路と
   を有し、
   前記電位差発生回路から出力された電圧を前記第１のバッファ回路または第２のバッファ回路に供給し、前記第１と第２のバッファ回路間の直流オフセット電圧をキャンセルすることを特徴とするＤＣオフセットキャンセル回路。
7. 前記第１と第２のバッファ回路はエミッタフォロワ回路である
   請求項６記載のＤＣオフセットキャンセル回路。
8. 入力信号がＤＣオフセットキャンセル回路に供給され、該ＤＣオフセットキャンセル回路からの出力信号を増幅器でさらに増幅した後、ディスプレイに供給し、映像信号を表示する表示装置であって、
   前記ＤＣオフセットキャンセル回路は、
   第１の導電型の第１のバッファ回路と、
   第２の導電型の第２のバッファ回路と、
   第１と第２のトランジスタで構成され、該第１と第２のトランジスタ間の電圧差に応じて差電流を発生するカレントミラー回路と、
   前記カレントミラー回路からの出力電流を電圧に変換する電位差発生回路と
   を有し、
   前記電位差発生回路から出力された電圧を前記第１のバッファ回路または第２のバッファ回路に供給し、前記第１と第２のバッファ回路間の直流オフセット電圧をキャンセルすることを特徴とする
   表示装置。
9. 前記第１と第２のバッファ回路は互いに導電型が異なるバイポーラトランジスタを有するエミッタフォロワ回路である
   請求項８記載の表示装置。
   

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