JP5785437B2 - 安定化電圧電源回路 - Google Patents
安定化電圧電源回路 Download PDFInfo
- Publication number
- JP5785437B2 JP5785437B2 JP2011109736A JP2011109736A JP5785437B2 JP 5785437 B2 JP5785437 B2 JP 5785437B2 JP 2011109736 A JP2011109736 A JP 2011109736A JP 2011109736 A JP2011109736 A JP 2011109736A JP 5785437 B2 JP5785437 B2 JP 5785437B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- transistor
- collector
- comparator
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Continuous-Control Power Sources That Use Transistors (AREA)
Description
かかるバイポーラトランジスタ低飽和型安定化電圧電源回路は、出力電圧VoutをエラーアンプA1へ帰還させて、増幅段を構成するトランジスタQ1A、ドライバ段を構成するトランジスタQ2A、Q4Aを介して、パワートランジスタQ3Aをフィードバック制御して定電圧を得るよう構成されてなるものである。なお、この種の安定化電圧電源回路としては、例えば、特許文献1等に開示されたものがある。
すなわち、回路起動の際、バイアス端子41Aに先にバイアス電圧VBIASを印加し、次いで、入力電圧VINを印加した場合には、出力電圧VOUTは、入力電圧VINに追従してゆき、出力電圧VOUTが予め定められた設定電圧に達すると定常状態となるのに対して、逆電流は、起動時に、入力電圧VINが上述の出力電圧VOUTの設定電圧よりも低い状態において、パワートランジスタQ3Aのベースからコレクタ電流が流れ込むことで、入力電源電圧印加端子42Aに電流が流出する現象である。
図2に示された回路において、起動時に、入力電圧VINが上述の出力電圧VOUTの設定電圧よりも低い状態において、入力電圧VIN≒出力電圧VOUTとなり、エラーアンプA1の出力に接続されたトランジスタQ1Aのベース電位が上昇してオン状態となり、ドライバトランジスタQ2Aにベース電流が流れ、このドライバトランジスタQ2Aがオン状態となることで、パワートランジスタQ3Aのベース電流が制御される。
すなわち、特許文献2に開示された方法は、図2に示された従来回路における入力電源電圧印加端子42Aに印加される電源電圧VINと、バイアス端子41Aに印加される電圧VBIASを、電源ON/OFFシーケンス回路を用いて、常にVIN>VBIASを保持するようにしたものである。
また、電源ラインを制御するためには、耐電力の大きな素子が必要となるため、必然的に素子形状も大きくなり、ICチップの面積が増大し、コストアップを招く等の新たな問題を招来する。
本発明の他の目的は、IC化におけるチップ面積の増大を招くことなく、逆電流の発生を確実に防止することのできる低飽和型安定化電圧電源回路を提供することにある。
基準電圧と、出力電圧に応じたフィードバック電圧の差がエラーアンプにより検出され、前記エラーアンプの検出出力に応じてドライバを介して出力段を構成するバイポーラパワートランジスタの動作が制御されて出力電圧の安定化が図られるよう構成されてなる安定化電圧電源回路において、
前記バイポーラパワートランジスタのコレクタに外部から印加される入力電源電圧と、前記出力電圧の電位差を比較する比較器が設けられ、
前記比較器は、電圧検出器を有し、前記電圧検出器は電圧検出器用第1及び第2のPNP形トランジスタを有してなり、前記電圧検出器用第1のPNP形トランジスタのベースは、前記入力電源電圧が印加可能とされる一方、前記電圧検出器用第2のPNP形トランジスタのベースは、前記出力電圧が印加可能とされると共に、エミッタには、オフセット用抵抗器の一端が接続され、前記オフセット用抵抗器の他端は、前記電圧検出器用第1のPNP形トランジスタのエミッタと共に、第1の定電流源に接続され、
前記電圧検出器用第1のPNP形トランジスタのコレクタは、電圧検出器用第1の抵抗器を介して、前記電圧検出器用第2のPNP形トランジスタのコレクタは、電圧検出器用第2の抵抗器を介して、共にグランドに接続されると共に、
前記電圧検出器用第2のPNP形トランジスタのコレクタには、比較器用第1のNPN形トランジスタのエミッタが、前記電圧検出器用第1のPNP形トランジスタのコレクタには、比較器用第2のNPN形トランジスタのエミッタが、それぞれ接続され、
前記比較器用第1及び第2のNPN形トランジスタは、相互にベースが接続されると共に、前記比較器用第1のNPN形トランジスタのコレクタと接続され、前記比較器用第1のNPN形トランジスタのコレクタには、第2の定電流源が、前記比較器用第2のNPN形トランジスタのコレクタには、第3の定電流源が、それぞれ接続され、
前記比較器用第2のNPN形トランジスタのコレクタは、比較器用第3のNPN形トランジスタのベースに接続され、前記比較器用第3のNPN形トランジスタのコレクタは、前記エラーアンプの出力端子に接続される一方、エミッタは、グランドに接続されて、前記入力電源電圧と前記出力電圧の電位差に応じて、入力電源電圧>前記出力電圧が保持されるように、前記バイポーラパワートランジスタのベース電流を制御可能としてなるものである。
また、比較的簡易な構成の比較器を用いて、従来と異なり、電源ラインを制御することなく逆電流の発生を防止することができるので、大きな素子を必要とすることがなく、そのため、IC化の際のチップ面積の大幅な増大を招くことなく、低コストでの実現が可能となる。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における安定化電圧電源回路の回路構成について、図1を参照しつつ説明する。
本発明の実施の形態における安定化電圧電源回路は、基準電圧Vrefと出力電圧に応じたフィードバック電圧との差を検出するエラーアンプ10の出力に基づいて、出力段を構成するパワートランジスタ(図1においては「Q3」と表記)3の動作を制御することで安定化された出力電圧が得られるよう構成されると共に、パワートランジスタ3のコレクタ電圧とエミッタ電圧とを比較して、その比較結果に応じてエラーアンプ10の出力側の電圧を制御可能に構成された比較器101が設けられたものとなっている。
このエラーアンプ10の出力端子には、増幅段を構成する第1のトランジスタ(図1においては「Q1」と表記)1のベースが接続されている。本発明の実施の形態において、第1のトランジスタ1には、NPN形トランジスタが用いられている。
そして、第1のトランジスタ1のコレクタは、第1のバイアス端子41aに接続されており、外部から所定のバイアス電圧VBIASが印加されるようになっている一方、エミッタは、第4の抵抗器(図1においては「R4」と表記)24を介してグランドに接続されている。また、先のエラーアンプ10の出力端子と第1のトランジスタ1のベースとの接続点には、後述する比較器101の出力が印加されるようになっている。
本発明の実施の形態において、第2のトランジスタ2には、NPN形トランジスタが用いられている。
この第2のトランジスタ2のコレクタは、第1の抵抗器(図1においては「R1」と表記)21を介して、第1のバイアス端子41aに接続されると共に、同じくドライバとしての第4のトランジスタ(図1においては「Q4」と表記)4のベースに接続される一方、エミッタは、グランドに接続されたものとなっている。
本発明の実施の形態において、第4のトランジスタ4には、PNP形トランジスタが用いられており、そのエミッタは、第1のバイアス端子41aに接続される一方、コレクタは、出力段を構成するパワートランジスタ3のベースに接続されている。
また、パワートランジスタ3のエミッタとグランドとの間には、出力安定化用キャパシタ(図1においては「C1」と表記)31が接続されると共に、エミッタは、出力端子43に接続されている。
電圧検出器51は、PNP形の第5及び第6のトランジスタ(図1においては、それぞれ「Q5」、「Q6」と表記)5,6を中心に差動増幅を行うよう構成されたものとなっている。
すなわち、本発明の実施の形態において、第5のトランジスタ(電圧検出器用第1のPNP形トランジスタ)5のコレクタは、電圧検出器用第1の抵抗器としての第5の抵抗器(図1においては「R5」と表記)25を介して、第6のトランジスタ(電圧検出器用第2のPNP形トランジスタ)6のコレクタは、電圧検出器用第2の抵抗器としての第6の抵抗器(図1においては「R6」と表記)26を介して、共にグランドに接続されている。
そして、第5のトランジスタ5のベースは、パワートランジスタ3のコレクタ、換言すれば、入力電源電圧印加端子42に接続される一方、第6のトランジスタ6のベースは、パワートランジスタ3のエミッタ、換言すれば、出力端子43に接続されている。
すなわち、第7のトランジスタ(比較器用第1のNPN形トランジスタ)7と第8のトランジスタ(比較器用第2のNPN形トランジスタ)8は、ベースが相互に接続されると共に、第7のトランジスタ7のコレクタに接続され、第7のトランジスタ7のコレクタには、第2の定電流源12が、第8のトランジスタ8のコレクタには、第3の定電流源13が、それぞれ接続されている。
一方、第7のトランジスタ7のエミッタは、先の第6のトランジスタ6のコレクタに、第8のトランジスタ8のエミッタは、先の第5のトランジスタ5のコレクタに、それぞれ接続されている。
この第9のトランジスタ(比較器用第3のNPN形トランジスタ)9のコレクタは、エラーアンプ10の出力端子と共に第1のトランジスタ1のベースに接続される一方、エミッタは、グランドに接続されている。
まず、起動時に、入力電源電圧印加端子42に印加された入力電源電圧VINが、出力電圧VOUTの予め設定された設定電圧VSを下回る状態において、入力電源電圧VINと出力電圧VOUTの電圧差が、比較器101において比較される。なお、ここで、設定電圧VSは、出力電圧VOUTの出力が安定した状態における電圧値である。
すなわち、電圧検出器51の第5及び第6のトランジスタ5,6においては、第6のトランジスタ6のエミッタ側に設けられた第7の抵抗器27により、第6のトランジスタ6にはこの第7の抵抗器27における電圧降下の分、第5のトランジスタ5に対してオフセットが与えられた状態となっており、VIN<VSの状態においては、第5のトランジスタ5がオン状態となる。
そのため、第8のトランジスタ8に電流が流れると共に、第9のトランジスタ9がオンとされる。
そのため、第2のトランジスタ2のベース電流が制限され、同時に第4のトランジスタ4ベース電流も制限されると共に、パワートランジスタ3のベース電流が制限される結果、出力電圧VOUTが、入力源源電圧VINに比べて第7の抵抗器27により設定されたオフセット電圧以上とならないよう電圧上昇が抑圧され、VIN>VOUTの状態に保たれることとなる。
また、上述した本発明の実施の形態においては、比較器101の出力端子を第1のトランジスタ1のベースに接続したが、比較器101の出力端子の接続箇所は、これに限定されるものではなく、パワートランジスタ3のベース電流を制限できる箇所であれば、他の箇所でも良い。
10…エラーアンプ
51…電圧検出器
101…比較器
Claims (1)
- 基準電圧と、出力電圧に応じたフィードバック電圧の差がエラーアンプにより検出され、前記エラーアンプの検出出力に応じてドライバを介して出力段を構成するバイポーラパワートランジスタの動作が制御されて出力電圧の安定化が図られるよう構成されてなる安定化電圧電源回路において、
前記バイポーラパワートランジスタのコレクタに外部から印加される入力電源電圧と、前記出力電圧の電位差を比較する比較器が設けられ、
前記比較器は、電圧検出器を有し、前記電圧検出器は電圧検出器用第1及び第2のPNP形トランジスタを有してなり、前記電圧検出器用第1のPNP形トランジスタのベースは、前記入力電源電圧が印加可能とされる一方、前記電圧検出器用第2のPNP形トランジスタのベースは、前記出力電圧が印加可能とされると共に、エミッタには、オフセット用抵抗器の一端が接続され、前記オフセット用抵抗器の他端は、前記電圧検出器用第1のPNP形トランジスタのエミッタと共に、第1の定電流源に接続され、
前記電圧検出器用第1のPNP形トランジスタのコレクタは、電圧検出器用第1の抵抗器を介して、前記電圧検出器用第2のPNP形トランジスタのコレクタは、電圧検出器用第2の抵抗器を介して、共にグランドに接続されると共に、
前記電圧検出器用第2のPNP形トランジスタのコレクタには、比較器用第1のNPN形トランジスタのエミッタが、前記電圧検出器用第1のPNP形トランジスタのコレクタには、比較器用第2のNPN形トランジスタのエミッタが、それぞれ接続され、
前記比較器用第1及び第2のNPN形トランジスタは、相互にベースが接続されると共に、前記比較器用第1のNPN形トランジスタのコレクタと接続され、前記比較器用第1のNPN形トランジスタのコレクタには、第2の定電流源が、前記比較器用第2のNPN形トランジスタのコレクタには、第3の定電流源が、それぞれ接続され、
前記比較器用第2のNPN形トランジスタのコレクタは、比較器用第3のNPN形トランジスタのベースに接続され、前記比較器用第3のNPN形トランジスタのコレクタは、前記エラーアンプの出力端子に接続される一方、エミッタは、グランドに接続されて、前記入力電源電圧と前記出力電圧の電位差に応じて、入力電源電圧>前記出力電圧が保持されるように、前記バイポーラパワートランジスタのベース電流を制御可能としてなることを特徴とする安定化電圧電源回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011109736A JP5785437B2 (ja) | 2011-05-16 | 2011-05-16 | 安定化電圧電源回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011109736A JP5785437B2 (ja) | 2011-05-16 | 2011-05-16 | 安定化電圧電源回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012242907A JP2012242907A (ja) | 2012-12-10 |
JP5785437B2 true JP5785437B2 (ja) | 2015-09-30 |
Family
ID=47464596
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011109736A Active JP5785437B2 (ja) | 2011-05-16 | 2011-05-16 | 安定化電圧電源回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5785437B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104392703B (zh) * | 2014-12-02 | 2016-08-24 | 京东方科技集团股份有限公司 | 一种稳压电路及其控制方法、显示装置 |
CN113066440B (zh) * | 2021-04-06 | 2022-11-22 | 武汉天马微电子有限公司 | 电压调节电路、显示模组和显示装置 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008040696A (ja) * | 2006-08-04 | 2008-02-21 | Matsushita Electric Ind Co Ltd | 電源回路及びこの電源回路を用いた電力増幅装置 |
JP5331515B2 (ja) * | 2009-02-27 | 2013-10-30 | 新日本無線株式会社 | 安定化電源回路 |
-
2011
- 2011-05-16 JP JP2011109736A patent/JP5785437B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2012242907A (ja) | 2012-12-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10847218B2 (en) | Band-gap reference start-up circuit with greater noise margin for start-up | |
JP2012108834A (ja) | 電流制限回路及び電源回路 | |
JP5785437B2 (ja) | 安定化電圧電源回路 | |
JP6111712B2 (ja) | 増幅回路 | |
JP4655154B2 (ja) | ウィンドウコンパレータ回路 | |
JP2009093446A (ja) | 電圧制御回路 | |
JP2008015779A (ja) | 定電流源回路および電源回路 | |
JP3998487B2 (ja) | 定電圧発生回路 | |
JP5022318B2 (ja) | 演算増幅器 | |
JP2010086057A (ja) | 基準電圧発生回路 | |
US6806770B2 (en) | Operational amplifier | |
JP4904954B2 (ja) | 基準電圧発生回路 | |
JP6036961B2 (ja) | 差動増幅器 | |
JP6108617B2 (ja) | 電圧レギュレータ回路 | |
JP5857931B2 (ja) | 差動増幅器 | |
JP5795934B2 (ja) | 演算増幅器 | |
JP2006287773A (ja) | 高周波電力増幅器用バイアス回路 | |
JP2010055450A (ja) | 定電圧回路 | |
JP5054394B2 (ja) | 電流源制御回路 | |
JP2006060455A (ja) | 定電流ミラー回路 | |
JP2011053765A (ja) | オーバーシュート防止回路 | |
JP5762231B2 (ja) | 演算増幅器 | |
JP2013150192A (ja) | オペアンプおよびシリーズレギュレータ | |
JP2009206870A (ja) | バッファ回路とそれを用いた受光回路 | |
JP2011141653A (ja) | レギュレーター回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140331 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150121 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150210 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150311 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150714 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150724 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5785437 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |