JP2007048283A - マルチループ電圧調整器制御スキームにおける零消去 - Google Patents

Abstract

【課題】 安定な制御ループを備える集積回路化ＤＣ電圧調整器を提供する。
【解決手段】 所要シリコン表面積を最小にした制御ループを備える電圧調整器を提供する。電圧調整器の中の電流制限制御ループで発生した電流制限信号を、電圧制御ループと関連づけられた補償セットで生ずる零を最小にするように、分割する。補償セットは、増幅器の入力端子と出力端子との間に直列に接続した抵抗器（零）とキャパシタ（極）とを含み得る。電流制限信号を分割する過程は、上記抵抗器の第１の側にその電流制限信号の第１の部分を注入する過程と、その抵抗器の第２の側にその電流制限信号の第２の部分を注入する過程とを含む。それら第１の部分と第２の部分との比率を、上記増幅器の利得に基づいて、抵抗器の影響が最小になるように定める。
【選択図】図２

Description

この発明はＤＣ電圧調整器に関し、より詳しくいうと、ＤＣ電圧調整器における誤差増幅器に関する。この誤差増幅器は電圧制御ループおよび電流制限制御ループの両方について単一の補償解を有するので有利である。

通常の電圧調整器は、多様な動作条件にわたって出力電圧を安定化させるために、電圧制御ループを有する。図１Ａは慣用のＤＣ電圧調整器（以下、電圧調整器という）１００を示す。この電圧調整器１００では、誤差増幅器１０２からその出力を出力ドライバ１０３に供給する。出力ドライバ１０３は通常数百または数千ものトランジスタを備える。一方、出力ドライバ１０３の出力電圧ＶＯＵＴは負荷１１０，すなわち抵抗成分１０５および容量成分１０６の両方を有する負荷１１０に供給する。通常の例では、負荷１１０を、電圧調整器１００を構成する集積回路に外付けする。

電圧調整器１００においては、電圧制御ループはＶＯＵＴを供給するノードと電圧源ＶＳＳとの間に直列に接続した抵抗器１０８および１０９を備える。これら抵抗器１０８および１０９の間にあるノード１１１から誤差増幅器１０２の逆極性入力端子に饋還電圧を供給する。通常バンドギャップ回路１０１で生ずる基準電圧Ｖｒｅｆを誤差増幅器１０２の正極性入力端子に供給する。この回路構成において、誤差増幅器１０２は、抵抗器１０８および１０９から成る抵抗性分圧器を用いて上記出力電圧ＶＯＵＴを測定（すなわちサンプリング）し、誤差増幅器１０２への入力電圧の等化を容易にすることができる。この電圧制御ループは電圧調整器１００の正常動作状態において形成される。

標準的な電圧調整器には、その電圧調整器およびその電圧調整器を搭載した集積回路に破壊的な損傷を与える過大電流状態の回避のためにもう一つの制御ループを併せ備えることができる。例えば、図１Ｂは、電圧調整器１００に付加して変形電圧調整器１００’を構成するための電流制限回路１０４の例を示す。電流制限回路１０４は、抵抗器１２０と増幅器１２３との間に直列に接続した二つのＰＮＰトランジスタ１２１および１２２を備える。これらＰＮＰトランジスタ１２１および１２２のベースには出力ドライバ１０３の出力を供給する。ＰＮＰトランジスタ１２１のエミッタと電源電圧ＶＣＣ源との間には抵抗器１２０を接続する。増幅器１２３は、ＶＣＣ源に第１の入力を、ＰＮＰトランジスタ１２１のエミッタに第２の入力を、ＰＮＰトランジスタ１２２のコレクタに第３の入力をそれぞれ接続した増幅器である。

増幅器１２３はその出力を饋還ループ経由で出力ドライバ１０３の入力に供給する。ＰＮＰトランジスタ１２１のコレクタとＰＮＰトランジスタ１２２のエミッタとの間のノードはＰＮＰトランジスタ１２１の導通時に出力電圧ＶＯＵＴを生ずる。この回路構成において、電流制限回路１０４は出力ドライバ１０３の出力電流ＩＳＥＮＳＥを検出する。電流制限状態に達した場合は、増幅器１２３が過剰電流（すなわち正常電流最大値を超えた電流値）に比例する電流を供給する。この電流がそれに応じて出力ドライバ１０３への駆動電流を制限し、集積回路上の局部過熱の発生を防止する。

なお、上記出力電圧ＶＯＵＴが入力電圧ＶＩＮに対して高すぎる状態になった場合（例えば、ＶＩＮ−ＶＯＵＴ＜１５０ｍＶ）、ＰＮＰトランジスタ１２１が飽和状態になり始め、ＰＮＰトランジスタ１２２を導通状態にする。ＰＮＰトランジスタ１２１の飽和開始時に過剰の電荷キャリアが基板に注入される。それら基板内の過剰の電荷キャリアが電圧調整器１００の中の多数の部品の不安定性の原因になる。

一つの実施例では電流制限回路１０４が上記二つの状態を検出し応答する。より詳細に述べると、いずれの場合も（それら状態が潜在的であっても）増幅器１２３は、供給される入力を用いて、電流制限状態の程度やＰＮＰトランジスタ１２１飽和開始時点などに見合った電流を生ずる。なお、念のために挙げれば、増幅器１２３は二つの入力、すなわちＩＳＥＮＳＥについての電圧検出差入力（したがって、増幅器１２３はｇｍ増幅器として作動し得る）と、ＰＮＰトランジスタ１２２への電流検出シングルエンデット入力（したがって、増幅器１２３は電流増幅器としても作動し得る）を有する。

電圧調整器１００’における上記電圧制御ループおよび電流制限制御ループの一方または両方が電圧調整器の不安定化の原因になり得る。すなわち、これら制御ループの各々が電圧調整器の中で負饋還を行わなければならないところ、これら制御ループの中の部品が正帰還を生じて出力電圧ＶＯＵＴに発振を生じさせ、電圧調整器１００’を不安定にする。発振によって、効率的な電圧補正、電流制限状態の解消が妨げられ、電圧調整器１００’の後段の集積回路に損傷を与えることも起こり得る。

ＵＳＰ ６ ２２９ ２８９ ＵＳＰ ６ １５０ ７９８

したがって、この発明の目的は、電圧調整器において安定化した制御ループを構成するシステムおよび方法を提供することである。

この発明の一つの側面によると、電圧調整器の中の制御ループを使用シリコン面積の最小化によって安定化させる。すなわち、電圧調整器の中の電流制限制御ループの発生する電流制御信号を、電圧制御ループ関連の補償セットの零を最小化するように分割し、それによって二つの制御ループの安定化を達成する。上記補償セットは増幅器の入力端子と出力端子との間に直列に接続した抵抗器（零）とキャパシタ（極）とを含む。電流制限信号を分割する過程は、上記抵抗器の一方の側に電流制限信号の第１の部分を注入する過程と、その抵抗器の他方の側にその電流制限信号の第２の部分を注入する過程とを含む。これら第１の部分と第２の部分との比は増幅器の利得に基づいて定め、抵抗器の影響が最小になるようにする。この増幅器を多段誤差増幅器の第２段とする。

例えば、誤差増幅器は第１の増幅器と第２の増幅器とを含み得る。一つの実施例では、その第１の増幅器に差動増幅器を含め、第２の増幅器に電流増幅器を含めることができる。第１の増幅器は、基準電圧源への接続のための第１の入力端子と、電圧制御ループからの信号を受けるための第２の入力端子とを備える。第２の増幅器は第１の増幅器の出力を受ける。上記補償セットを、第２の増幅器の出力と第２の増幅器の入力との間に直列に接続した抵抗器およびキャパシタで構成できる。

誤差増幅器は、電流制限信号を受けて上記補償セットの抵抗器の両側に電流を注入する比率分岐補償回路をさらに含み得る。注入電流の比は第２の増幅器の利得にほぼ等しい。一つの実施例では、この比率分岐補償回路は第１および第２のトランジスタを含み得る。これらトランジスタの各々が、電圧供給源（例えば接地電位点）に接続した端子と、電流制限信号を受けるための制御端子とを備える。しかし、これらトランジスタの各々のもう一つの端子は上記抵抗器のもう一つの側に接続する。一つの実施例では、これら第１および第２のトランジスタを、地気電位供給源を有するＮＭＯＳトランジスタで具体化する。この誤差増幅器を、上記以外の点では標準的な電圧調整器に含め得る。

以下にさらに詳述するとおり、比率分岐補償回路は、電圧制御ループおよび電流制限制御ループの両方を、最小シリコン表面積の利用により安定化できるので有利である。すなわち、補償セットの中の抵抗器の影響を最小に（または消去）することによって、これら二つの制御ループに単一の補償コンデンサを共用することができる。

この発明によると、使用シリコン面積を最小に抑えて電圧制御ループと電圧制限制御ループの両方を安定化させることのできる集積回路化したＤＣ電圧調整器が得られる。

電圧調整器の狙いは安定な出力電圧ＶＯＵＴを提供することである。電圧調整器の中の制御ループは出力電圧ＶＯＵＴの中に不都合な発振を混入させ得る。この発明の一つの側面によると、「極」と「零」とを、シリコン面積利用効率の良い形で、電圧調整器の安定化に用いるので有利である。

［概説：極と零］
安定なループでは、饋還信号は一般に供給源信号（例えば、電圧調整器では基準電圧が供給源信号である）とは逆の極性を有する。したがって、饋還信号は通常は負饋還信号として特徴づけられる。この負饋還信号は、供給源信号に伴うあらゆる変動の逆極性を備え、安定化出力の発生を確実にする。これと対照的に、正饋還は供給源信号と同極性を備え、そのために、供給源信号のごく小さい変動でも増幅して制御ループの安定性を損なう。

饋還信号は制御ループの中で利得の変動を受け、また位相シフトを受ける。ここでいう位相シフトは制御ループの中で生ずる位相変化の総量を意味する。理想的な負饋還は供給源信号との間の位相ずれ１８０°、すなわち−１８０°を始点とする。すなわち、負饋還の位相シフトが１８０°に達すると、その饋還は正饋還になる。

制御ループの位相シフトはBode曲線、すなわちループ利得を周波数の関数として示したBode曲線を用いて算出できる。単位利得（０ｄＢ）で生じた利得の大きさがその制御ループの安定性を定める。「極」は、利得曲線上の勾配変化−２０ｄＢの点として定義される。図１Ｃは極１３１を含むBode曲線１３０と、それに対応する位相シフト算出値曲線１３２とを示す。曲線１３２に示されるとおり、極は、極周波数の１デケード下の極周波数範囲（実際の式は位相シフト＝−ａｒｃｔａｎ（ｆ／ｆｐ））、ただし周波数ｆは周波数ｆｐに位置する極に起因する値）でほぼ−９０°の位相シフト変化を生じさせる。これと対照的に、「零」は利得曲線上の勾配変動＋２０ｄＢの点として定義される。図１Ｄは「零」１４１を有するBode曲線と、それに対応する位相シフト算出値曲線１４２とを示す。曲線１４２に示されるとおり、「零」は、極周波数の１デケード上および１デケード下の極周波数範囲（実際の式は位相シフト＝ａｒｃｔａｎ（ｆ／ｆｐ））でほぼ＋９０°の位相シフト変化を生じさせる。

通常の制御ループには極および零の両方があり、極の各々がBode曲線の勾配を−２０ｄＢ／デケードで減少させ、零の各々が勾配を＋２０ｄＢ／デケードで増加させる。図１Ｅは二つの極１５１および１５３と二つの零１５２および１５４を有するBode曲線１５０と、それに対応する位相シフト曲線１５５を示す。この実施例では、１ｋＨｚで生ずる極１５１，１０ｋＨｚで生ずる零１５２，１００ｋＨｚで生ずる極１５３，および１ＭＨｚで生ずる零１５４に対してＤＣ利得は４０ｄＢである。なお、極１５１および１５３が−２０ｄＢ／デケードの勾配を生じ、零１５２および１５４がその勾配を０ｄＢ／デケードに戻すことに注目されたい。

制御ループが安定であるか否かの判定のために、０ｄＢにおける位相シフト（単位利得クロスオーバー周波数とも呼び、この場合は１ＭＨｚである）を算定する。位相シフト曲線１５５では、極１５１および１５３も零１５２も−９０°、＋９０°および−９０°の位相シフトにそれぞれ寄与する。上記単位利得クロスオーバー周波数は１００ｋＨｚで生ずるので、零１５４が＋９０°の位相シフトの全部ではないにしてもほぼ全部に寄与する。より詳しくいうと、最後の極が約６０−８０°に寄与する（前掲の三つの極からの−９０°に比較して）。したがって、最終的な位相シフトは−１０乃至−３０°である。位相シフトがこの程度であれば制御ループは安定である。

［制御ループ安定度］
電圧制御ループおよび電流制御ループの各構成部品が極または零の形成に寄与する。また、回路には寄生極が生じ得る（寄生零も生じ得る。寄生零は零と同じ振幅効果をもたらすが極に似た位相シフトを生じさせる右半分平面零（ＲＨＰＺ）として作用する。利得段は通常いくつかの極と一つのＲＨＰＺとを有するが、寄生零による制御ループ中の利得および位相の余裕度の劣化効果は、周波数が高いために、通常はごく小さい）。したがって、両制御ループの安定動作を確保する（すなわち負饋還の発生を確保する）には伝達関数の分析が重要である。上述の安定性の達成のための追加の部品の導入および配置を次に述べる。

図２は所要シリコン面積最小で安定な制御ループを形成できる単純化した電圧調整器を示す。この実施例において、誤差増幅器２１０は、基準電圧１０１および電圧制御ループからの信号を受ける差動増幅器２０１を含む。差動増幅器２０１の出力を電流増幅器２０２に供給し、その電流増幅器２０２の出力を出力ドライバ１０３に供給する。

制御ループの利得および位相特性を制御するために、容量の大きい補償キャパシタ（図示してない）を用い得る。この大容量補償キャパシタは極の発生に寄与するが、この部品の寄与による位相シフトは、電圧調整器のそれ以外の極および零に加わって、総合的にはやはり負饋還動作をもたらす。しかし、大容量補償キャパシタの利用は電圧調整器の動作速度を大幅に低下させ、しかもシリコン面積の増加を伴うので、電圧調整器の市場性を損なう。

上記制御ループの各々により小さい補償キャパシタを用いることもできる。しかし、補償キャパシタはいずれも貴重なシリコン基板表面積を大きく占めるので、システムに集積化するにはコスト高の部品になる。したがって、一つの補償キャパシタを電圧制御ループおよび電流制限ループの両方に共用するのが望ましい。

電圧調整器内で補償回路素子を共用にする際の主な障害は、電圧制御ループのための標準的な補償ループがあることである。図２に示すとおり、この補償ループはノード２０９および２０３の間に直列接続した抵抗器２０５および補償キャパシタ２０４から成る。これらキャパシタ２０４および抵抗器２０５は、電圧制御ループの安定動作確保に十分な利得および位相シフトを生じている過渡状態の期間中に、最適動作を提供できるように調整できるので有利である。

高性能電圧調整器の一つの狙いは、出力ドライバの駆動を安定化させることである。したがって、電圧調整器の中の誤差増幅器の利得はかなり大きくしてある。しかし、利得を大きくする必要があるために、また、あるプロセス条件の影響で、電流制御回路の増幅器は、図１Ｂの構成の誤差増幅器に所望の電流制限補正、すなわち誤差増幅器の出力の補正を達成することができないことがあり得る。

したがって、誤差増幅器の内側段、すなわち出力段よりも大幅に低い利得（およびずっと小さい電流）を有する内側段に電流制限補正を施し、それによって電流制限回路１０４の性能を高めるのが望ましい。なお、電流制限回路１０４の出力、すなわちライン１２４上の信号を誤差増幅器２１０の中のノード２１１に供給するだけでは、電圧制御ループと同じ零を有する伝達関数を生じて不都合な正饋還を起こすだけである。

ライン１２４上の信号をノード２１２に供給するだけではループ不安定性がさらに高くなり得る。すなわち、極および零を備える回路に電流パルスを加えると初期階段状波形（例えば抵抗器から成る零により）が生じ、それに続く漸増波形（例えばキャパシタから成る極により）が生ずる。この階段状および漸増波形は、パルスがノード２１１だけに印加された場合に起こる。しかし、パルスが２１２に印加された場合はそのパルスはキャパシタ２０４経由でノード２０３および増幅器２０２に瞬時に転送され、増幅器２０２で反転される。この段階での初期応答は漸増の始まる前に逆方向に階段状に変動する応答である。短時間ベースの入力波形の反転がＲＨＰＺの特徴である。このように、ノード２１２またはノード２１１にパルスを印加すると、常に零、すなわち左半分平面零または右半分平面零が生ずる。これら二つの種類の零はともに上述の電流制限ループに有害である。

したがって、この発明の一つの側面によると、電流制限回路１０４からの信号を分割してそれら分割ずみの信号をノード２１１および２１２の両方に供給するのに、比率分岐補償回路２０６を用いる。この信号分割のために、比率分岐補償回路２０６は二つのバッファ回路２０７および２０８を備える。図３を参照してさらに述べると、バッファ回路２０７および２０８は、電流増幅器２０２の利得に基づき、特定の値の電流をノード２１２および２１１にそれぞれ供給し、抵抗器２０５（すなわちＲ_ｚｅｒｏ）の影響を相殺しやすくする。この相殺によって、単一の補償キャパシタ２０４（すなわち極）を共用するループ全部を安定化することができ、シリコン表面積の最小化が達成できるので有利である。さらに、この相殺により、電流制限状態におけるループ不安定化に対する懸念なく正常動作でのループ安定達成のための調整が可能になるので有利である。

［誤差増幅器］
図３は比率分岐補償回路を含む誤差増幅器の具体例を示す。この実施例において、差動増幅器２０１はＰＮＰトランジスタ３０１，３０２，３１２および３１３，並びに抵抗器３２０，３２１および３２２を備える。ＰＮＰトランジスタ３０１のベースおよびコレクタは電流源（ＩＢＢＮ）に接続し、エミッタは電圧源ＶＣＣに接続する。ＰＮＰトランジスタ３０２のエミッタは電圧源ＶＣＣに接続し、ベースはＰＮＰトランジスタ３０１のベースに接続し、コレクタはＰＮＰトランジスタ３１２および３１３のエミッタに接続する。これらＰＮＰトランジスタ３１２および３１３のベースは基準電圧ＲＥＦおよび負の入力信号（ＩＮｎ）（すなわち電圧制御ループ上の信号）をそれぞれ受ける。また、ＰＮＰトランジスタ３１２および３１３のコレクタは抵抗器３２０および３２１をそれぞれ経て接地電位点ＧＮＤにそれぞれ接続する。

差動増幅器２０１は、ＮＰＮトランジスタ３１４，３１５および３１８並びに抵抗器３２２を含む電流増幅器２０２への差動出力を供給する。より詳しく述べると、ＰＮＰトランジスタ３１２および３１３のコレクタはＮＰＮトランジスタ３１８および３１５のエミッタにそれぞれ接続されていて差動出力を供給する。ＮＰＮトランジスタ３１４のエミッタは抵抗器３２２経由で接地電位点ＧＮＤに接続してある。ＮＰＮトランジスタ３１４，３１５および３１８のベースはＮＰＮトランジスタ３１４のコレクタに共通に接続してある。この構成において、ダイオード接続のＮＰＮトランジスタ３１４がＮＰＮトランジスタ３１５および３１６のバイアスを設定する。抵抗器３２１０，３２１および３２２の値は、ＰＮＰトランジスタ３１２および３１３からの電流による抵抗器３２０および３２１の電圧降下が抵抗器３２２の電圧降下と同じになるように、それによって差動増幅器２０１および電流増幅器２０２をバランスさせるように設定する。このようにして、入力信号の変動の正確な鏡像をＮＰＮトランジスタ３１５および３１８で生ずるようにする。

この実施例において、比率分岐補償回路２０６はバッファ回路２０６および２０７を構成するＮＭＯＳトランジスタ（図３でもＮＭＯＳトランジスタ２０６および２０７として表示）を含む。ＮＭＯＳトランジスタ２０６および２０７のソースは接地電位点ＧＮＤに接続し、ゲートは電流制限回路（ＣＬｉｍｉｔ）からの信号を受けるように共通に接続し、ドレーンはそれ自身のゲートに接続する。ＮＭＯＳトランジスタ３２３は増幅器３３０（後述）の一部を構成する。ＮＭＯＳトランジスタ３２３は、ダイオード接続により、ＮＭＯＳトランジスタ２０６および２０７への実際のバイアス値をセットアップし、それによって電流値を設定する。より詳しく述べると、ＮＭＯＳトランジスタ３２３の大きさで電流制限ループの利得が定まる。

増幅器３３０は電流増幅器２０２からの差動電流を受けて電圧を発生し、トランスインピーダンス増幅器として作用する。この実施例では、増幅器３３０はＰＮＰトランジスタ３０３，３０４，３０５，３０８および３０９，並びに抵抗器３０６および３０７を含む。ＰＮＰトランジスタ３０４および３０５のエミッタを電圧源ＶＣＣに接続し、ベースを抵抗器３０６および３０７の間のノードに共通に接続する。ＰＮＰトランジスタ３０４のコレクタを抵抗器３０６のもう一つの端子、ＮＰＮトランジスタ３１５のコレクタ、およびＰＮＰトランジスタ３０８のベースに接続する。ＰＮＰトランジスタ３０５のコレクタは抵抗器３０７のもう一つの端子、ＮＰＮトランジスタ３１８のコレクタおよびトランジスタ３０９のベースに接続する。ＰＮＰトランジスタ３０８および３０９のエミッタは電圧源ＶＣＣに接続する。ＰＮＰトランジスタ３０８のコレクタは、ＮＭＯＳトランジスタ３２６のゲートおよびドレーン並びにＮＭＯＳトランジスタ３２７のゲートに接続する。ＰＮＰトランジスタ３０９のコレクタはＮＭＯＳトランジスタ３２７のドレーンに接続する。ＮＭＯＳトランジスタ３２６および３２７のソースは接地電位点ＧＮＤに接続する。

この構成回路において、ノード３１２は増幅器３３０の出力を表す。抵抗器３０６および３０７の大きさ、並びにＰＮＰトランジスタ３０８および３０９の大きさで増幅器３３０の電流利得が定まる。増幅器３３０は余分のＤＣバイアスを要することなく制御ずみの電流利得をもたらすので有利である。

ＮＭＯＳトランジスタ２０６および２０７の大きさの比を算出することは、抵抗器２０５の影響、すなわちＲ_ｚｅｒｏの影響の解消を容易にするのに重要である。抵抗器２０５はＮＭＯＳトランジスタ２０６および２０７のドレーン相互間に接続してある。これと対照的に、ＮＰＮトランジスタ３１８のエミッタとＮＭＯＳトランジスタ２０６のドレーンとの間にはキャパシタ２０４（Ｃ_ｃｏｍｐ）を接続してある。

ここで、持続時間の短いパルスに対してキャパシタが短絡されるものとする。また、ＮＰＮトランジスタ３１８のエミッタにおける実効抵抗が抵抗器２０５の抵抗値よりもずっと小さいものとする。その場合は、ノード２１２および２１１への電流パルスの供給によってノード３１２の電流値の３倍の電流パルスが生ずる。ノード２１２および２１１におけるパルスと同時並行的に上記３倍の電流値の電流パルスをノード３１２に加えると、抵抗器２０５の正味電流は零になる。すなわち、増幅ずみのパルスの影響はほぼ消去されている。したがって、抵抗値２０５の大きさは重要でない。

電流増幅器２０２の利得に基づきＮＭＯＳトランジスタ２０６および２０７の大きさの比を、抵抗器２０５の反対側への供給電流を適切な値にするように選び、それによってＲ_ｚｅｒｏの効果を実効的に消去できるので有利である。例えば、電流増幅器２０２の利得を３とすると、ＮＭＯＳトランジスタ２０６でＭ＝１となりＮＭＯＳトランジスタ２０７でＭ＝３になり得る。このようにして、ノード２１２に得られる注入電流は電流増幅器２０２により３倍に増幅され、ノード２１１に得られる注入電流は、増幅なしで、ノード２１２における注入電流の３倍になる。したがって、注入された電流は抵抗器２０５には現れず、Ｒ_ｚｅｒｏの影響が相殺される。Ｒ_ｚｅｒｏが相殺されると、キャパシタの影響、すなわちＣ_ｃｏｍｐだけが電流制限ループ（ＣＬｉｍｉｔ）で「見られる。」（すなわち、キャパシタ２０４の充電開始に十分な時間の経過ののち）。

一つの実施例では、抵抗器２０５の抵抗値は１００乃至３００キロオームまたはそれ以下の値、例えば１０乃至４０キロオーム程度とする。この発明の一つの側面によると、比率分岐補償回路２０６において選んだ比率が電流増幅器２０２のもたらす利得に近ければ（例えば差が２５％以下）、Ｒ_ｚｅｒｏの影響は負饋還を確保するのに十分に小さく抑え得る。

エミッタを電圧源ＶＣＣに接続しコレクタをＮＭＯＳトランジスタ３１１のドレーンに接続したＰＮＰトランジスタ３１０のベースに電流信号ＩＢＢＮを供給する。ＮＭＯＳトランジスタ３１１はそのソース接地電位点ＧＮＤに接続し、一方、ＰＮＰトランジスタ３０９のコレクタおよびＮＭＯＳトランジスタ２０７のドレーンに接続する。ＰＮＰトランジスタ３１０のコレクタおよびＮＭＯＳトランジスタ３１１のドレーンは誤差増幅器の出力電圧ＯＵＴを生ずる。

ノード３１２における出力信号のバランスした状態を確保するために、上述の信号との対称をもたらす付加部品を含めることができる。例えば、ＰＮＰトランジスタ３０４および３０８並びに抵抗器３０６を、ＰＮＰトランジスタ３０５および３０９並びに抵抗器３０７との対称をもたらすように、それぞれ含めることができる。一方、ＮＭＯＳトランジスタ３２６および３２７で、ノード３１２における電圧をさらにバランスさせるように、鏡像回路を構成できる。なお、これらトランジスタ３２６および３４７は出力デバイス３１１と同じＭＯＳＦＥＴ製造技術で形成できる。ノード３１２における信号不平衡は有害である（すなわち、入力オフセットに備えた補正を行うように上述の制御ループをトリガする）ので、誤差増幅器３００の構成部品は形状の対称性を高めることができて有利である。

この発明の実施例を図面を参照して上に詳述したが、この発明がこれら実施例のみに限定されるものでないことを理解されたい。これら実施例は網羅的に挙げることを意図するものではない。数多くの改変および変形が可能であることは明らかであろう。

例えば、電圧調整器３００には特定のＭＯＳＦＥＴおよびバイポーラトランジスタを用いたが、他の実施例では電極接続を同様に施した反対導電型のトランジスタ（すなわちＮＭＯＳの代わりにＰＭＯＳ、ＮＰＮの代わりにＰＮＰなど）を用いることもできる。さらに、ＭＯＳＦＥＴトランジスタをバイポーラの代わりに採用したり、その逆にしたりすることもできる。例えば、図３の実施例においてＮＭＯＳトランジスタ２０６および２０７に代えてＮＰＮトランジスタを用いることもできる。したがって、電圧調整器３００は、検出対象の回路動作状態に応じた適切なＭＯＳＦＥＴおよびバイポーラトランジスタで具体化できる。

他の実施例では、上述の差動増幅器および電流増幅器に代えて演算増幅器を用いることもできる。したがって、総括的にいうと、誤差増幅器は、第１および第２の増幅器を含み、第２の増幅器の中の二つのノードに接続した比率分岐補償回路を併せ備えることだけを特徴とする回路とすることができる。さらに、他の実施例では、上記比率分岐補償回路を、二つのノードへの電流注入型でなく、二つのノードへの電圧注入型とすることもできる。

したがって、この発明の範囲は、別掲の特許請求の範囲およびそれら特許請求の範囲記載の構成要素の均等物に及ぼすことを意図するものである。

動作の安定した高度集積型のＤＣ電圧調整器として携帯電話など電池駆動式の超小型電子装置の費用効率の改善に広く利用できる。

電圧制御ループを含む単純なＤＣ電圧調整器を示す図。 電圧制御ループおよび電流制限制御ループの両方を含む電圧調整器を示す図。 極のBode曲線とその対応の位相シフトとを示す図。 零のBode曲線とその対応の位相シフトとを示す図。 複数の極のBode曲線とその対応の位相シフトとを示す図。 比率分岐補償回路を含む電圧調整器の例を示す。この比率分岐回路は電圧制御ループおよび電流制限制御ループの両方に対する単一補償解手法を提供できる。 上記比率分岐補償回路の具体例を含む誤差増幅器の例を示す図。

符号の説明

図において共通な参照数字は互いに共通な構成部分を示す。

１００，１００’、２００ ＤＣ電圧調整器（電圧調整器）
１０１ バンドギャップ回路
１０２，２１０ 誤差増幅器
１０３ 出力ドライバ
１０８，１０９ 抵抗器
１１０ 負荷
１０４ 電流制限回路
１２３ 増幅器
２０６ 比率分岐補償回路

Claims (18)

1. 誤差増幅器であって、
   基準電圧を受ける第１の入力端子と電圧制御ループからの信号を受ける第２の入力端子とを有する第１の増幅器と、
   前記第１の増幅器の出力を受ける第２の増幅器と、
   前記電圧制御ループに関連づけられ、前記第２の増幅器の出力と前記第２の増幅器の入力との間に直列に接続した抵抗器およびキャパシタを含む補償セットと、
   電流制限回路からの信号を受けるとともに前記補償セットの前記抵抗器の両側に電流を注入する比率分岐補償回路と
   を含む誤差増幅器。
2. 前記第１の増幅器が差動増幅器を含み、前記第２の増幅器が電流増幅器を含む請求項１記載の誤差増幅器。
3. 前記注入された電流の比が前記第２の増幅器の利得とほぼ等しい請求項１記載の誤差増幅器。
4. 前記比率分岐補償回路が、
   前記抵抗器の第１の側に接続した第１の端子、電圧源に接続した第２の端子、および前記電流制限回路からの前記信号を受ける制御端子を含む第１のトランジスタと、
   前記抵抗器の第２の側に接続した第１の端子、前記電圧源に接続した第２の端子、および前記電流制限回路からの前記信号を受ける制御端子を含む第２のトランジスタと
   を含む請求項１記載の誤差増幅器。
5. 前記第１および第２のトランジスタがＮＭＯＳトランジスタを含み、前記電圧源が接地されている請求項１記載の誤差増幅器。
6. 電圧調整器において制御ループを安定化する方法であって、
   前記電圧調整器の中の電流制限制御ループから電流制限信号を受ける過程と、
   電圧制御ループに関連づけられた補償セットに生じた零を最小化するように前記電流制限信号を分割し、それによって前記電圧制御ループおよび前記電流制限制御ループの両方を安定化する過程と
   を含む方法。
7. 前記補償セットが前記零を生ずる抵抗器を含み、前記電流制限信号を分割する過程が、
   前記抵抗器の第１の側に前記電流制限信号の第１の部分を注入する過程と、
   前記抵抗器の第２の側に前記電流制限信号の第２の部分を注入する過程と
   を含み、
   それによって前記抵抗器の影響を最小にする
   請求項６記載の方法。
8. 前記補償セットが零を含み、前記電流制限信号を分割する過程が、
   前記零を最小にするように分割ずみの前記電流制限信号を供給する過程
   を含む請求項６記載の方法。
9. 電圧調整器であって、
   比率分岐補償回路を有する誤差増幅器と、
   前記誤差増幅器の出力を受けるように接続された駆動回路と、
   前記駆動回路の出力を受けるように接続され、電流制限制御ループのための電流制限信号を発生する電流制限回路と、
   前記電流制限回路の出力を受けるように接続され、前記誤差増幅器への入力信号を供給する電圧制御ループと、
   前記電圧制御ループと関連づけられ、零および極を含む補償セットと
   を含み、
   前記比率分岐補償回路が前記補償セットの中の零を最小化するように前記電流制限信号を分割し、前記電圧制御ループおよび前記電流制限制御ループの両方を安定化する
   電圧調整器。
10. 前記比率分岐補償回路が、前記電流制限信号を受けて前記零の発生のための互いに異なる側に出力を供給する二つのバッファ回路を含む請求項９記載の電圧調整器。
11. 誤差増幅器であって、
    基準電圧を受ける第１の入力端子と電圧制御ループからの信号を受ける第２の入力端子とを有する差動増幅器と、
    前記差動増幅器の出力を受ける電流増幅器と、
    前記電圧制御ループに関連づけられ、前記電流増幅器の出力と前記電流増幅器の入力との間に直列に接続した抵抗器およびキャパシタを含む補償セットと、
    電流制限回路からの信号を受けるとともに前記補償セットの前記抵抗器の両側に電流を注入する比率分岐補償回路と
    を含む誤差増幅器。
12. 前記比率分岐補償回路が、
    第１の電圧源に接続したソースと、前記抵抗器の第１の接続点、すなわち前記抵抗器および前記キャパシタの間に位置する第１の接続点に接続したドレーンとを有する第１のＮＭＯＳトランジスタと、
    前記第１の電圧源に接続したソースと、前記抵抗器の第２の接続点に接続したドレーンとを有する第２のＮＭＯＳトランジスタと、
    を含み、前記第１および第２のＮＭＯＳトランジスタのゲートが電流制限回路出力を受ける請求項１１記載の誤差増幅器。
13. 前記第１の電圧源に接続したソースと、前記電流制限回路出力を受けるドレーンおよびゲートとを有する第３のＮＭＯＳトランジスタをさらに含む請求項１２記載の誤差増幅器。
14. 前記差動増幅器が、
    電流源に接続したベースおよびコレクタと、第２の電圧源に接続したエミッタとを有する第１のＰＮＰトランジスタと、
    前記第２の電圧源に接続したエミッタと、前記第１のＰＮＰトランジスタのベースに接続したベースとを有する第２のＰＮＰトランジスタと、
    前記第２のＰＮＰトランジスタのコレクタに接続したエミッタと、基準電圧を受けるベースとを有する第３のＰＮＰトランジスタと、
    前記第２のＰＮＰトランジスタのコレクタに接続したエミッタと、電圧制御ループ信号を受けるベースとを有する第４のＰＮＰトランジスタと、
    前記第３のＰＮＰトランジスタのコレクタおよび前記第１の電圧源の間に接続した第２の抵抗器と、
    前記第４のＰＮＰトランジスタのコレクタおよび前記第１の電圧源の間に接続した第３の抵抗器と
    を含む請求項１１記載の誤差増幅器。
15. 前記電流増幅器が、
    ベース、コレクタおよびエミッタを有する第１のＮＰＮトランジスタと、
    前記第４のＰＮＰトランジスタの前記コレクタに接続したエミッタ、ベースおよびコレクタを有する第２のＮＰＮトランジスタと、
    前記第３のＰＮＰトランジスタの前記コレクタに接続したエミッタ、および前記第１および第２のＮＰＮトランジスタのベースおよび前記第１のＮＰＮトランジスタのコレクタに接続したベースを有する第３のＮＰＮトランジスタと
    を含み、
    前記第１の抵抗器の前記第１の接続点がまた前記キャパシタの第１の接続点であり、前記キャパシタの第２の接続点が前記第３のＮＰＮトランジスタのエミッタに接続されており、前記第１および第３のＮＰＮトランジスタのコレクタが増幅回路に接続可能であり、
    前記第１の電圧源と前記第１のＮＰＮトランジスタのエミッタとの間に接続した第４の抵抗器
    をさらに含む請求項１４記載の誤差増幅器。
16. 前記増幅回路が、
    前記第２の電圧源に接続したエミッタ、前記第２のＰＮＰトランジスタのベースに接続したベース、および前記第１のＮＰＮトランジスタのコレクタに接続したコレクタを有する第５のＰＮＰトランジスタと、
    前記第２の電圧源に接続したエミッタ、および前記第２のＮＰＮトランジスタのコレクタに接続したコレクタを有する第６のＰＮＰトランジスタと、
    前記第２の電圧源に接続したエミッタ、前記第３のＮＰＮトランジスタのコレクタに接続したコレクタ、および前記第６のＰＮＰトランジスタのベースに接続したベースを有する第７のＰＮＰトランジスタと、
    前記第２の電圧源に接続したエミッタ、前記第６のＮＰＮトランジスタのコレクタに接続したベース、および前記第１の電圧源に接続したコレクタを有する第８のＰＮＰトランジスタと、
    前記第２の電圧源に接続したエミッタ、前記第７のＮＰＮトランジスタのコレクタに接続したベース、および前記第１の電圧源に接続したコレクタを有する第７のＰＮＰトランジスタと、
    前記第６および第７のＰＮＰトランジスタのゲートに接続した第１の接続点、および前記第６のＰＮＰトランジスタのコレクタに接続した第２の接続点を有する第５の抵抗器と、
    前記第６および第７のＰＮＰトランジスタのゲートに接続した第１の接続点、および前記第７のＰＮＰトランジスタのコレクタに接続した第２の接続点を有する第６の抵抗器と
    を含む請求項１５記載の誤差増幅器。
17. 前記第１の電圧源に接続したソース、および前記第８のＰＮＰトランジスタのコレクタに接続したゲートおよびドレーンを有する第５のＮＭＯＳトランジスタと、
    前記第１の電圧源に接続したソース、前記第５のＮＭＯＳトランジスタのゲートに接続したゲート、および前記第９のＰＮＰトランジスタのコレクタに接続したドレーンを有する第６のＮＭＯＳトランジスタと
    をさらに含む請求項１６記載の誤差増幅器。
18. 前記第１の電圧源に接続したソース、前記第９のＰＮＰトランジスタのコレクタおよび前記第１の抵抗器の前記第２の接続点に接続したゲート、および前記誤差増幅器の出力端子に接続したドレーンを有する第４のＮＭＯＳトランジスタと、
    前記第２の電圧源に接続したエミッタ、前記第５のＰＮＰトランジスタのベースに接続したベース、および前記誤差増幅器の出力端子に接続したコレクタを有する第１０のＰＮＰトランジスタと
    をさらに含む請求項１７記載の誤差増幅器。

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