JP4237174B2 - 演算増幅器、積分回路、帰還増幅器及び帰還増幅器の制御方法 - Google Patents

Description

本発明は、演算増幅器及び積分回路に関し、特に、位相補償容量を有する演算増幅器及び積分動作に関する。

入力信号の電流や電圧を積分した信号を出力する積分回路が広く知られている。この積分回路は、容量素子に電荷を充電する積分期間と、容量素子の電荷の放電するリセット期間を繰り返して動作している。積分回路による信号の増幅は、入力信号成分とともに入力ノイズ成分も増幅する。しかし、積分回路の帯域を下げることで、入力ノイズ成分を低減することが出来る。ある一定の周期で駆動する積分回路の帯域を下げるためには、リセット期間を短くし、積分期間を長くする必要がある。

演算増幅器を使用した積分回路のリセット動作は、スルーレートで決まっている。スルーレートとは、出力信号の立ち上がりや立ち下がりの変化率のことである。このスルーレートを大きくしてリセット期間を短くするためには、演算増幅器の消費電流を増やすか演算増幅器の位相補償容量を減らす必要がある。位相補償容量は、演算増幅器の回路安定性とのトレードオフになるため、一般的には、消費電流を増やしてリセット期間を短くしている。

図８は、演算増幅器を使用した従来の積分回路の模式図である。図に示されるように、この積分回路は、演算増幅器Ｏｐ、入力電流源Ｉｃ、リセットスイッチＳＷ、積分容量Ｃｉを備えている。演算増幅器Ｏｐは、＋側の非反転入力端子に基準電圧Ｖ＿ｂｉａｓが入力され、−側の反転入力端子に入力電流源Ｉｃから入力電流Ｉｉｎが入力される。さらに、演算増幅器Ｏｐは、反転入力端子と出力端子との間に、積分容量ＣｉとリセットスイッチＳＷが並列に接続されている。入力電流源Ｉｃからの電流Ｉｉｎによって、積分容量Ｃｉを充放電し、この充放電によって積分された電圧が出力電圧Ｖ＿ｏｕｔとして出力端子に出力される。

図９は、演算増幅器を使用した従来の積分回路のタイミングチャートであり、図８の積分回路の動作を示している。演算増幅器Ｏｐには、一定の電圧の基準電圧Ｖ＿ｂｉａｓと、ハイレベル（＋Ｉ）からローレベル（−Ｉ）の間で変動するアナログ入力電流、またはデジタル入力電流Ｉｉｎが入力される。リセットスイッチＳＷは、一定周期で所定の期間ＯＮするように制御されている。

リセットスイッチＳＷがＯＦＦの期間が、積分容量Ｃｉの充放電によって積分する積分期間となり、リセットスイッチＳＷがＯＮの期間が、積分された電圧を基準電圧Ｖ＿ｂｉａｓへと戻すリセット期間となる。積分期間では、リセットスイッチＳＷがＯＦＦのとなって、入力電流Ｉｉｎによって積分容量Ｃｉに電荷が充放電されるため、出力電圧Ｖ＿ｏｕｔは、基準電圧Ｖ＿ｂｉａｓからハイレベル（＋Ｖ）もしくはローレベル（−Ｖ）へ変化する。リセット期間では、リセットスイッチがＯＮとなって、積分容量Ｃｉの電荷が充放電されるため、出力電圧Ｖ＿ｏｕｔは、ハイレベルもしくはローレベルから基準電圧Ｖ＿ｂｉａｓへ変化する。

図１０は、図８の模式図の従来の積分回路の構成を詳細に示した回路図である。図８との対応関係を説明すると、図１０において、５１７が演算増幅器Ｏｐ、５１８が積分容量Ｃｉ、５１９ａがリセットスイッチＳＷ、５２１が入力電流源Ｉｃに対応している。

演算増幅器５１７は、バイアス回路５１４、差動増幅段５１５、ソース接地増幅段５１６で構成されており、さらに発振を防止するための位相補償抵抗５０５、位相補償容量５０６が付加されている。そして、演算増幅器５１７を用いて積分動作させるために、入力電流源５２１、積分容量５１８、リセットスイッチ５１９ａが、演算増幅器５１７に付加されている。入力電流源５２１は、図９のように正方向の電流または負方向の電流Ｉｉｎを出力する。リセットスイッチ５１９ａは、トランスファーゲート５１９とインバータ５２０により図９のタイミングでＯＮ／ＯＦＦする。

バイアス回路５１４は、定電流源５１３を使用してＰ型ＭＯＳＦＥＴ５１０に定電流を流し、Ｐ型ＭＯＳＦＥＴ５１０、Ｐ型ＭＯＳＦＥＴ５１１及びＰ型ＭＯＳＦＥＴ５１２のカレント・ミラー回路によって、差動増幅段５１５に電流Ｉ１を供給し、ソース接地増幅段５１６に電流Ｉ４を供給する。差動増幅段５１５は、＋側の非反転入力ノード５０２ａに基準電圧Ｖ＿ｂｉａｓが入力され、反転入力５０１ａノードに入力電流Ｉｉｎが入力され、Ｐ型ＭＯＳＦＥＴ５０１，５０２の差動対と、Ｎ型ＭＯＳＦＥＴ５０３，５０４のカレント・ミラー回路によって差動増幅を行う。ソース接地増幅段５１６では、差動増幅段５１５の出力となるノード５０９の電圧に応じてＮ型ＭＯＳＦＥＴ５０７のドレイン電流が変化し、出力電圧Ｖ＿ｏｕｔが変化する。

図９に示した積分期間では、入力電流源５２１から入力電流Ｉｉｎが正方向に最大流れた場合、入力電流Ｉｉｎにより積分容量５１８が充電される。そして、基準電圧Ｖ＿ｂｉａｓ＜＜入力電圧Ｖ＿ｉｎとなるため、電流Ｉ１は全てＰ型ＭＯＳＦＥＴ５０２を流れることから、電流Ｉ１がＰ型ＭＯＳＦＥＴ５０２から位相補償容量５０６へと流れ、位相補償容量５０６が放電される。逆に、入力電流Ｉｉｎが負方向に最大流れた場合、入力電流Ｉｉｎにより積分容量５１８が放電する。そして、基準電圧Ｖ＿ｂｉａｓ＞＞入力電圧Ｖ＿ｉｎとなるため、電流Ｉ１は全てＰ型ＭＯＳＦＥＴ５０１を流れることから、位相補償容量５０６からＮ型ＭＯＳＦＥＴ５０４へ流れ込む方向で電流が流れ、位相補償容量５０６が充電され。この位相補償容量５０６の充放電によって出力電圧Ｖ＿ｏｕｔが変化する。

図９に示したリセット期間では、リセットスイッチ５１９ａがＯＮとなるため、積分容量５１８が充放電し始め、かつ、出力電圧Ｖ＿ｏｕｔを基準電圧Ｖ＿ｂｉａｓに戻すために位相補償容量５０６が充放電し始める。リセット直前に出力電圧Ｖ＿ｏｕｔが基準電圧Ｖ＿ｂｉａｓより低かった場合、リセットによって上記のように位相補償容量５０６からＮ型ＭＯＳＦＥＴ５０４へ流れ込む方向で電流が流れ、位相補償容量５０６が充電され、出力電圧Ｖ＿ｏｕｔがローレベルから基準電圧Ｖ＿ｂｉａｓへと変化する。また、リセット直前に出力電圧Ｖ＿ｏｕｔが基準電圧Ｖ＿ｂｉａｓより高かった場合、リセットによって上記のようにＰ型ＭＯＳＦＥＴ５０２から位相補償容量５０６へ流れ込む方向で電流が流れ、位相補償容量５０６が放電され、出力電圧Ｖ＿ｏｕｔがハイレベルから基準電圧Ｖ＿ｂｉａｓへと変化する。

積分期間でＩｉｎが最大流れた場合及びリセット期間において、Ｉ４≧Ｉ１の条件で出力電圧Ｖ＿ｏｕｔの変化量（スルーレート）＝電流Ｉ１／位相補償容量５０６となり、差動増幅段５１５の電流Ｉ１と位相補償容量５０６で決定される（Ｉ４≧Ｉ１）。

尚、従来の演算増幅器を用いた積分回路として特許文献１，２が知られている。
特開平９−３３１４８２号公報 特表２０００−５１６０７５号公報

一般的に、積分回路では、入力ノイズ成分を低減するため帯域を下げる場合等に、ある一定周期の中でリセット時間を短くすることがある。この場合、短いリセット期間中に確実なリセット動作を行う必要があるため、その短いリセット期間に合わせて演算増幅器のスルーレートを上げなければならない。スルーレートは、上記のように、差動増幅段の電流と位相補償容量により決定するため、スルーレートを上げるためには、差動増幅段の電流値を増やすか位相補償容量値を減らす必要がある。

一方、演算増幅器にとって、大きな積分容量は負荷として見えるため、回路安定性を得るために大きな位相補償容量値が必要となる。これは、位相補償容量値を大きくすることで、第一ポール周波数ωｐ１を低周波数にし、回路安定性の１つの指標である位相余裕を確保できるからである。

このように、回路の安定性のためには大きな位相補償容量が必要である。しかしながら、位相補償容量を大きくするとスルーレートが下がるため、スルーレートを大きくしようとすると、差動入力段の電流値を増加させる必要があり、演算増幅器の消費電流が増加するという問題がある。

本発明にかかる演算増幅器は、基準電位と入力信号の電位とが印加され、前記基準電位に対して前記入力信号の差動増幅を行う差動増幅回路（例えば、図１の差動増幅段１２２）と、前記差動増幅された信号を出力する出力回路（例えば、図１のソース接地増幅段１２３）と、前記差動増幅回路の出力と前記出力回路の出力の間に接続され、前記出力回路から出力される信号の位相を補償する位相補償容量（例えば、図１の位相補償容量１０６）と、前記位相補償容量の充放電を制御する充放電制御回路（例えば、図１の充放電制御回路１２５）とを備え、前記位相補償容量の一端は、前記充放電制御回路の制御に応じて前記基準電位が印加されるものである。この演算増幅器によれば、前記充放電制御回路によって前記位相補償容量の充放電を制御するため、前記演算増幅器の電流（例えば、図１の電流Ｉ１）と前記位相補償容量で決まるスルーレートよりも高速に動作することができる。

また、本発明にかかる積分回路は、演算増幅器（例えば、図１の演算増幅器１２０）と、前記演算増幅器に並列に接続された積分容量（例えば、図１の積分容量１３１）と、前記積分容量に並列に接続されたリセットスイッチ（例えば、図１のリセットスイッチ１３２ａ）と、を有する積分回路であって、前記演算増幅器は、基準電位と入力信号の電位とが印加され、前記基準電位に対して前記入力信号の差動増幅を行う差動増幅回路（例えば、図１の差動増幅段１２２）と、前記差動増幅された信号を出力する出力回路（例えば、図１のソース接地増幅段１２３）と、前記差動増幅回路の出力と前記出力回路の出力の間に接続され、前記出力回路から出力される信号の位相を補償する位相補償容量（例えば、図１の位相補償容量１０６）と、前記位相補償容量の充放電を制御する充放電制御回路（例えば、図１の充放電制御回路１２５）とを備え、前記位相補償容量の一端は、前記充放電制御回路の制御に応じて前記基準電位が印加されるものである。この積分回路によれば、前記演算増幅器の前記充放電制御回路によってリセット期間（例えば、図２に示すＢ，Ｅ，Ｈの区間）の前記位相補償容量の充放電を制御するため、前記演算増幅器のスルーレートを決めるパラメータである電流（例えば、図１の電流Ｉ１）と前記位相補償容量値を積分期間（例えば、図２に示すＡ，Ｄ，Ｇ，Ｊの区間）の動作に合わせて最適化することができ、低消費電流の前記演算増幅器で高速リセット動作をすることができる。

また、本発明にかかる帰還増幅器は、演算増幅器（例えば、図１の演算増幅器１２０）と、前記演算増幅器に並列に接続された帰還素子（例えば、図１の積分容量１３１）と、前記帰還素子に並列に接続されたリセットスイッチ（例えば、図１のリセットスイッチ１３２ａ）と、を有する帰還増幅器であって、前記演算増幅器は、基準電位と入力信号の電位とが印加され、前記基準電位に対して前記入力信号の差動増幅を行う差動増幅回路（例えば、図１の差動増幅段１２２）と、前記差動増幅された信号を出力する出力回路（例えば、図１のソース接地増幅段１２３）と、前記差動増幅回路の出力と前記出力回路の出力の間に接続され、前記出力回路から出力される信号の位相を補償する位相補償容量（例えば、図１の位相補償容量１０６）と、前記位相補償容量の充放電を制御する充放電制御回路（例えば、図１の充放電制御回路１２５）とを備え、前記位相補償容量の一端は、前記充放電制御回路の制御に応じて前記基準電位が印加されるものである。この帰還増幅器によれば、前記演算増幅器の前記充放電制御回路によってリセット期間（例えば、図２に示すＢ，Ｅ，Ｈの区間）の前記位相補償容量の充放電を制御するため、前記演算増幅器のスルーレートを決めるパラメータである電流（例えば、図１の電流Ｉ１）と前記位相補償容量値をサンプリング期間（例えば、図２に示すＡ，Ｄ，Ｇ，Ｊの区間）の動作に合わせて最適化することができ、低消費電流の前記演算増幅器で高速リセット動作をすることができる。

さらに、本発明にかかる帰還増幅器の制御方法は、位相補償容量を有する演算増幅器（例えば、図１の演算増幅器１２０）と、前記演算増幅器に並列に接続された帰還素子（例えば、図１の積分容量１３１）と、前記帰還素子に並列に接続されたリセットスイッチ（例えば、図１のリセットスイッチ１３２ａ）と、を有する帰還増幅器の制御方法であって、前記帰還素子によって入力信号をサンプリングするサンプリング期間には、前記リセットスイッチをオフにし、前記帰還素子をリセットするリセット期間には、前記リセットスイッチをオンにするとともに、前記位相補償容量の一端に前記演算増幅器の基準電圧を印加して前記位相補償容量が充放電するように前記位相補償容量の両端に所定の電位差を生じさせるものである。この帰還増幅器の制御方法によれば、リセット期間（例えば、図２に示すＢ，Ｅ，Ｈの区間）の位前記相補償容量の充放電を制御するため、前記演算増幅器のスルーレートを決めるパラメータである電流（例えば、図１の電流Ｉ１）と前記位相補償容量値をサンプリング期間（例えば、図２に示すＡ，Ｄ，Ｇ，Ｊの区間）の動作に合わせて最適化することができ、低消費電流の前記演算増幅器で高速リセット動作をすることができる。

本発明によれば、演算増幅器及び演算増幅器を有する回路において、高速にリセット動作を行うことができるとともに、消費電力を低減することができる。

発明の実施の形態１．
まず、本発明の実施の形態１にかかる積分回路について説明する。本実施形態にかかる積分回路は、演算増幅器の外部から位相補償容量の充放電を制御するための充放電スイッチを追加したことを特徴としている。

図１を用いて、本実施形態にかかる積分回路の回路構成について説明する。この積分回路の概略構成は、図８と同様である。すなわち、この積分回路は、演算増幅器１２０、入力電流源１３４、リセットスイッチ１３２ａ、積分容量１３１を備えている。

演算増幅器１２０の非反転入力端子（第１の入力端子）１４２に基準電圧Ｖ＿ｂｉａｓ（第１の入力信号）が入力され、演算増幅器１２０の反転入力端子（第２の入力端子）１４１に入力電流源１３４から入力電流Ｉｉｎ（第２の入力信号）が入力される。そして、演算増幅器１２０の反転入力端子１４１と出力端子１４３との間には、積分容量１３１とリセットスイッチ１３２ａが並列に接続されている。積分容量１３１は、充放電により入力電流Ｉｉｎを積分する積分素子である。

リセットスイッチ１３２ａは、制御信号Ｐ＿ｒｅｓｅｔに応じて積分容量１３１を充放電しリセットするスイッチである。制御信号Ｐ＿ｒｅｓｅｔは、リセットスイッチ１３２ａをＯＮ／ＯＦＦするための信号であり、積分容量１３１の充放電と、演算増幅器１２０をボルテージホロワ接続にしてリセット動作させるための信号である。リセットスイッチ１３２ａは、トランスファーゲート１３２とインバータ１３３を有している。トランスファーゲート１３２は、Ｎ型とＰ型のＭＯＳＦＥＴを並列接続して構成されており、Ｎ型とＰ型のソースまたはドレインが接続した両端が、それぞれ積分容量１３１に接続され、Ｎ型ＭＯＳＦＥＴのゲートに制御信号Ｐ＿ｒｅｓｅｔが入力され、Ｐ型ＭＯＳＦＥＴのゲートにはインバータ１３３により制御信号Ｐ＿ｒｅｓｅｔを反転した反転信号が入力される。トランスファーゲート１３２は、制御信号Ｐ＿ｒｅｓｅｔがハイレベルのときＯＮとなって積分容量１３１の両端を短絡し、制御信号Ｐ＿ｒｅｓｅｔがローレベルのときＯＦＦとなって積分容量１３１の両端を非短絡（開放）とする。

演算増幅器１２０は、バイアス回路１２１、差動増幅段１２２、ソース接地増幅段１２３、位相補償回路１２４を備えており、さらに本実施形態では、充放電制御回路１２５を備えている。

バイアス回路１２１は、差動増幅段１２２、ソース接地増幅段１２３に所定の電流を供給する回路である。バイアス回路１２１は、電源電圧ＶＤＤと接地電圧ＧＮＤとの間に、直列に接続された定電流源１０９とミラートランジスタ１１０を有している。ミラートランジスタ１１０は、差動増幅段１２２のミラートランジスタ１１１及びソース接地増幅段１２３のミラートランジスタ１０７とともにカレント・ミラー回路を構成し、定電流源１０９の生成する電流を、差動増幅段１２２及びソース接地増幅段１２３に供給する。ここでは、ミラートランジスタ１１０は、Ｐ型ＭＯＳＦＥＴであり、ソースが電源電圧ＶＤＤに接続され、ゲートがミラートランジスタ１１１のゲートとミラートランジスタ１０７のゲートに接続され、ドレインがゲートに接続されるとともに定電流源１０９を介して接地電圧ＧＮＤに接続されている。

差動増幅段１２２は、反転入力端子１４１に入力される信号と非反転入力端子１４２に入力される信号に対し差動増幅を行う回路である。差動増幅段１２２は、電源電圧ＶＤＤと接地電圧ＧＮＤとの間に接続された、ミラートランジスタ１１１、差動対トランジスタ１０１，１０２、ミラートランジスタ１０３，１０４を有している。

ミラートランジスタ１１１は、上述のようにミラートランジスタ１１０と共に構成するカレント・ミラー回路によって電流Ｉ１を生成し、差動対トランジスタ１０１，１０２へ供給する。ミラートランジスタ１１１は、Ｐ型ＭＯＳＦＥＴであり、ソースが電源電圧ＶＤＤに接続され、ドレインが差動対トランジスタ１０１，１０２の中間のノード１１２に接続されている。

差動対トランジスタ１０１，１０２は差動対を構成している。差動対トランジスタ１０１が反転入力端子１４１の信号に応じて電流Ｉ２を生成し、差動対トランジスタ１０２が非反転入力端子１４２の信号に応じて電流Ｉ３を生成する。差動対トランジスタ１０１，１０２は、共にＰ型ＭＯＳＦＥＴであり、互いのソースがノード１１２を介して共通に接続されている。差動対トランジスタ１０１は、ゲートが反転入力端子１４１に接続されており、このゲートが反転入力ノード１０１ａとなる。差動対トランジスタ１０２は、ゲートが非反転入力端子１４２に接続されており、このゲートが反転入力ノード１０２ａとなる。

差動対トランジスタ１０１，１０２と接地電圧ＧＮＤとの間にミラートランジスタ１０３，１０４が接続されている。ミラートランジスタ１０３，１０４は、カレント・ミラー回路を構成し、反転入力ノード１０１ａ側の電流Ｉ２を非反転入力ノード１０２ａ側に生成させ、非反転入力ノード１０２ａ側で電流Ｉ３−Ｉ２の差動増幅信号を生成させる。ミラートランジスタ１０３，１０４は、共にＮ型ＭＯＳＦＥＴであり、互いのゲートとミラートランジスタ１０３のドレインが共通に接続されている。ミラートランジスタ１０３は、ドレインが差動対トランジスタ１０１のドレインに接続され、ソースが接地電圧ＧＮＤに接続されている。ミラートランジスタ１０４は、ドレインがノード１１３を介して差動対トランジスタ１０２のドレインに接続され、ソースが接地電圧ＧＮＤに接続されている。このノード１１３が差動対トランジスタ１０２の出力ノードとなる。

ソース接地増幅段１２３は、能動付加型の増幅回路であり、差動増幅段１２２により差動増幅された信号を増幅し出力端子１４３へ出力する出力回路である。ソース接地増幅段１２３は、電源電圧ＶＤＤと接地電圧ＧＮＤとの間に、直列に接続されたミラートランジスタ１０７と出力トランジスタ１０８を有している。

ミラートランジスタ１０７は、上述のようにミラートランジスタ１１０と構成するカレント・ミラー回路によって電流Ｉ４を生成し、出力トランジスタ１０８へ供給する。ミラートランジスタ１０７は、Ｐ型ＭＯＳＦＥＴであり、ソースが電源電圧ＶＤＤに接続され、ドレインがノード１２９を介して出力トランジスタ１０８のドレインに接続されている。

出力トランジスタ１０８は、差動増幅段１２２のノード１１３の電圧に応じた信号を生成し、ミラートランジスタ１０７との中間のノード１２９から出力端子１４３へ出力電圧Ｖ＿ｏｕｔを出力する。出力トランジスタ１０８は、Ｎ型ＭＯＳＦＥＴであり、ゲートがノード１１３に接続され、ソースが接地電圧ＧＮＤに接続されている。出力トランジスタ１０８は、ノード１１３の電圧変化を反転増幅して出力端子１４３に出力する。

位相補償回路１２４は、出力端子１４３に出力される信号の位相を補償する、つまり発振を防止するための回路である。位相補償回路１２４は、差動増幅段１２２のノード１１３（第１のノード）と、ソース接地増幅段１２３のノード１２９（第２のノード）との間に、直列に接続された位相補償抵抗１０５と位相補償容量１０６を有している。位相補償抵抗１０５と位相補償容量１０６とで構成されるＣＲ回路により位相を変化させ発振を防止する。位相補償抵抗１０５は、一端がノード１１３に接続され、他端がノード１２６（一端側ノード）を介して位相補償容量１０６の一端に接続されており、位相補償容量１０６の他端はノード１２７（他端側ノード）を介してノード１２９に接続されている。

充放電制御回路１２５は、制御信号Ｐ＿ｓｗに応じて位相補償容量１０６の充放電を制御する回路であり、充放電制御回路１２５は、位相補償容量１０６の両端を一定の電位差になるように位相補償容量の両端もしくは一端の電位を変化させて位相補償容量１０６を充放電させる。制御信号Ｐ＿ｓｗは、充放電制御回路１２５をＯＮ／ＯＦＦするための信号であり、演算増幅器のスルーレートよりも高速にリセット動作させるための信号である。充放電制御回路１２５は、充放電スイッチ１１４，１１５ａを有しており、基準電圧Ｖ＿ｂｉａｓと接地電圧ＧＮＤ間の電位により大電流（強力な電流）を生じさせて位相補償容量１０６を高速に充放電させる。すなわち、基準電圧Ｖ＿ｂｉａｓと接地電圧ＧＮＤは、位相補償容量１０６を大電流により高速に充放電させるための強力な電流源である。

充放電スイッチ１１４（第２のスイッチング回路）は、位相補償容量１０６の一端の電位をＧＮＤ電位にし、位相補償容量１０６の他端から接地電圧ＧＮＤへ、または接地電圧ＧＮＤから位相補償容量１０６の他端へ充放電させるためのスイッチである。充放電スイッチ１１４は、Ｎ型ＭＯＳＦＥＴであり、ドレインが位相補償容量１０６一端のノード１２６に接続され、ゲートに制御信号Ｐ＿ｓｗが入力され、ソースが接地電圧ＧＮＤに接続されている。

充放電スイッチ１１５ａ（第１のスイッチング回路）は、位相補償容量１０６の他端の電位を基準電位Ｖ＿ｂｉａｓにし、基準電圧Ｖ＿ｂｉａｓから位相補償容量１０６の一端へ、または位相補償容量１０６の一端から基準電圧Ｖ＿ｂｉａｓへ充放電させるためのスイッチである。充放電スイッチ１１５ａは、トランスファーゲート１１５とインバータ１１６を有している。トランスファーゲート１１５は、Ｎ型とＰ型のＭＯＳＦＥＴを並列接続して構成されており、Ｎ型とＰ型のソースまたはドレインが接続した一端が、非反転入力端子１４２に接続され、他端が位相補償容量１０６他端のノード１２７に接続され、Ｎ型ＭＯＳＦＥＴのゲートに制御信号Ｐ＿ｓｗが入力され、Ｐ型ＭＯＳＦＥＴのゲートにはインバータ１１６により制御信号Ｐ＿ｓｗを反転した反転信号が入力される。

制御信号Ｐ＿ｓｗがハイレベルのとき、充放電スイッチ１１４，１１５ａが共にＯＮとなって、位相補償容量１０６の一端が接地電圧ＧＮＤ、他端が基準電圧Ｖ＿ｂｉａｓとなる。制御信号Ｐ＿ｓｗがローレベルのとき、充放電スイッチ１１４，１１５ａが共にＯＦＦとなって、位相補償容量１０６の一端が接地電圧ＧＮＤから変化し、他端が基準電圧Ｖ＿ｂｉａｓから変化する。

次に、図２のタイミングチャートを用いて、本実施形態にかかる積分回路の動作について説明する。図２に示すＡ，Ｄ，Ｇ，Ｊの区間は積分期間であり、Ｂ，Ｅ，Ｈの区間は第１のリセット期間であり、Ｃ，Ｆ，Ｉの区間は第２のリセット期間である。

図に示すように、入力電流Ｉｉｎは、ハイレベル（＋Ｉ）からローレベル（−Ｉ）の間で変動するアナログ信号、またはデジタル信号である。一定周期で繰り返すリセット信号（Ｐ＿ｒｅｓｅｔ）の立ち上がりエッジから所定の期間が第１のリセット期間であり、第１のリセット期間から所定の期間が第２のリセット期間であり、第２のリセット期間から次のパルスのエッジまでが積分期間となる。

積分期間Ａ，Ｄ，Ｇ，Ｊは、入力電流Ｉｉｎを積分容量１３１によって積分する期間であり、制御信号Ｐ＿ｒｅｓｅｔ及び制御信号Ｐ＿ｓｗがローレベルである。このため、リセットスイッチ１３２ａ，充放電スイッチ１１４，１１５ａは全てＯＦＦとなる。尚、積分期間Ａ，Ｄ，Ｇ，Ｊは、入力電流Ｉｉｎを積分容量１３１によってサンプリングするサンプリング期間でもある。

積分期間Ａにおいて、プラス側に最大の入力電流Ｉｉｎが入力されると、入力電流Ｉｉｎにより積分容量１３１が充電されるとともに、基準電圧Ｖ＿ｂｉａｓ＜＜入力電圧Ｖ＿ｉｎとなるため、差動増幅段１２２において電流Ｉ１は、全て差動対トランジスタ１０２を流れる。このとき、差動対トランジスタ１０１には電流Ｉ１が流れないため、ミラートランジスタ１０３，１０４にも電流は流れない。したがって、電流Ｉ１は、差動対トランジスタ１０２からノード１１３を介して位相補償容量１０６へと流れるため、位相補償容量１０６が放電されて、出力電圧Ｖ＿ｏｕｔが基準電圧Ｖ＿ｂｉａｓからローレベル（−Ｖ）へ変化する。

積分期間Ｄにおいて、マイナス側に最大の入力電流Ｉｉｎが入力されると、入力電流Ｉｉｎにより積分容量１３１が放電されるとともに、基準電圧Ｖ＿ｂｉａｓ＞＞入力電圧Ｖ＿ｉｎとなるため、差動増幅段１２２において電流Ｉ１は、全て差動対トランジスタ１０１を流れる。したがって、ミラートランジスタ１０３，１０４によって位相補償容量１０６からミラートランジスタ１０４へ流れ込む方向で電流が流れるため、位相補償容量１０６が充電されて、出力電圧Ｖ＿ｏｕｔが基準電圧Ｖ＿ｂｉａｓからハイレベル（＋Ｖ）へ変化する。

積分期間Ａ，Ｄでは、Ｉ４≧Ｉ１の条件で出力電圧Ｖ＿ｏｕｔの変化量（スルーレート）＝電流Ｉ１／位相補償容量１０６となり、差動増幅段１２２の電流Ｉ１と位相補償容量１０６で決定される（Ｉ４≧Ｉ１）。

第１のリセット期間Ｂ，Ｅ，Ｈは、演算増幅器のスルーレートよりも高速にリセット動作を行う期間であり、制御信号Ｐ＿ｒｅｓｅｔ及び制御信号Ｐ＿ｓｗがハイレベルである。このため、リセットスイッチ１３２ａ，充放電スイッチ１１４，１１５ａはＯＮとなる。

リセットスイッチ１３２ａがＯＮのため、演算増幅器１２０の出力電圧Ｖ＿ｏｕｔを反転入力端子１４１の入力電圧Ｖ＿ｉｎに帰還させるボルテージホロワ接続となる。さらに、充放電スイッチ１１４，１１５ａがＯＮのため、位相補償容量１０６の両端を強力な電流源に接続している状態となる。

リセットスイッチ１３２ａがＯＮになると、積分容量１３１の両端がショートし、この状態は、積分容量１３１の両端の電子が大量に移動可能な状態となる。したがって、積分容量１３１の出力電圧Ｖ＿ｏｕｔ側の端子（出力端子１４３）から積分容量１３１の入力電圧Ｖ＿ｉｎ側の端子（反転入力端子１４１）へ、もしくは、積分容量１３１の入力電圧Ｖ＿ｉｎ側の端子から積分容量１３１の出力電圧Ｖ＿ｏｕｔ側の端子へ大電流が流れ、積分容量１３１が充放電され、積分容量１３１の両端の電位差が無くなる。

また、充放電スイッチ１１４，１１５ａがＯＮになると、位相補償容量１０６の出力電圧Ｖ＿ｏｕｔ側のノード１２７が強力な電流源である基準電圧Ｖ＿ｂｉａｓに接続された状態となり、位相補償容量１０６の位相補償抵抗１０５側のノード１２６が強力な電流源である接地電圧ＧＮＤへ接続した状態となる。この状態は、位相補償容量１０６の両端の電子が大量に移動可能な状態のため、基準電圧Ｖ＿ｂｉａｓから接地電圧ＧＮＤまたは接地電圧ＧＮＤから基準電圧Ｖ＿ｂｉａｓへ大電流が流れ、位相補償容量１０６を高速に充放電し、ノード１２７の電圧が基準電圧Ｖ＿ｂｉａｓの電圧となり、ノード１２６の電圧が接地電圧ＧＮＤの電圧となる。

したがって、第１のリセット期間Ｂ，Ｅ，Ｈでは、充放電スイッチ１１４，１１５ａにより位相補償容量１０６が高速に充放電されるため、このときのスルーレートは、演算増幅器１２０のスルーレートよりも高速となる。

第２のリセット期間Ｃ，Ｆ，Ｉは、演算増幅器のスルーレートでリセット動作を行う期間であり、制御信号Ｐ＿ｒｅｓｅｔがハイレベルであり、制御信号Ｐ＿ｓｗがローレベルである。

このため、リセットスイッチ１３２ａはＯＮとなり、充放電スイッチ１１４，１１５ａはＯＦＦとなる。リセットスイッチ１３２ａがＯＮのため、演算増幅器１２０の出力電圧Ｖ＿ｏｕｔを反転入力端子１４１の入力電圧Ｖ＿ｉｎに帰還させるボルテージホロワ接続となる。リセットスイッチ１３２ａは、第１のリセット期間Ｂ，Ｅ，Ｈから変化せずＯＮのため、積分容量１３１の両端の電位差が無い状態が継続する。

充放電スイッチ１１４，１１５ａをＯＦＦにすると、第１のリセット期間Ｂ，Ｅ，Ｈにおいて、差動増幅段１２２の出力となるノード１１３が接地電圧ＧＮＤ付近の電圧に固定状態されていたのが、第２のリセット期間Ｃ，Ｆ，Ｉで充放電スイッチ１１４のＯＦＦにより固定状態が解除される。これにより、差動増幅段１２２のミラートランジスタ１０３，１０４が動作し、ノード１１３の電圧が高速に上昇する。この電圧上昇によって、位相補償容量１０６の両端の電圧も同じ分だけ高速に電圧上昇する。位相補償容量１０６の一端側のノード１２９は、出力電圧Ｖ＿ｏｕｔとなるため、出力電圧Ｖ＿ｏｕｔの電圧が高速に上昇するが、演算増幅器１２０はボルテージホロワ接続のため、演算増幅器１２０のスルーレートで、基準電圧Ｖ＿ｂｉａｓの電圧へと変化する。

第２のリセット期間Ｃ，Ｆ，Ｉにおける出力電圧Ｖ＿ｏｕｔの電圧上昇分は、差動増幅段１２２のミラートランジスタ１０４のドレイン−ソース間電圧で決まる。

尚、第１のリセット期間Ｂ，Ｅ，Ｈで、充放電スイッチ１１４の一方の接続端は、回路規模を大きくしないために接地電圧ＧＮＤへ接続している。この充放電スイッチ１１４の一方の接続端の理想電圧レベルは、ボルテージホロワ接続で入力レベルと出力レベルが同じになったときの差動増幅段１２２の出力のノード１１３の電圧値である。よって、回路規模を多少大きくしても良い場合は、差動増幅段１２２の出力電圧値で強力な電流を供給または引き抜くための回路を付加しても良い。このとき、第２のリセット期間Ｃ，Ｆ，Ｉで充放電スイッチ１１４，１１５ａをＯＦＦ状態にしてもノード１１３の電圧変動は起こらないので、第２のリセット期間Ｃ，Ｆ，Ｉの区間は必要無い。

以上のように、本実施形態では、第１のリセット期間Ｂ，Ｅ，Ｈの区間において、充放電スイッチにより位相補償容量１０６の両端を強力な電流源に接続するため、位相補償容量１０６に大電流が流れ、演算増幅器１２０の内部で決まるスルーレートに依存しない速度により、高速に充放電することが可能となる。

これにより、演算増幅器のスルーレートを決めるパラメータである電流値と位相補償容量値を積分期間の動作に合わせて最適化することができる。したがって、積分期間の消費電流の増加を抑止することができ、低消費電流の演算増幅器で高速リセット動作を実現することができる。

本実施形態の定量的な効果を算出すると、演算増幅器のスルーレートが本実施の形態の積分期間に合わせて最適化されている条件において、例えば、積分期間：リセット期間＝１０：１に設定した場合の改善効果は、従来例の積分回路の消費電流に対して、本実施の形態の消費電流は約１／５となる。積分期間とリセット期間の比が大きくなれば改善効果はより高まる。

発明の実施の形態２．
次に、本発明の実施の形態２にかかる積分回路について説明する。本実施形態にかかる積分回路は、実施の形態１の構成に加えて、出力バッファ回路と入力スイッチを追加したことを特徴としている。

図３を用いて、本実施形態にかかる積分回路の構成について説明する。図３において、図１と同一の符号を付されたものは同様の要素である。この積分回路は、図１の実施の形態１の構成に加えて、出力バッファ回路１２８と入力スイッチ１１９を備えている。

本実施形態では、ソース接地増幅段１２３の出力信号を出力バッファ回路を介して出力する。すなわち、出力バッファ回路１２８は、ソース接地増幅段１２３により増幅された信号をさらに増幅して出力端子１４３へ出力する回路である。出力バッファ回路１２８は、電源電圧ＶＤＤと接地電圧ＧＮＤとの間に、直列に接続されたバッファトランジスタ１１７，１１８を有している。

バッファトランジスタ１１７，１１８は、共にＮ型ＭＯＳＦＥＴである。バッファトランジスタ１１７は、ドレインが電源電圧ＶＤＤに接続され、ゲートがソース接地増幅段１２３のノード１２９に接続され、ソースがバッファトランジスタ１１８のドレインに接続されている。バッファトランジスタ１１８は、ゲートが差動増幅段１２２のノード１１３に接続され、ソースが接地電圧ＧＮＤに接続されている。さらに、バッファトランジスタ１１７と１１８の中間のノードが出力端子１４３に接続されている。

入力スイッチ１１９は、制御信号Ｐ＿ｓｗに応じて、入力電流源１３４と差動増幅段１２２の反転入力ノード１０１ａ（反転入力端子１４１）との間をオン／オフするスイッチである。すなわち、本実施形態では、制御信号Ｐ＿ｓｗは、充放電制御回路１２５をＯＮ／ＯＦＦするとともに、入力スイッチ１１９もＯＮ／ＯＦＦするための信号である。

入力スイッチ１１９は、トランスファーゲートであり、Ｎ型とＰ型のＭＯＳＦＥＴを並列接続して構成されている。Ｎ型とＰ型のソースまたはドレインが接続した一端が、入力電流源１３４に接続され、他端が反転入力ノード１０１ａ（反転入力端子１４１）に接続され、Ｎ型ＭＯＳＦＥＴのゲートにインバータ１１６により制御信号Ｐ＿ｓｗを反転した反転信号が入力され、Ｐ型ＭＯＳＦＥＴのゲートには制御信号Ｐ＿ｓｗが入力される。

制御信号Ｐ＿ｓｗがローレベルのとき、入力スイッチ１１９がＯＮとなって、入力電流源１３４と反転入力ノード１０１ａ（反転入力端子１４１）間が導通して入力電流Ｉｉｎが入力され、制御信号Ｐ＿ｓｗがハイレベルのとき、入力スイッチ１１９がＯＦＦとなって、反転入力端子１４１と反転入力ノード１０１ａ間が非導通となる。したがって、入力スイッチ１１９と充放電スイッチ１１４，１１５ａとは、相反して排他的にＯＮ／ＯＦＦする。すなわち、入力スイッチ１１９がＯＮのとき充放電スイッチ１１４，１１５ａはＯＦＦとなり、入力スイッチ１１９がＯＦＦのとき充放電スイッチ１１４，１１５ａはＯＮとなる。

入力スイッチ１１９は、図２に示した第１のリセット期間Ｂ，Ｅ，Ｈで充放電スイッチ１１４がＯＮになり、出力バッファ回路１２８のバッファトランジスタ１１８ゲート電圧が接地電圧ＧＮＤになった場合、バッファトランジスタ１１８に電流は流れないため、入力電流源１３４の電流の流れ先が無くなることによって出力電圧Ｖ＿ｏｕｔが電源電圧ＶＤＤレベルになるのを防ぐために用いている。図２の第１のリセット期間Ｂ，Ｅ，Ｈの区間に入力スイッチ１１９をＯＦＦし、図２の積分期間Ａ，Ｄ，Ｇ，Ｊ及び第２のリセット期間Ｃ，Ｆ，Ｉに入力スイッチ１１９をＯＮにする。

本実施形態では、演算増幅器１２０に出力バッファ回路１２８を用いることで、位相補償容量１０６に直接、積分容量１３１の負荷が接続されなくなる。したがって、演算増幅器１２０の回路安定性を得るために、位相補償容量１０６の容量を小さくすることができる。この効果は、バッファトランジスタ１１７，１１８のゲートサイズ、出力バッファ回路１２８に流れる電流値によって異なる。よって、回路安定性を得るための位相補償容量は実施の形態１よりも小さくて済むため、スルーレートを大きくすることができる。

しかし、より大きなスルーレートを設定するためには、差動増幅段の電流値を増加させる必要があり、そうすると演算増幅器の消費電流の増加につながってしまう。このため、本実施形態では、実施の形態１と同様に位相補償容量を演算増幅器の外部から充放電する充放電スイッチ１１４，１１５ａを追加することで、位相補償容量を高速に充放電させ、低消費電流の演算増幅器で高速リセット動作を実現させている。

このように、回路安定性を確保した上で位相補償容量値を小さく設定しスルーレートを大きくした回路においても、位相補償容量を演算増幅器の外部から充放電するためのスイッチを追加することで、演算増幅器内部で決まるスルーレートよりも位相補償容量を高速に充放電することができる。

発明の実施の形態３．
次に、本発明の実施の形態３にかかる積分回路について説明する。本実施形態にかかる積分回路は、実施の形態１の構成におけるトランジスタの導電型を変更したものである。

図４は、本実施形態にかかる積分回路の構成を示す回路図である。図４において、図１と同一の符号を付されたものは同様の要素である。図４の回路構成は、図１の演算増幅器におけるＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴを逆に構成したものである。この例では、位相補償容量１０６に接続している充放電スイッチ１１４の一方の接続先は電源電圧ＶＤＤとなる。

このように、トランジスタの導電型を変更して演算増幅器を構成した場合でも、動作は実施の形態１と全く同様であり、同様の効果を得ることができる。

発明の実施の形態４．
次に、本発明の実施の形態４にかかる積分回路について説明する。本実施形態にかかる積分回路は、実施の形態２の構成におけるトランジスタの導電型を変更したものである。

図５は、本実施形態にかかる積分回路の構成を示す回路図である。図５において、図３と同一の符号を付されたものは同様の要素である。図５の回路構成は、図３の演算増幅器におけるＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴを逆に構成したものである。この例では、位相補償容量１０６に接続している充放電スイッチ１１４の一方の接続先は電源電圧ＶＤＤとなる。

このように、トランジスタの導電型を変更して演算増幅器を構成した場合でも、動作は実施の形態２と全く同様であり、同様の効果を得ることができる。

発明の実施の形態５．
次に、本発明の実施の形態５にかかる積分回路について説明する。本実施形態にかかる積分回路は、実施の形態１の構成に比べて、充放電スイッチ１１４を省略したことを特徴としている。

図６は、本実施形態にかかる積分回路の構成を示す回路図である。図６において、図１と同一の符号を付されたものは同様の要素である。図６の回路構成は、図１の演算増幅器におけるノード１２６に接続している充放電スイッチ１１４が無い点と、演算増幅器１２０を用いて積分動作をさせるための入力電流源１３４が、負方向の電流に限り流すことができる点が、実施の形態１と異なっている。

入力電流源１３４に流れる電流Ｉｉｎは負方向に限り流れるため、出力電圧Ｖ＿ｏｕｔは基準電圧Ｖ＿ｂｉａｓよりも正方向にしか動作しない。このときの動作を図２のＤ，Ｅ，Ｆで説明すると、図２の第１のリセット期間Ｅの動作も実施の形態１の回路動作と異なる区間であり、この第１のリセット期間Ｅでは、充放電スイッチ１１５ａ，リセットスイッチ１３２ａはＯＮである。したがって、第１のリセット期間Ｅになった瞬間、位相補償容量１０６の両端の電圧は、図２に示した積分期間Ｄの区間の最終電圧と基準電圧Ｖ＿ｂｉａｓの差分だけ下側へシフトしようとする。これにより、差動増幅段１２２のノード１１３がミラートランジスタ１０４のバックゲートの電圧値（接地電圧ＧＮＤ）よりもＶｔ以上に下がったときに、ミラートランジスタ１０４のバックゲートから位相補償容量１０６へ大電流が流れ、位相補償容量１０６が高速に放電される。

したがって、本実施形態においても、他の実施形態と同様に、演算増幅器１２０のスルーレートに依存しないでリセット動作が可能である。尚、実施の形態２〜４についても、入力電流源が負方向の電流に限り流すことができる条件であれば、位相補償容量と接地電圧ＧＮＤまたは電源電圧ＶＤＤの間に接続している充放電スイッチを省略しても本実施の形態と同様の効果を得ることができる。

発明の実施の形態６．
次に、本発明の実施の形態６にかかる積分回路について説明する。本実施形態にかかる積分回路は、実施の形態１の構成に加えて、充放電スイッチの接続位置を変更したことを特徴としている。

図７は、本実施形態にかかる積分回路の構成を示す回路図である。図７において、図１と同一の符号を付されたものは同様の要素である。図７の回路構成は、図１の演算増幅器におけるノード１２６に接続している充放電スイッチ１１４を、位相補償抵抗１０５よりも差動増幅段１２２側のノード１２６'に接続している点が異なる。

図２の第１のリセット期間Ｂ，Ｅ，Ｈで位相補償容量１０６のノード１２６'側は位相補償抵抗１０５を介して強力な電流源に接続している状態となるため、位相補償容量１０６に流れる電流値は位相補償抵抗１０５によって制限される。

したがって、本実施形態では、第１の実施の形態に対して位相補償容量１０６の充放電は遅くなるが、演算増幅器１２０のスルーレートよりは、高速に充放電することができる。尚、実施の形態２〜４についても、本実施形態のように充放電スイッチを位相補償抵抗よりも差動増幅段側に接続することで、同様の効果を得ることができる。

このほか、本発明の要旨を逸脱しない範囲で種々の変形、実施が可能である。例えば、上述の積分回路は、入力電流を積分する積分回路であるが、入力電圧を積分する積分回路としてもよい。また、上述の演算増幅器を積分回路以外の回路に適用してもよい。例えば、積分回路を、積分容量１３１をその他の帰還素子に置き換えた帰還増幅器としてもよい。

本発明にかかる積分回路の構成を示す回路図である。 本発明にかかる積分回路の動作を示すタイミングチャートである。 本発明にかかる積分回路の構成を示す回路図である。 本発明にかかる積分回路の構成を示す回路図である。 本発明にかかる積分回路の構成を示す回路図である。 本発明にかかる積分回路の構成を示す回路図である。 本発明にかかる積分回路の構成を示す回路図である。 従来の積分回路の概略構成を示す回路図である。 従来の積分回路の動作を示すタイミングチャートである。 従来の積分回路の詳細な構成を示す回路図である。

符号の説明

１０１，１０２ 差動対トランジスタ
１０１ａ 反転入力ノード
１０２ａ 非反転入力ノード
１０３，１０４ ミラートランジスタ
１０５ 位相補償抵抗
１０６ 位相補償容量
１０７，１１０，１１１ ミラートランジスタ
１０８ 出力トランジスタ
１０９ 定電流源
１１２，１１３ ノード
１１４ 充放電スイッチ
１１５ａ 充放電スイッチ
１１５ トランスファーゲート
１１６ インバータ
１１７，１１８ バッファトランジスタ
１１９ 入力スイッチ
１２０ 演算増幅器
１２１ バイアス回路
１２２ 差動増幅段
１２３ ソース接地増幅段
１２４ 位相補償回路
１２５ 充放電制御回路
１２６，１２６'，１２７ ノード
１２８ 出力バッファ回路
１２９ ノード
１３１ 積分容量
１３２ａ リセットスイッチ
１３２ トランスファーゲート
１３３ インバータ
１３４ 入力電流源
１４１ 反転入力端子
１４２ 非反転入力端子
１４３ 出力端子

Claims (18)

1. 第１の電源と第２の電源との間に設けられた差動増幅回路と、
   前記差動増幅回路が差動増幅した信号を出力する出力回路と、
   前記差動増幅回路の出力と前記出力回路の出力の間に接続され、前記出力回路から出力される信号の位相を補償する位相補償容量と、
   前記位相補償容量の充放電を制御する充放電制御回路と、を備え、
   前記差動増幅回路は、前記第１および第２の電源とは別に設けられた基準電源からの基準電位と入力信号の電位とが印加され、前記基準電位に対して前記入力信号の差動増幅を行い、
   前記位相補償容量の一端は、前記充放電制御回路の制御に応じて前記基準電位が印加される
   演算増幅器。
2. 前記充放電制御回路は、前記位相補償容量の両端もしくは一端の電位を変化させて前記位相補償容量が充放電するように前記位相補償容量の両端に所定の電位差を生じさせる、
   請求項１に記載の演算増幅器。
3. 前記第１の電源は電源電位であり、前記第２の電源は接地電位であり、
   前記所定の電位差は、電源電位又は接地電位と前記基準電位との差である、
   請求項２に記載の演算増幅器。
4. 前記所定の電位差は、前記演算増幅器をボルテージホロワ接続した状態における前記差動増幅回路の出力電位と、前記基準電位との差である、
   請求項２に記載の演算増幅器。
5. 前記充放電制御回路は、前記位相補償容量の他端側ノードと前記基準電位を供給する端子との間をオン／オフする第１のスイッチング回路を有する、
   請求項１乃至４のいずれか一つに記載の演算増幅器。
6. 前記第１のスイッチング回路が接続される前記他端側ノードは、前記出力回路の出力側のノードである、
   請求項５に記載の演算増幅器。
7. 前記充放電制御回路は、前記位相補償容量の一端側ノードと前記第１の電源又は前記第２の電源を供給する端子との間をオン／オフする第２のスイッチング回路を有する、
   請求項１、２、３、５又は６に記載の演算増幅器。
8. 前記充放電制御回路は、前記演算増幅器をボルテージホロワ接続した状態における前記差動増幅回路の出力電位と同じ電位を供給する端子と、前記位相補償容量の一端側ノードとの間をオン／オフする第２のスイッチング回路を有する、
   請求項１、２、４、５又は６に記載の演算増幅器。
9. 前記第２のスイッチング回路が接続される前記一端側ノードは、前記差動増幅回路の出力側のノードである、
   請求項７又は８に記載の演算増幅器。
10. 前記位相補償容量と前記差動増幅回路との間に接続された位相補償抵抗をさらに有し、
    前記第２のスイッチング回路が接続される前記一端側ノードは、前記位相補償容量と前記位相補償抵抗との間のノードである、
    請求項９に記載の演算増幅器。
11. 前記位相補償容量と前記差動増幅回路との間に接続された位相補償抵抗を有し、
    前記第２のスイッチング回路が接続される前記一端側ノードは、前記位相補償抵抗と前記差動増幅回路との間のノードである、
    請求項９に記載の演算増幅器。
12. 前記基準電位を供給する第１の入力端子と、
    前記入力信号を入力する第２の入力端子と、
    前記出力回路の出力する信号を増幅し出力するバッファ回路と、
    前記入力信号の信号源と前記第２の入力端子との間をオン／オフする第３のスイッチング回路と、
    前記第２の入力端子と前記バッファ回路の出力との間に接続されたリセットスイッチと、をさらに有する、
    請求項１乃至１１のいずれか一つに記載の演算増幅器。
13. 演算増幅器と、前記演算増幅器に並列に接続された積分容量と、前記積分容量に並列に接続されたリセットスイッチと、を有する積分回路であって、
    前記演算増幅器は、
    第１の電源と第２の電源との間に設けられた差動増幅回路と、
    前記差動増幅回路が差動増幅した信号を出力する出力回路と、
    前記差動増幅回路の出力と前記出力回路の出力の間に接続され、前記出力回路から出力される信号の位相を補償する位相補償容量と、
    前記位相補償容量の充放電を制御する充放電制御回路と、を備え、
    前記差動増幅回路は、前記第１および第２の電源とは別に設けられた基準電源からの基準電位と入力信号の電位とが印加され、前記基準電位に対して前記入力信号の差動増幅を行い、
    前記位相補償容量の一端は、前記充放電制御回路の制御に応じて前記基準電位が印加される
    積分回路。
14. 前記充放電制御回路は、前記リセットスイッチにより前記積分容量をリセットするリセット期間に、前記位相補償容量の両端もしくは一端の電位を変化させて前記位相補償容量が充放電するように前記位相補償容量の両端に所定の電位差を生じさせる、
    請求項１３に記載の積分回路。
15. 演算増幅器と、前記演算増幅器に並列に接続された帰還素子と、前記帰還素子に並列に接続されたリセットスイッチと、を有する帰還増幅器であって、
    前記演算増幅器は、
    第１の電源と第２の電源との間に設けられた差動増幅回路と、
    前記差動増幅回路が差動増幅した信号を出力する出力回路と、
    前記差動増幅回路の出力と前記出力回路の出力の間に接続され、前記出力回路から出力される信号の位相を補償する位相補償容量と、
    前記位相補償容量の充放電を制御する充放電制御回路と、を備え、
    前記差動増幅回路は、前記第１および第２の電源とは別に設けられた基準電源からの基準電位と入力信号の電位とが印加され、前記基準電位に対して前記入力信号の差動増幅を行い、
    前記位相補償容量の一端は、前記充放電制御回路の制御に応じて前記基準電位が印加される
    帰還増幅器。
16. 前記充放電制御回路は、前記リセットスイッチにより前記帰還素子をリセットするリセット期間に、前記位相補償容量の両端もしくは一端の電位を変化させて前記位相補償容量が充放電するように前記位相補償容量の両端に所定の電位差を生じさせる、
    請求項１５に記載の帰還増幅器。
17. 位相補償容量を有し、第１の電源及び第２の電源との間に設けられ、前記第１および第２の電源とは別に設けられた基準電源からの基準電位と入力信号の電位とが印加される演算増幅器と、
    前記演算増幅器に並列に接続された帰還素子と、
    前記帰還素子に並列に接続されたリセットスイッチと、
    を有する帰還増幅器の制御方法であって、
    前記帰還素子によって入力信号をサンプリングするサンプリング期間には、前記リセットスイッチをオフにし、
    前記帰還素子をリセットするリセット期間には、前記リセットスイッチをオンにするとともに、前記位相補償容量の一端に、前記基準電源からの基準電位を印加して前記位相補償容量が充放電するように前記位相補償容量の両端に所定の電位差を生じさせる、
    帰還増幅器の制御方法。
18. 前記帰還増幅器は、入力信号の信号源と前記演算増幅器の入力端子の間をオン／オフする入力スイッチを有し、
    前記サンプリング期間には、前記入力スイッチをオンにし、
    前記リセット期間には、前記入力スイッチをオフにする、
    請求項１７に記載の帰還増幅器の制御方法。

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