KR20080097680A - 클래스 ａｂ 증폭기 및 이를 위한 입력 스테이지 회로 - Google Patents

클래스 ａｂ 증폭기 및 이를 위한 입력 스테이지 회로 Download PDF

Info

Publication number
KR20080097680A
KR20080097680A KR1020070042819A KR20070042819A KR20080097680A KR 20080097680 A KR20080097680 A KR 20080097680A KR 1020070042819 A KR1020070042819 A KR 1020070042819A KR 20070042819 A KR20070042819 A KR 20070042819A KR 20080097680 A KR20080097680 A KR 20080097680A
Authority
KR
South Korea
Prior art keywords
transistor
node
current
output
adaptive
Prior art date
Application number
KR1020070042819A
Other languages
English (en)
Other versions
KR100877626B1 (ko
Inventor
김형래
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070042819A priority Critical patent/KR100877626B1/ko
Priority to US11/975,103 priority patent/US7554405B2/en
Priority to TW097110404A priority patent/TWI466440B/zh
Priority to CN2008100930132A priority patent/CN101299596B/zh
Priority to JP2008119095A priority patent/JP2008278493A/ja
Publication of KR20080097680A publication Critical patent/KR20080097680A/ko
Application granted granted Critical
Publication of KR100877626B1 publication Critical patent/KR100877626B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
    • H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
    • H03F3/3022—CMOS common source output SEPP amplifiers
    • H03F3/3028—CMOS common source output SEPP amplifiers with symmetrical driving of the end stage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45244—Indexing scheme relating to differential amplifiers the differential amplifier contains one or more explicit bias circuits, e.g. to bias the tail current sources, to bias the load transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45248—Indexing scheme relating to differential amplifiers the dif amp being designed for improving the slew rate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Abstract

클래스 AB 증폭기 및 이를 위한 입력 스테이지 회로가 개시된다. 본 발명에 따른 클래스 AB 증폭기를 위한 입력 스테이지 회로는 차동 입력 신호쌍의 전압차에 응답하여, 상보적으로 조절되는 제1 및 제2 전류를 발생하는 차동 증폭부, 상기 제1 전류에 기초하여 상기 차동 증폭부의 테일 전류를 형성하는 제1 적응적 가변 전류를 제어하는 제1 적응적 바이어싱 회로, 및 상기 제2 전류에 기초하여 상기 차동 증폭부의 상기 테일 전류를 형성하는 제2 적응적 가변 전류를 제어하는 제2 적응적 바이어싱 회로를 구비한다. 상기 제1 및 제2 적응적 가변 전류는 상기 차동입력 신호쌍의 전압차에 기초하여 상보적으로 가변된다. 본 발명의 클래스 AB 증폭기는 상기 입력 스테이지 회로 및 상기 입력 스테이지 회로의 출력 신호를 수신하여 동작하는 출력 스테이지 회로를 구비한다.
연산 증폭기, 클래스 AB 증폭기, 차동 증폭기, 적응적 바이어싱

Description

클래스 ＡＢ 증폭기 및 이를 위한 입력 스테이지 회로{Class AB Amplifier and Input stage circuit for the same}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 클래스 AB 증폭기를 위한 입력 스테이지 회로를 나타내는 회로도이다.
도 2는 도 1에 도시된 제1 및 제2 전류의 정적 전류 및 동적 전류 간의 관계를 나타내는 그래프이다.
도 3은 본 발명의 일 실시예에 따른 클래스 AB 증폭기의 회로도이다.
도 4는 본 발명의 다른 일 실시예에 따른 클래스 AB 증폭기의 회로도이다.
도 5 내지 도 7은 본 발명의 실시예에 따른 증폭기의 특성을 다른 다양한 증폭기들의 특성과 비교하기 위한 시뮬레이션 결과 그래프들이다.
1. R. Harjani, R. Heineke, and F. Wang, “An integrated low-voltage class AB CMOS OTA,”IEEE J. Solid-State Circuits, vol. 34, no. 2, pp. 134-142, Feb. 1999.
2. M. Degrauwe, J. Rijmenants, E. A. Vittoz, and D. Man, “Adaptive biasing CMOS amplifier,”IEEE J. Solid-State Circuits, vol. SC-17, no. 3, pp. 522-528, Jun. 1982.
본 발명은 증폭기에 관한 것으로, 보다 상세하게는 적응적으로 제어되는 테일 전류를 갖는 클래스 AB 증폭기 및 이를 위한 입력 스테이지 회로에 관한 것이다.
CMOS 기술의 스케일 다운(scale down)이 지속됨에 따라 또한 배터리로 구동되는 휴대 전자제품의 수요가 폭발적으로 늘어남에 따라 초고밀도 집적 회로(VLSI: Very Large Scale Integration)의 디자인에 있어서 많은 제약 조건이 발생하고 있다. 그 중 가장 대표적인 것들이 낮은 공급 전압에서의 동작과 낮은 전력 소모에 대한 요구라 할 수 있다.
더욱이 시스템온칩(SOC : System On Chip)의 추세가 점차 가속화 됨에 따라 디지털 회로뿐만 아니라 다양한 아날로그 회로들도 단일 칩내에 집적되어 지고 있다. 이에 따라 디지털 회로에 비해 제약을 덜 받던 아날로그 회로들도 디지털 회로와 동일한 제약을 받게 되었다.
아날로그 회로에서 가장 폭넓게 사용되는 회로 중의 하나는 단연 연산 증폭기(operational amplifier)이다. 낮은 공급 전압 환경에 적합하고 단순한 구조를 가진 증폭기로는 단연 2-스테이지 증폭기를 꼽을 수 있다.
일반적으로 사용되는 클래스 AB 증폭기는 클래스 A/AB 증폭기로서 입력 스테이지는 클래스 A 동작을 하고 출력 스테이지만 클래스 AB 동작하는 특성을 가진다. 입력 스테이지의 클래스 A특성은 테일 전류원의 제한으로부터 야기된다. 이러한 제한적인 전류는 슬루율(slew rate)에 직접적인 영향을 미치게 되므로 슬루율을 향상시키고자 할 경우에는 테일 전류를 증가시켜야만 한다.
그러나 테일 전류의 증가는 슬루잉(slewing)하지 않는 정적(static) 상태에서의 소비 전력의 증가를 야기하게 되므로 바람직하지 않다.
따라서 일반적으로 입력 스테이지에 적응적 바이어싱(adaptive biasing) 회로를 이용하여 정적 전류는 작고 동적(dynamic) 전류는 큰 클래스 AB 동작을 시켜주게 된다.
종래에도 적응적 바이어스 회로를 이용한 클래스 AB 증폭기에 대한 연구가 있어 왔다. 대표적으로, 상기 문헌 정보에 기재된 첫 번째 종래기술(이하, Harjani 기술로 인용) 및 두 번째 종래기술(이하, Degrauwe 기술로 인용)이 있다.
그러나, 종래의 적응적 바이어싱 회로를 이용한 클래스 AB 증폭기는 충분하지 않는 동작특성과 큰 면적등으로 인해 사용상의 어려움이 있었다. 즉, 종래의 클래스 AB 증폭기들은 슬루율 개선을 위해 면적 및 전력 소모를 희생하였으며 그럼에도 불구하고 여전히 이득(gain)과 이득 대역폭 곱(GBW)이 낮다.
따라서 면적과 전력 소모량의 큰 증가없이 다양한 공급 전압에서 동작하며 높은 이득과 높은 슬루율을 얻을 수 있는 새로운 적응적 바이어싱 회로 및 이를 이용한 클래스 AB 증폭기에 대한 요구가 절실하다.
따라서, 본 발명의 기술적 과제는 입력 신호에 따라 테일 전류를 적응적으로 가변함으로써 높은 이득과 높은 슬루율을 얻을 수 있는 클래스 AB 증폭기를 제공하는 것이다.
본 발명의 다른 기술적 과제는 상기 클래스 AB 증폭기를 위한 입력 스테이지회로를 제공하는 것이다.
상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 클래스 AB 증폭기를 위한 입력 스테이지 회로는 차동 입력 신호쌍의 전압차에 응답하여, 상보적으로 조절되는 제1 및 제2 전류를 발생하는 차동 증폭부; 상기 제1 전류에 기초하여 상기 차동 증폭부의 테일 전류를 형성하는 제1 적응적 가변 전류를 제어하는 제1 적응적 바이어싱 회로; 및 상기 제2 전류에 기초하여 상기 차동 증폭부의 상기 테일 전류를 형성하는 제2 적응적 가변 전류를 제어하는 제2 적응적 바이어싱 회로를 구비한다.
상기 제1 및 제2 적응적 가변 전류는 상기 차동입력 신호쌍의 전압차에 기초하여 상보적으로 가변된다.
상기 차동증폭부는, 제1 노드와 공통접속노드 및 제2 노드와 상기 공통접속노드 사이에 각각 삽입되며 상기 차동 입력 신호쌍을 수신하기 위한 차동 입력 트랜지스터쌍; 제1 및 제2 단자가 상기 제1 노드에 공통으로 접속되고, 제3 단자는 제1 전원에 접속되는 제1 바이어스 트랜지스터; 제1 및 제2 단자가 상기 제2 노드 에 공통으로 접속되고, 제3 단자는 상기 제1 전원에 접속되는 제2 바이어스 트랜지스터; 및 상기 공통접속노드와 제2 전원 사이에 삽입되는 정적 전류원을 구비할 수 있다. 상기 차동 증폭부의 상기 테일 전류는 상기 정적 전류원에 의한 정적 전류, 상기 제1 적응적 가변 전류 및 상기 제2 적응적 가변 전류의 합이다.
상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 다른 실시예에 따른 클래스 AB 증폭기를 위한 입력 스테이지 회로는 제1 전원과 제2 전원 사이에 삽입되는 차동증폭부; 및 상기 차동증폭부의 테일 전류를 적응적으로 조절하기 위한 적응적 바이어싱 회로를 구비한다.
상기 차동증폭부는 차동입력 신호쌍 중 제1 입력 신호를 수신하는 제1 입력 트랜지스터를 포함하여 상기 제1 전원과 공통접속노드 사이에 형성되는 제1 브랜치; 상기 차동입력 신호쌍 중 제2 입력 신호를 수신하는 제2 입력 트랜지스터를 포함하여 상기 제1 전원과 공통 접속 노드 사이에 형성되는 제2 브랜치; 상기 공통 접속노드와 제2 전원 사이에 접속되는 정적 전류원; 및 상기 공통 접속노드와 제2 전원 사이에 접속되는 제1 및 제2 가변 전류원을 구비한다.
상기 적응적 바이어싱 회로는, 상기 제1 브랜치에 흐르는 제1 전류에 기초하여 상기 제1 가변 전류원을 적응적으로 제어하는 제1 적응적 바이어싱 회로; 및 상기 제2 브랜치에 흐르는 제2 전류에 기초하여 상기 제2 가변 전류원을 적응적으로 제어하는 제2 적응적 바이어싱 회로를 구비한다.
상기 차동 증폭부의 테일 전류는 상기 정적 전류원에 의한 정적 전류, 상기 제1 가변 전류원에 의한 제1 적응적 가변 전류 및 상기 제2 가변 전류원에 의한 제 2 적응적 가변 전류의 합이고, 상기 제1 및 제2 적응적 가변 전류는 상기 차동입력쌍의 전압차에 응답하여 상보적으로 가변된다.
상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 클래스 AB 증폭기는 상기 입력 스테이지 회로와 상기 입력 스테이지 회로의 출력 신호를 수신하여 동작하는 출력 스테이지 회로를 구비한다.
상기 출력 스테이지 회로는 상기 제1 전류와 상기 제2 전류간의 차에 해당하는 로드 전류를 출력 노드를 통해 제공할 수 있다.
이를 위하여, 상기 출력 스테이지 회로는 상기 제1 전원과 출력 노드 사이에 접속되는 제1 출력 트랜지스터; 및 상기 출력 노드와 상기 제2 전원 사이에 접속되는 제2 출력 트랜지스터를 구비할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다. 하나의 구성요소가 다른 구성요소와 접속되거나 연결되는 것으로 기재될 때, 이는 해당 구성요소가 직접적으로 혹은 간접적으로 다른 구성요소와 접속되거나 연결될 수 있음을 의미한다. 즉, 두 구성요소 사이에 제3 구성요소가 개입될 수 있다. 한편, 하나의 구성요소가 다른 구성요소와 직접적으로 접속되거나 연결되는 것으로 기재될 때, 이는 해당 구성요소가 제3 구성요소의 개입없이 직접적으로 다 른 구성요소와 접속되거나 연결됨을 의미한다.
도 1은 본 발명의 실시예에 따른 클래스 AB 입력 스테이지 회로를 나타내는 회로도이다.
이를 참조하면, 입력 스테이지 회로(100)는 차동 증폭부(110), 제1 및 제2 적응적 바이어싱 회로(120, 130)를 구비한다.
차동 증폭부(110)는 제1 전원(VDD)과 제2 전원(예컨대, ground)에 삽입되며, 차동 입력 트랜지스터쌍(IT1, IT2), 차동 바이어스 트랜지스터쌍(BT1, BT2) 및 정적 전류원(111)을 구비한다.
차동 입력 트랜지스터쌍(IT1, IT2)은 차동 입력 신호쌍(Vin+, Vin-) 중 대응하는 입력 신호를 각각 수신하기 위한 제1 및 제2 입력 트랜지스터(IT1, IT2)를 포함한다. 제1 입력 트랜지스터(IT1)는 제1 노드(X1)와 공통 접속 노드(X) 사이에 접속되며 그 게이트로는 차동 입력 신호쌍(Vin+, Vin-) 중 하나인 제1 입력 신호(Vin+)를 수신한다. 제2 입력 트랜지스터(IT2)는 제2 노드(X2)와 공통 접속 노드(X) 사이에 접속되며, 그 게이트로는 차동 입력 신호쌍(Vin+, Vin-) 중 다른 하나인 제2 입력 신호(Vin-)를 수신한다.
차동 입력 트랜지스터쌍(IT1, IT2)의 각 트랜지스터는 NMOS 트랜지스터로 구현될 수 있다.
바이어스 트랜지스터쌍(BT1, BT2)은 제1 및 제2 단자(예컨대, 게이트 및 드레인 단자)가 제1 노드(X1)에 공통으로 접속되고, 제3 단자(예컨대, 소오스 단자)는 제1 전원(VDD)에 접속되는 제1 바이어스 트랜지스터(BT1)와 제1 및 제2 단자(예 컨대, 게이트 및 드레인 단자)가 제2 노드(X2)에 공통으로 접속되고, 제3 단자(예컨대, 소오스 단자)는 제1 전원(VDD)에 접속되는 제2 바이어스 트랜지스터(BT2)로 이루질 수 있다. 바이어스 트랜지스터쌍(BT1, BT2)의 각 트랜지스터는 게이트와 드레인 단자가 연결된 PMOS 트랜지스터로 구현될 수 있다.
정적 전류원(111)은 공통 접속 노드(X)와 제2 전원 사이에 접속된다.
제1 적응적 바이어싱 회로(120)는, 제1 노드(X1)의 전압에 의해 각각 제어되는 제1 및 제2 트랜지스터(T11, T12)를 포함한다. 또한 제1 트랜지스터(T11) 와 직렬로 연결되며, 그 제1 및 제2 단자(예컨대, 게이트와 드레인 단자)가 공통으로 접속되고 제3 단자(예컨대, 소오스 단자)는 제2 전원에 연결되는 제3 트랜지스터(T13), 제2 트랜지스터(T12)와 직렬로 연결되며 그 게이트로 제2 입력 신호(Vin-)를 수신하는 제4 트랜지스터(T14), 및 제3 트랜지스터(T13)와 전류 미러 형태로 접속되며, 공통 접속 노드(X)와 제2 전원 사이에 연결되는 제5 트랜지스터(T15)를 구비한다.
바이어스 트랜지스터쌍(BT1, BT2)의 일 트랜지스터(BT1)와 제1 및 제2 트랜지스터(T11, T12)는 각각 전류 미러 형태로 접속된다. 따라서, 바이어스 트랜지스터쌍(BT1, BT2)의 일 트랜지스터(BT1)의 크기(예컨대, 폭 대 길이비(width and length ratio))와 제1 트랜지스터(T11)의 크기가 동일하다면, 제1 트랜지스터(T11)를 통해 흐르는 전류 역시 바이어스 트랜지스터쌍(BT1, BT2)의 일 트랜지스터(BT1)를 통해 흐르는 제1 전류(I1)와 동일하다. 제1 전류(I1)는 바이어스 트랜지스 터(BT1)과 제1 입력 트랜지스터(IT1)를 포함하여 제1 전원(VDD)과 공통접속노드(X) 사이에 형성되는 제1 브랜치에 흐르는 전류이다.
제3 트랜지스터(T13)와 전류 미러 형태로 접속되는 제5 트랜지스터(T15)의 크기(예컨대, 폭대 길이비)를 제3 트랜지스터(T13)의 크기(예컨대, 폭대 길이비)의 A배로 구현하면, 제5 트랜지스터(T15)의 전류(IV1)는 제3 트랜지스터(T13)의 전류의 A배(예컨대, IV1= AI1)가 된다.
제2 적응적 바이어싱 회로(130)는, 제2 노드(X2)의 전압에 의해 각각 제어되는 제6 및 제7 트랜지스터(T21, T22)를 포함한다. 또한 제6 트랜지스터(T21)와 직렬로 연결되며, 그 제1 및 제2 단자(예컨대, 게이트와 드레인 단자)가 공통으로 접속되고 제3 단자(예컨대, 소오스 단자)는 제2 전원에 연결되는 제8 트랜지스터(T23), 제7 트랜지스터(T22)와 직렬로 연결되며, 그 게이트로 제1 입력 신호(Vin+)를 수신하는 제9 트랜지스터(T24), 및 제8 트랜지스터(T23)와 전류 미러 형태로 접속되며, 공통 접속 노드(X)와 제2 전원 사이에 연결되는 제10 트랜지스터(T25)를 구비한다.
바이어스 트랜지스터쌍(BT1, BT2)의 다른 일 트랜지스터(BT2)와 제6 및 제7 트랜지스터(T21, T22)는 각각 전류 미러 형태로 접속된다. 따라서, 바이어스 트랜지스터쌍(BT1, BT2)의 다른 일 트랜지스터(BT2)의 크기(예컨대, 폭대 길이비)와 제6 트랜지스터(T21)의 크기가 동일하다면, 제6 트랜지스터(T21)를 통해 흐르는 전류 역시 바이어스 트랜지스터쌍(BT1, BT2)의 다른 일 트랜지스터(BT2)를 통해 흐르는 제2 전류(I2)와 동일하다. 제2 전류(I2)는 바이어스 트랜지스터(BT2)와 제2 입력 트랜지스터(IT2)를 포함하여 제1 전원(VDD)과 공통 접속 노드(X) 사이에 형성되는 제2 브랜치에 흐르는 전류이다.
제8 트랜지스터(T23)와 전류 미러 형태로 접속되는 제10 트랜지스터(T25)의 크기(예컨대, 폭대 길이비)를 제8 트랜지스터(T23)의 크기(예컨대, 폭대 길이비)의 A배로 구현하면, 제10 트랜지스터(T25)의 전류는 제8 트랜지스터(T23)의 전류의 A배(예컨대, IV2= AI2)가 된다.
따라서, 제5 트랜지스터(T15) 및 제10 트랜지스터(T25)는 각각 정적 전류원(111)에 병렬로 접속되어 적응적으로 가변되는 전류를 제공하는 가변 전류원 역할을 한다. 설명의 편의상, 제5 트랜지스터(T15)에 의한 가변 전류를 제1 적응적 가변 전류(IV1)라 하고, 제10 트랜지스터(T25)에 의한 가변 전류를 제2 적응적 가변 전류(IV2)라 한다.
차동증폭부(110)의 테일 전류(tail current)는 정적 전류원(111)에 의한 정적 전류(Iss), 제1 적응적 가변 전류(IV1) 및 제2 적응적 가변 전류(IV2)의 합이다.
따라서, 차동증폭부(110)는 정적 전류(Iss)를 제공하기 위한 정적 전류원(111), 제1 적응적 가변 전류(IV1)를 제공하기 위한 제1 가변 전류원(T15) 및 제2 적응적 가변 전류(IV2)를 제공하기 위한 제2 가변 전류원(T25)을 구비한다고 할 수 있다.
제1 적응적 가변 전류(IV1)는 제1 전류(I1)에 비례하고, 제2 적응적 가변 전류(IV2)는 제2 전류(I2)에 비례하며, 그 비례 계수는 ‘A’일수 있다.
제1 입력 신호(Vin+)가 제2 입력 신호(Vin-)보다 높은 경우에는, 제2 전류(I2)에 비하여 제1 전류(I1)가 증가하고, 이에 따라 제1 적응적 가변 전류(IV1)는 제2 적응적 전류(IV2)에 비하여 증가한다.
제1 입력 신호(Vin+)가 제2 입력 신호(Vin-)보다 낮은 경우에는, 제1 전류(I1)에 비하여 제2 전류(I2)가 증가하고, 이에 따라 제2 적응적 전류(IV2)는 제1 적응적 전류(IV1)에 비하여 증가한다.
제1 및 제2 전류(I1, I2)는 입력신호간 전압차(Vin=Vin+ - Vin-)에 따라 상보적으로 가변되므로, 제1 및 제2 전류(I1, I2)에 따라 가변되는 제1 및 제2 적응적 가변 전류 역시 입력신호간 전압차(Vin=Vin+ - Vin-)에 따라 상보적으로 가변된다.
제1 및 제2 전류(I1, I2)의 정적 전류 특성을 살펴보면 다음과 같다.
제1 입력 신호(Vin+)와 제2 입력 신호(Vin-)의 전압이 같다면, 즉, Vin+ = Vin- = Vin,cm 이면, 제1 및 제2 전류(I1, I2)는 정적 전류(static current)이다. 제1 및 제2 정적 전류(I1 , static 및 I2 , static)는 동일하다. 즉, Istatic= I1 , static =I2 , static= I1’, static= I2 ’, static 이 성립한다. 아래 첨자 ‘static’은 정적 전류 혹은 전압을 나 타내기 위한 표기이다.
이 때에는 다음의 수학식 1이 성립한다.
[수학식 1]
Figure 112007033116016-PAT00001
여기서, Iss는 정적 전류원(111)에 의한 테일 전류, Vin , cm 은 제1 입력 신호(Vin+) 및 제2 입력 신호(Vin-) 의 평균 전압이다.
상기 수학식 1을 참조하면, A는 0보다 크거나 같거나 2보다 작은 것이 바람직함을 알 수 있다.
제1 및 제2 전류(I1, I2)의 동적 전류 특성을 살펴보면 다음과 같다.
입력 신호간의 전압차(Vin = Vin+ - Vin-)에 변화가 발생하면 동적 전류가 발생한다.
입력 스테이지 회로(100)가 강한 반전(strong inversion) 영역에서 동작한다고 가정할 때 정적 전류(Istatic)는 다음의 수학식 2와 같이 표현될 수 있다.
[수학식 2]
Figure 112007033116016-PAT00002
Figure 112007033116016-PAT00003
여기서, Vin , cm 은 제1 입력 신호(Vin+) 및 제2 입력 신호(Vin-) 의 평균 전압, Vx 은 공통 접속 노드(X)의 전압이고, Vx , static 은 공통 접속 노드(X)의 정적 전압이며, Vthn 은 NMOS 트랜지스터의 문턱 전압(threshold voltage)이다. K는 μnCox W/L이고, μn은 전자의 이동성(mobility)이고, Cox 는 단위면적당 커패시턴스이며 W/L은 폭대 길이비이다. Vx 은
Figure 112007033116016-PAT00004
로 근사화될 수 있다.
제1 및 제2 전류(I1, I2)의 동적 전류 특성은 입력 신호간 전압차(Vin)에 의존한다.
제1 입력 신호에서 제2 입력 신호를 뺀 값(Vin = Vin+ - Vin-) 이 0보다 큰 경우(즉, Vin > 0인 경우)에, 수학식 2를 이용하면, 제1 동적 전류(I1,dynamic)및 제2 동적 전류(I2 , dynamic)는 각각 다음의 수학식 3과 같이 표현된다.
[수학식 3]
Figure 112007033116016-PAT00005
Figure 112007033116016-PAT00006
마찬가지로, 제1 입력신호에서 제2 입력 신호를 뺀 값(Vin = Vin+ - Vin-) 이 0보다 작은 경우(즉, Vin < 0인 경우)에는 제1 동적 전류(I1,dynamic)및 제2 동적 전류(I2 , dynamic)는 각각 다음의 수학식 4와 같이 표현될 수 있다.
[수학식 4]
Figure 112007033116016-PAT00007
상기 수학식들에서, 아래 첨자 ‘dynamic’은 동적 전류 혹은 전압을 나타내기 위한 표기이다.
상기 수학식 3과 4는 입력 신호간의 전압차(Vin)의 변화에 다른 제1 및 제2 전류(I1, I2)의 동적 전류 특성을 나타낸다. 이를 그래프로 표시한 것이 도 2에 도시된다.
도 2는 도 1에 도시된 제1 및 제2 전류의 정적 전류 및 동적 전류 간의 관계를 나타내는 그래프이다. 도 2를 참조하면, 동적 전류(I1 , dynamic, I2 , dynamic)는 입력 신호간의 전압차(Vin)에 따라 2차 함수의 특성을 갖는 포물선 형태임을 알 수 있다.
좀 더 구체적으로는, 입력 신호간의 전압차(Vin)이 0일 때는 제1 및 제2 전류(I1, I2)는 정적 전류(Istatic)로서 상호 동일하고, 입력 신호간의 전압차(Vin)이 0보다 크면, 제1 동적 전류(I1 , dynamic)가 입력 신호간의 전압차(Vin)의 절대값에 2차 함수적으로 비례하여 증가한다. 입력 신호간의 전압차(Vin)이 0보다 작으면, 제2 동적 전류(I2 , dynamic)가 입력 신호간의 전압차(Vin)의 절대값에 2차 함수적으로 비례하여 증가한다.
따라서, 제1 및 제2 적응적 바이어싱 회로(120, 130)는 제1 입력 신호(Vin+)와 제2 입력 신호(Vin-)의 전압 차(Vin)에 따라 차동 증폭부(110)의 테일 전류를 적응적으로 가변하기 위한 회로이다.
상술한 바와 같이, 차동 증폭부(110)의 테일 전류는 정적 전류원(111)에 의한 정적 전류(Iss)에 제1 적응적 가변 전류(Iv1) 및 제2 적응적 가변 전류(Iv2)가 더해진 양이다.
제1 입력 신호(Vin+)와 제2 입력 신호(Vin-)가 동일한 전압 레벨인 경우, 즉, 정적 상태일 때의 테일 전류는 “Iss+2A*Istatic” 이다.
한편, 총 테일 전류는 입력 트랜지스터의 동적 전류의 합보다 커야 한다. 도 3에 도시된 그래프에서 입력 신호간 전압차(Vin)가 소정의 값(V1)일 때의 제1 및 제2 전류(I1, I2)의 레벨을 각각 Ia, Ib라 하면, (A-1)Ia +(A-3)Ib +Iss ≥ 0을 만족한다. Ib가 Ia보다 매우 작다고 가정하면, 이 식은 (A-1)Ia ≥ 0으로 근사화될 수 있다. 따라서, A는 1 이상인 것이 바람직하다.
수학식 1을 같이 고려하면, A는 1과 2 사이의 실수인 것이 바람직하다.
따라서, 도 1에 도시된 입력 스테이지회로에서 적은 정적 전류를 유지하기 위한 정적 조건과 빠른 슬루잉을 위한 동적 조건을 모두 만족시킬 수 있는 최적의 실시예는 A는 1과 2 사이일 때 얻어질 수 있다. 그러나, A의 범위가 이에 한정되는 것은 아니다.
도 3은 본 발명의 일 실시예에 따른 클래스 AB 증폭기의 회로도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 클래스 AB 증폭기(200)는 도 1에 도시된 입력 스테이지 회로(100) 및 제1 출력 스테이지 회로(210)를 구비한다.
제1 출력 스테이지 회로(210)는 제1 노드(X1), 제1 전원(VDD)과 출력 노드 사이(XO)에 연결되는 제1 출력 트랜지스터(OT1)와 출력 노드(XO), 제8 트랜지스터(T23)의 게이트와 제2 전원 사이에 연결되는 제2 출력 트랜지스터(OT2)를 포함한다.
제1 및 제2 출력 트랜지스터(OT1, OT2)는 각각 피모스 트랜지스터 및 엔모스 트랜지스터로 구현될 수 있다. 제1 출력 스테이지 회로(210)의 외부에 로드 커패시터(CL)가 연결될 수 있다. 제1 출력 트랜지스터(OT1)는 바이어싱 트랜지스터쌍(BT1, BT2)의 일 트랜지스터(BT1)와 전류 미러 형태로 연결된다. 따라서, 제1 출력 트랜지스터(OT1)의 크기가 바이어싱 트랜지스터쌍의 일 트랜지스터(BT1)의 크기와 동일하다면, 제1 출력 트랜지스터(OT1)의 전류 역시 제1 전류(I1)와 동일하다.
제2 출력 트랜지스터(OT2)는 제8 트랜지스터(T23)와 전류 미러 형태로 연결된다. 따라서, 제2 출력 트랜지스터(OT2)의 크기가 제8 트랜지스터(T23)의 크기와 동일하다면, 제2 출력 트랜지스터(OT2)의 전류 역시 제2 전류(I2)와 동일하다.
따라서 출력 노드(XO)를 통해 부하(예컨대, 스피커 등)로 공급되는 출력 전 류(부하 전류, ILOAD)는 제1 전류(I1)와 제2 전류(I2)의 차(I1- I2)에 해당된다.
도 3에 도시된 실시예에서는 제1 출력 트랜지스터(OT1)는 제1 노드(X1), 제1 전원(VDD)과 출력 노드 사이(XO)에 연결되는 대신, 제2 노드(X2), 제1 전원(VDD)과 출력 노드 사이(XO)에 연결될 수 있다. 이 경우, 제2 출력 트랜지스터(OT2)는 제3 트랜지스터(T13)와 전류 미러 형태로 연결되며, 출력 전류(ILOAD)는 제1 전류(I1)와 제2 전류(I2)의 차(I2- I1)가 된다.
도 4는 본 발명의 다른 일 실시예에 따른 클래스 AB 증폭기의 회로도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 클래스 AB 증폭기는 도 1에 도시된 입력 스테이지 회로(100) 및 제2 출력 스테이지 회로(310)를 구비한다.
설명의 편의를 위하여, 제2 트랜지스터(T12)와 제4 트랜지스터(T14) 간의 접속 노드를 제3 노드(X3)이라 하고, 제7 트랜지스터(T22)와 제9 트랜지스터(T24) 간의 접속 노드를 제4 노드(X4)이라 한다.
제2 출력 스테이지 회로(310)는 제4 노드(X4), 제1 전원(VDD)과 출력 노드(XO) 사이에 연결되는 제3 출력 트랜지스터(OT3)와 출력 노드(XO), 제8 트랜지스터(T23)의 게이트와 제2 전원 사이에 연결되는 제2 출력 트랜지스터(OT4)를 포함한다. 제2 출력 스테이지 회로(310)는 제4 노드(X4)와 출력 노드(XO) 사이에 직렬로 연결되는 저항소자(Rz) 및 커패시터(Cc)를 더 포함할 수 있다. 제4 노드(X4)와 출력 노드(XO) 사이에 직렬로 연결되는 저항소자(Rz) 및 커패시터(Cc)는 밀러 보상(miller compensation)을 위한 회로로서, 증폭기(310)의 안정성을 높이는 데 일 조한다.
도 4에 도시된 실시예에서는 제3 출력 트랜지스터(OT3)는 제4 노드(X4), 제1 전원(VDD)과 출력 노드 사이(XO)에 연결되는 대신, 제3 노드(X3), 제1 전원(VDD)과 출력 노드 사이(XO)에 연결될 수 있다. 이 경우, 제4 출력 트랜지스터(OT4)는 제3 트랜지스터(T13)와 전류 미러 형태로 연결된다.
본 발명의 실시예에 따른 증폭기의 특성을 분석하면, 다음과 같다.
먼저 슬루율을 살펴보면, 슬루율(SR)은 다음의 수학식 4와 같이 정의된다.
[수학식 5]
Figure 112007033116016-PAT00008
여기서, CL은 부하 커패시턴스이고, ILoad은 출력 전류(부하 전류, ILOAD)의 동적 전류로서, 수학식 5와 같이 표현될 수 있다.
[수학식 6]
Figure 112007033116016-PAT00009
수학식 4와 수학식 5를 이용하면 본 발명의 실시예에 따른 증폭기의 슬루율은 다음의 수학식 6과 같이 표현된다.
[수학식 7]
Figure 112007033116016-PAT00010
다음으로, 본 발명의 실시예에 따른 증폭기의 전달 함수(transfer function)는 다음의 수학식 7과 같이 표현된다.
[수학식 8]
Figure 112007033116016-PAT00011
여기서,
Figure 112007033116016-PAT00012
,
Figure 112007033116016-PAT00013
Figure 112007033116016-PAT00014
Figure 112007033116016-PAT00015
,
Figure 112007033116016-PAT00016
및
Figure 112007033116016-PAT00017
이다.
그리고, 본 발명의 실시예에 따른 증폭기의 이득 대역폭 곱(GBW)은 다음의 수학식 8과 같이 표현된다.
[수학식 9]
Figure 112007033116016-PAT00018
Figure 112007033116016-PAT00019
Figure 112007033116016-PAT00020
도 5 내지 도 7은 본 발명의 실시예에 따른 증폭기의 특성을 다른 다양한 증폭기들의 특성과 비교하기 위한 시뮬레이션 결과 그래프들이다.
도 5는 AC/DC 특성 비교 그래프이다. 도 6은 입력신호간 전압차(Vin) 대비 DC 전류 특성을 비교한 그래프이다. 도 7은 시간에 따른 증폭기 출력 전압의 트랜션트 응답(transient response)을 비교한 그래프이다.
본 발명의 실시예에 따른 증폭기는 CMOS 기술을 이용하여 설계되었다. A=1.5, 공급전압은 2V, 그리고, 총 정적 전류는 약 840nA로 설정되었다. 도 5 내지 도 7에서 Basic은 차동증폭부의 테일전류원으로서 정적 전류원만이 사용되는 증폭기를 나타낸다. PA1 및 PA2는 각각 종래기술의 문헌 정보에 개시한 Harjani 기술에 따른 증폭기 및 Degrauwe 기술에 따른 증폭기를 나타낸다.
먼저 도 5(a)는 주파수에 따른 오픈 루프 이득을 나타내는데, 도 4에 도시된 본 발명의 실시예에 따른 증폭기의 이득이 타 증폭기의 이득에 비하여 상당히 높음을 알 수 있다.
도 3에 도시된 증폭기에서는 입력 스테이지 회로(100)의 출력은 제1 노드(X1)의 전압이다. 이에 반해 도 4에 도시된 증폭기에서는 입력 스테이지 회로(100)의 출력은 제4 노드의 전압이다. 바이어스 트랜지스터(BT1)의 게이트와 드레인이 공통 접속된 노드(X1)로부터 신호를 출력하는 것에 비하여, 제4 노드(X4)로 부터 신호를 출력하는 것이 전압 이득을 높일 수 있다.
이에 따라, 도 4에 도시된 본 발명의 다른 실시예에 따른 클래스 AB 증폭기는 높은 이득(gain)과 높은 이득 대역폭 곱(GBW)을 얻을 수 있다. 따라서, 도 4에 도시된 클래스 AB 증폭기는 작은 부하를 구동하며 높은 이득과 높은 이득 대역폭 곱(GBW)이 요구되는 제품에 사용될 수 있다.
한편 도 5(b)는 주파수에 따른 위상 특성을 나타낸다. 도 3에 도시된 증폭기는 이득은 도 4에 도시된 증폭기에 비하여 낮지만 부하의 변화가 있거나 큰 부하를 구동하는 경우에도 충분한 위상 마진을 확보할 수 있다.
도 6을 참조하면, 본 발명의 실시예에 따른 증폭기의 전류 특성이 타 증폭기 전류 특성에 비하여 입력신호의 전압차에 따라 가변되는 폭이 큼을 알 수 있다. 이에 따라 도 7에 도시된 바와 같이, 본 발명의 실시예에 따른 증폭기의 출력 전압의 트랜션트 응답이 타 증폭기들의 트랜션트 응답에 비하여 빠르다. 이에 따라, 본 발명의 실시예에 의하면, 빠른 슬루율을 얻을 수 있음을 알 수 있다.
도 7에 도시된 그래프는 10pF의 로드 커패시터와 피크-투-피크가 1V이고 100kHz의 주파수를 가지는 스퀘어 신호를 인가받는 유니티-이득(unity-gain) 모드로 구현된 증폭기에서의 출력 전압의 트랜션트 응답 그래프이다.
상술한 바와 같이, 본 발명의 실시예에 따른 증폭기에 의하면, 정적 전류의 소모는 적으면서 빠른 슬루율을 얻을 수 있다.
또한, 본 발명에 따른 클래스 AB 증폭기는 비교적 적은 수의 트랜지스터들로 구현될 수 있어, 기존의 클래스 AB 증폭기에 비하여 소요 면적이 감소되면서도 높 은 이득과 이득 대역폭 곱을 얻을 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
상술한 바와 같이, 본 발명의 클래스 AB 증폭기 및 이를 위한 입력 스테이지 회로에 의하면, 차동 증폭부의 테일 전류를 적응적으로 가변함으로써 높은 이득과 높은 슬루율을 얻을 수 있다. 또한, 본 발명에 따른 클래스 AB 증폭기는 비교적 적은 수의 트랜지스터들로 구현될 수 있어, 기존의 클래스 AB 증폭기에 비하여 소요 면적이 감소될 수 있다.

Claims (18)

  1. 차동 입력 신호쌍의 전압차에 응답하여, 상보적으로 조절되는 제1 및 제2 전류를 발생하는 차동 증폭부;
    상기 제1 전류에 기초하여 상기 차동 증폭부의 테일 전류를 형성하는 제1 적응적 가변 전류를 제어하는 제1 적응적 바이어싱 회로; 및
    상기 제2 전류에 기초하여 상기 차동 증폭부의 상기 테일 전류를 형성하는 제2 적응적 가변 전류를 제어하는 제2 적응적 바이어싱 회로를 구비하며,
    상기 제1 및 제2 적응적 가변 전류는 상기 차동입력 신호쌍의 전압차에 기초하여 상보적으로 가변되는 클래스 AB 증폭기를 위한 입력 스테이지 회로.
  2. 제 1 항에 있어서, 상기 차동증폭부는
    제1 노드와 공통접속노드 및 제2 노드와 상기 공통접속노드 사이에 각각 삽입되며 상기 차동 입력 신호쌍을 수신하기 위한 차동 입력 트랜지스터쌍;
    제1 및 제2 단자가 상기 제1 노드에 공통으로 접속되고, 제3 단자는 제1 전원에 접속되는 제1 바이어스 트랜지스터;
    제1 및 제2 단자가 상기 제2 노드에 공통으로 접속되고, 제3 단자는 상기 제1 전원에 접속되는 제2 바이어스 트랜지스터; 및
    상기 공통접속노드와 제2 전원 사이에 삽입되는 정적 전류원을 구비하며,
    상기 차동 증폭부의 상기 테일 전류는 상기 정적 전류원에 의한 정적 전류, 상기 제1 적응적 가변 전류 및 상기 제2 적응적 가변 전류의 합인 클래스 AB 증폭기를 위한 입력 스테이지 회로.
  3. 제 2 항에 있어서,
    상기 제1 적응적 바이어싱 회로는
    상기 제1 전류를 미러링하기 위한 제1 전류 미러; 및
    상기 제1 전류 미러에 의해 미러링된 전류를 재미러링하여 상기 제1 적응적 가변 전류를 발생하는 제2 전류 미러를 구비하고,
    상기 제2 적응적 바이어싱 회로는
    상기 제2 전류를 미러링하기 위한 제3 전류 미러; 및
    상기 제2 전류 미러에 의해 미러링된 전류를 재미러링하여 상기 제2 적응적 가변 전류를 발생하는 제4 전류 미러를 구비하는 클래스 AB 증폭기를 위한 입력 스테이지 회로.
  4. 제 2 항에 있어서,
    상기 제1 적응적 바이어싱 회로는
    상기 제1 노드의 전압에 의해 제어되며, 상기 제1 전원에 접속되는 제1 트랜지스터;
    상기 제1 노드의 전압에 의해 제어되며, 상기 제1 전원과 제3 노드 사이에 접속되는 제2 트랜지스터;
    상기 제1 트랜지스터와 직렬로 연결되며, 그 제1 및 제2 단자가 공통으로 접속되고 제3 단자는 상기 제2 전원에 연결되는 제3 트랜지스터;
    상기 제3 노드와 상기 공통 접속 노드 사이에 연결되며, 상기 차동 입력 신호 쌍 중의 하나의 신호에 의해 제어되는 제4 트랜지스터; 및
    상기 공통접속 노드와 상기 제2 전원 사이에 접속되며, 상기 제3 트랜지스터와 전류 미러로 연결되는 제5 트랜지스터를 구비하며,
    상기 제2 적응적 바이어싱 회로는
    상기 제2 노드의 전압에 의해 제어되며, 상기 제1 전원에 접속되는 제6 트랜지스터;
    상기 제2 노드의 전압에 의해 제어되며, 상기 제1 전원과 제4 노드 사이에 접속되는 제7 트랜지스터;
    상기 제6 트랜지스터와 직렬로 연결되며, 그 제1 및 제2 단자가 공통으로 접속되고 제3 단자는 상기 제2 전원에 연결되는 제8 트랜지스터;
    상기 제4 노드와 상기 공통 접속 노드 사이에 연결되며, 상기 차동 입력 신호 쌍 중의 다른 하나의 신호에 의해 제어되는 제9 트랜지스터; 및
    상기 공통 접속 노드와 상기 제2 전원 사이에 접속되며, 상기 제8 트랜지스터와 전류 미러로 연결되는 제10 트랜지스터를 구비하는 클래스 AB 증폭기를 위한 입력 스테이지 회로.
  5. 제 4 항에 있어서,
    상기 제1 및 제2 트랜지스터의 각 크기는 상기 제1 바이어스 트랜지스터의 크기와 실질적으로 동일하고,
    상기 제6 및 제7 트랜지스터의 각 크기는 상기 제2 바이어스 트랜지스터의 크기와 실질적으로 동일하고,
    상기 제5 트랜지스터의 크기는 상기 제3 트랜지스터의 크기 대비 A(0 이상의 실수)배이고,
    상기 제10 트랜지스터의 크기는 상기 제8 트랜지스터의 크기 대비 상기 A배인 것을 특징으로 하는 클래스 AB 증폭기를 위한 입력 스테이지 회로.
  6. 제 5 항에 있어서, 상기 A는
    1과 2 사이의 실수인 클래스 AB 증폭기를 위한 입력 스테이지 회로.
  7. 제 4 항에 기재된 입력 스테이지 회로; 및
    상기 제1 전류와 상기 제2 전류간의 차에 해당하는 로드 전류를 출력 노드를 통해 제공하기 위한 출력 스테이지 회로를 구비하는 클래스 AB 증폭기.
  8. 제 7 항에 있어서, 상기 출력 스테이지 회로는,
    상기 제1 전원과 출력 노드 사이에 접속되며, 상기 제1 노드 또는 상기 제2 노드의 전압에 의해 제어되는 제1 출력 트랜지스터; 및
    상기 출력 노드와 상기 제2 전원 사이에 접속되며, 상기 제8 트랜지스터 또 는 상기 제3 트랜지스터와 전류 미러로 연결되는 제2 출력 트랜지스터를 구비하는 클래스 AB 증폭기.
  9. 제 8 항에 있어서,
    상기 제1 출력 트랜지스터의 크기는 상기 제1 바이어스 트랜지스터의 크기와 실질적으로 동일하고,
    상기 제2 출력 트랜지스터의 크기는 상기 제8 트랜지스터의 크기와 실질적으로 동일한 클래스 AB 증폭기.
  10. 제 4 항에 기재된 입력 스테이지 회로;
    상기 제1 전원과 출력 노드 사이에 접속되며, 상기 제3 노드 또는 상기 제4 노드의 전압에 의해 제어되는 제1 출력 트랜지스터; 및
    상기 출력 노드와 상기 제2 전원 사이에 접속되며, 상기 제8 트랜지스터 또는 상기 제3 트랜지스터와 전류 미러로 연결되는 제2 출력 트랜지스터를 구비하는 클래스 AB 증폭기.
  11. 제 10에 있어서,
    상기 제3 노드 또는 상기 제4 노드와 상기 출력 노드 사이에 직렬로 연결되는 저항 소자 및 커패시터를 더 구비하는 클래스 AB 증폭기.
  12. 제1 전원과 제2 전원 사이에 삽입되는 차동증폭부; 및
    상기 차동증폭부의 테일 전류를 적응적으로 조절하기 위한 적응적 바이어싱 회로를 구비하며,
    상기 차동증폭부는
    차동입력 신호쌍 중 제1 입력 신호를 수신하는 제1 입력 트랜지스터를 포함하여 상기 제1 전원과 공통접속노드 사이에 형성되는 제1 브랜치;
    상기 차동입력 신호쌍 중 제2 입력 신호를 수신하는 제2 입력 트랜지스터를 포함하여 상기 제1 전원과 공통 접속 노드 사이에 형성되는 제2 브랜치;
    상기 공통 접속노드와 제2 전원 사이에 접속되는 정적 전류원; 및
    상기 공통 접속노드와 제2 전원 사이에 접속되는 제1 및 제2 가변 전류원을 구비하며,
    상기 적응적 바이어싱 회로는
    상기 제1 브랜치에 흐르는 제1 전류에 기초하여 상기 제1 가변 전류원을 적응적으로 제어하는 제1 적응적 바이어싱 회로; 및
    상기 제2 브랜치에 흐르는 제2 전류에 기초하여 상기 제2 가변 전류원을 적응적으로 제어하는 제2 적응적 바이어싱 회로를 구비하며,
    상기 차동 증폭부의 테일 전류는 상기 정적 전류원에 의한 정적 전류, 상기 제1 가변 전류원에 의한 제1 적응적 가변 전류 및 상기 제2 가변 전류원에 의한 제2 적응적 가변 전류의 합이고,
    상기 제1 및 제2 적응적 가변 전류는 상기 차동입력쌍의 전압차에 응답하여 상보적으로 가변되는 클래스 AB 증폭기를 위한 입력 스테이지 회로.
  13. 제 12 항에 있어서,
    상기 제1 브랜치는 제1 및 제2 단자가 제1 노드에 공통으로 접속되고, 제3 단자는 상기 제1 전원에 접속되는 제1 바이어스 트랜지스터를 더 포함하고,
    상기 제2 브랜치는 제1 및 제2 단자가 제2 노드에 공통으로 접속되고, 제3 단자는 상기 제1 전원에 접속되는 제2 바이어스 트랜지스터를 더 포함하며,
    상기 제1 입력 트랜지스터는 상기 제1 노드와 상기 공통접속노드 사이에 접속되고,
    상기 제2 입력 트랜지스터는 상기 제2 노드와 상기 공통접속노드 사이에 접속되는 클래스 AB 증폭기를 위한 입력 스테이지 회로.
  14. 제 13 항에 있어서,
    상기 제1 적응적 바이어싱 회로는
    상기 제1 노드의 전압에 의해 제어되며, 상기 제1 전원에 접속되는 제1 트랜지스터;
    상기 제1 노드의 전압에 의해 제어되며, 상기 제1 전원과 제3 노드 사이에 접속되는 제2 트랜지스터;
    상기 제1 트랜지스터와 직렬로 연결되며, 그 제1 및 제2 단자가 공통으로 접속되고 제3 단자는 상기 제2 전원에 연결되는 제3 트랜지스터; 및
    상기 제3 노드와 상기 공통 접속 노드 사이에 연결되며, 상기 차동 입력 신호 쌍 중의 하나의 신호에 의해 제어되는 제4 트랜지스터를 구비하고,
    상기 제1 가변 전류원은 상기 제3 트랜지스터와 전류 미러로 연결되는 제5 트랜지스터를 구비하며,
    상기 제2 적응적 바이어싱 회로는
    상기 제2 노드의 전압에 의해 제어되며, 상기 제1 전원에 접속되는 제6 트랜지스터;
    상기 제2 노드의 전압에 의해 제어되며, 상기 제1 전원과 제4 노드 사이에 접속되는 제7 트랜지스터;
    상기 제6 트랜지스터와 직렬로 연결되며, 그 제1 및 제2 단자가 공통으로 접속되고 제3 단자는 상기 제2 전원에 연결되는 제8 트랜지스터; 및
    상기 제4 노드와 상기 공통 접속 노드 사이에 연결되며, 상기 차동 입력 신호 쌍 중의 다른 하나의 신호에 의해 제어되는 제9 트랜지스터를 구비하며,
    상기 제2 가변 전류원은 상기 제8 트랜지스터와 전류 미러로 연결되는 제10 트랜지스터를 구비하는 클래스 AB 증폭기를 위한 입력 스테이지 회로.
  15. 제 14 항에 있어서,
    상기 제1 및 제2 트랜지스터의 각 크기는 상기 제1 바이어스 트랜지스터의 크기와 실질적으로 동일하고,
    상기 제6 및 제7 트랜지스터의 각 크기는 상기 제2 바이어스 트랜지스터의 크기와 실질적으로 동일하고,
    상기 제5 트랜지스터의 크기는 상기 제3 트랜지스터의 크기 대비 A(1과 2 사이의 실수)배이고,
    상기 제10 트랜지스터의 크기는 상기 제8 트랜지스터의 크기 대비 상기 A(1과 2 사이의 실수)배인 것을 특징으로 하는 클래스 AB 증폭기를 위한 입력 스테이지 회로.
  16. 제 14 항에 기재된 입력 스테이지 회로; 및
    상기 제1 전류와 상기 제2 전류간의 차에 해당하는 로드 전류를 출력 노드를 통해 제공하기 위한 출력 스테이지 회로를 구비하는 클래스 AB 증폭기.
  17. 제 16 항에 있어서, 상기 출력 스테이지 회로는,
    상기 제1 전원과 출력 노드 사이에 접속되며, 상기 제1 노드 또는 상기 제2 노드의 전압에 의해 제어되는 제1 출력 트랜지스터; 및
    상기 출력 노드와 상기 제2 전원 사이에 접속되며, 상기 제8 트랜지스터 또는 상기 제3 트랜지스터와 전류 미러로 연결되는 제2 출력 트랜지스터를 구비하는 클래스 AB 증폭기.
  18. 제 14 항에 기재된 입력 스테이지 회로;
    상기 제1 전원과 출력 노드 사이에 접속되며, 상기 제3 노드 또는 상기 제4 노드의 전압에 의해 제어되는 제1 출력 트랜지스터; 및
    상기 출력 노드와 상기 제2 전원 사이에 접속되며, 상기 제8 트랜지스터 또는 상기 제3 트랜지스터와 전류 미러로 연결되는 제2 출력 트랜지스터를 구비하는 클래스 AB 증폭기.
KR1020070042819A 2007-05-02 2007-05-02 클래스 ａｂ 증폭기 및 이를 위한 입력 스테이지 회로 KR100877626B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020070042819A KR100877626B1 (ko) 2007-05-02 2007-05-02 클래스 ａｂ 증폭기 및 이를 위한 입력 스테이지 회로
US11/975,103 US7554405B2 (en) 2007-05-02 2007-10-17 Adaptive biasing input stage and amplifiers including the same
TW097110404A TWI466440B (zh) 2007-05-02 2008-03-24 適應性偏壓輸入級以及包含該輸入級之放大器
CN2008100930132A CN101299596B (zh) 2007-05-02 2008-04-15 自适应偏置输入级和包括该自适应偏置输入级的放大器
JP2008119095A JP2008278493A (ja) 2007-05-02 2008-04-30 バイアシング入力ステージ及びそれを含む増幅器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070042819A KR100877626B1 (ko) 2007-05-02 2007-05-02 클래스 ａｂ 증폭기 및 이를 위한 입력 스테이지 회로

Publications (2)

Publication Number Publication Date
KR20080097680A true KR20080097680A (ko) 2008-11-06
KR100877626B1 KR100877626B1 (ko) 2009-01-09

Family

ID=40079304

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070042819A KR100877626B1 (ko) 2007-05-02 2007-05-02 클래스 ａｂ 증폭기 및 이를 위한 입력 스테이지 회로

Country Status (2)

Country Link
KR (1) KR100877626B1 (ko)
CN (1) CN101299596B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150123411A (ko) * 2014-04-24 2015-11-04 포항공과대학교 산학협력단 전류차를 이용한 클래스 ab 증폭 장치
US9514788B1 (en) 2015-12-23 2016-12-06 SK Hynix Inc. Differential amplifier circuit, voltage regulator, and semiconductor memory device including the same

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102355212A (zh) * 2011-08-09 2012-02-15 复旦大学 一种带电流补偿的轨到轨输入级
US9287784B2 (en) * 2011-09-23 2016-03-15 Power Integrations, Inc. Adaptive biasing for integrated circuits
US9391523B2 (en) 2011-09-23 2016-07-12 Power Integrations, Inc. Controller with constant current limit
US8854085B1 (en) * 2013-05-08 2014-10-07 Texas Instruments Incorporated Method and apparatus for cancellation of the second harmonic in a differential sampling circuit
CN103472880B (zh) * 2013-09-13 2014-12-10 电子科技大学 一种低压差线性稳压器
WO2015066867A1 (en) * 2013-11-07 2015-05-14 Qualcomm Incorporated Clock and data drivers with enhanced transconductance and suppressed output common-mode
CN106341129B (zh) * 2016-09-20 2019-05-10 京东方科技集团股份有限公司 一种比较器、模数转换电路及显示装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60103814A (ja) * 1983-11-11 1985-06-08 Toshiba Corp 信号処理回路
JPS6331205A (ja) * 1986-07-24 1988-02-09 Fujitsu Ltd 差動増幅回路
KR100377064B1 (ko) 1995-04-04 2003-06-02 학교법인 포항공과대학교 적응바이어서회로및공통모드궤환회로를갖는완전차동폴디드캐스코드씨모오스(ｃｍｏｓ)오피앰프(ｏｐａｍｐ)회로
JP3120763B2 (ja) * 1997-11-12 2000-12-25 日本電気株式会社 差動増幅器
JP4859285B2 (ja) 2001-05-30 2012-01-25 新日本無線株式会社 差動増幅器
KR100450776B1 (ko) * 2002-12-04 2004-10-01 한국전자통신연구원 클래스 ａｂ 차동출력 ｃｍｏｓ 연산증폭기

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150123411A (ko) * 2014-04-24 2015-11-04 포항공과대학교 산학협력단 전류차를 이용한 클래스 ab 증폭 장치
US9514788B1 (en) 2015-12-23 2016-12-06 SK Hynix Inc. Differential amplifier circuit, voltage regulator, and semiconductor memory device including the same

Also Published As

Publication number Publication date
KR100877626B1 (ko) 2009-01-09
CN101299596B (zh) 2012-12-05
CN101299596A (zh) 2008-11-05

Similar Documents

Publication Publication Date Title
KR100877626B1 (ko) 클래스 ａｂ 증폭기 및 이를 위한 입력 스테이지 회로
US7253685B2 (en) Class AB amplifier having adjustable quiescent current and output current
RU2305893C2 (ru) Способ и схема смещения для снижения искажений
US7312651B2 (en) Cascode current mirror circuit operable at high speed
KR101926003B1 (ko) 초저 작동 전압 레일 대 레일 연산 증폭기 및 차동 입력 증폭단 회로 및 그 출력단 회로
JP2003298368A (ja) 増幅回路
US6414552B1 (en) Operational transconductance amplifier with a non-linear current mirror for improved slew rate
US7728669B2 (en) Output stage circuit and operational amplifier thereof
US6400219B1 (en) High-speed offset comparator
KR101388221B1 (ko) 빠른 슬루율을 가지는 레일-투-레일 연산 증폭기 및 이를구비하는 디스플레이 구동 집적회로
US8890612B2 (en) Dynamically biased output structure
Torfifard et al. A Power‐Efficient CMOS Adaptive Biasing Operational Transconductance Amplifier
US20180287576A1 (en) Transconductance amplifier
US7834693B2 (en) Amplifying circuit
JP2007109034A (ja) 定電流回路
CN111295838B (zh) 差分输入级
Ramirez-Angulo et al. Compact implementation of high-performance CMOS current mirror
US8432226B1 (en) Amplifier circuits and methods for cancelling Miller capacitance
KR100668455B1 (ko) 가변 이득 증폭기
JP4867066B2 (ja) 増幅回路
KR101596568B1 (ko) 입력 공통모드 어답터를 구비하는 연산 트랜스컨덕턴스 증폭기 회로
US20240128933A1 (en) Class-d amplifier circuit
KR102584838B1 (ko) 증폭기 회로
Barile et al. Power-efficient dynamic-biased CCII
JP4447383B2 (ja) プッシュプル増幅器

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121130

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20131129

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20191129

Year of fee payment: 12