JP2004032013A - 電流電圧変換回路 - Google Patents
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Abstract
【解決手段】入力端子110と出力端子120との間に、n+1段の増幅用インバータINV1 〜INVn+1 が直列接続される。積分回路130は、n段目インバータINVn (nは偶数)の出力電位の平均値を出力する。負帰還用インバータINV0 は、積分回路130の出力電圧に応じて、入力端子110からグランドラインに流れる電流を制御する。インバータINV0 により、入力信号が電流信号から電圧信号に変換される。積分回路130の出力電圧に応じてインバータINVn の電流−電圧特性が変化するので、電流電圧変換回路の感度が変化する。
【選択図】 図1
Description
【発明の属する技術分野】
この発明は、電流電圧変換回路に関し、より詳細には、例えば光通信等に使用されるリミティング機能付の電流電圧変換回路に関する。
【0002】
【従来の技術】
従来より、信号増幅器の一種として、リミティングアンプが知られている。リミティングアンプは、例えば、光通信システムの中継器等に使用されている。従来のリミティングアンプとしては、例えば、村山等による「10Gb/s低消費電力GaAsリミティングアンプ」(1999年9月電子情報通信学会総合大会講演論文集C−10−24)で開示されたものが知られている。
【0003】
図7は、かかる文献に開示されたリミティングアンプの要部構成を示す回路図である。
【0004】
図7に示したリミティングアンプでは、コンデンサ701を介して、入力端子702に、電圧信号が入力される。この入力信号は、増幅用のインバータ703,704,705を通過して、出力端子709から出力される。入力信号の論理レベルは、増幅用インバータ703,704,705を通過することにより、これらのインバータで与えられる論理レベルに近づく。増幅用インバータ703,704,705としては、例えば、GaAs製MESFET(Metal Semiconductor Field Effect Transistor) によるDCFL(Direct Coupled FET Logic)構造のインバータ(後述)が使用される。
【0005】
ここで、高精度の増幅を行うためには、入力信号の電圧中心とインバータ703〜705の論理閾値とを一致させることが望まれる。このため、図7のリミティングアンプでは、抵抗素子706,708およびコンデンサ707からなる負帰還回路を設けている。抵抗素子706およびコンデンサ707は、積分回路を構成しており、インバータ705の出力電圧の平均値を生成する。この平均値は、抵抗708を介して、インバータ703の入力信号に重畳される。例えば入力信号のデューティ比(ハイレベルの比率)が50%の場合には、この負帰還回路によって、入力信号の電圧中心とインバータ703の論理閾値とを非常に高い精度で一致させることができる。
【0006】
本願発明者は、このようなリミティングアンプを利用してリミティング機能付の電流電圧変換回路を作製しようと試みた。図8は、かかる電流電圧変換回路の構成を示す回路図である。図8に示したように、コンデンサ701を介さずに、入力端子702から電流信号を入力させることにより、リミティング機能付電流電圧変換回路を得ることができる。この電流電圧変換回路では、抵抗素子708の電圧降下を利用して、入力電流信号を電圧信号に変換する。すなわち、入電流信号の振幅と抵抗素子708の抵抗値との積が、インバータ703に入力される電圧信号の振幅になる。
【0007】
【発明が解決しようとする課題】
図8に示した電流電圧変換回路において、入力信号に対する感度を高くするためには、抵抗素子708の抵抗値を大きくする必要がある。抵抗素子708の抵抗値を大きくすることにより、インバータ703に入力される電圧信号の振幅を大きくすることができるからである。
【0008】
しかしながら、インバータ703に入力される電圧信号の振幅が大きくなると、寄生容量への充電時間が長くなるため、電流電圧変換回路の高速動作が困難になるという欠点が生じる。
【0009】
加えて、インバータ703〜705をGaAsMESFETのDCFL構造で構成した場合には、電圧信号の振幅が大きくなると、入力波形に歪みが生じるという欠点がある。これは、電圧信号のハイレベル電位がDCFLのショットキィー障壁を越えてしまうためである。
【0010】
【課題を解決するための手段】
この発明に係る電流電圧変換回路は、入力端子と出力端子との間に直列接続された複数段の増幅用インバータと、いずれかの増幅用インバータの出力電位を取り込んで積分する積分回路と、積分回路の出力電圧に応じて、入力端子と電源ラインとの間に流れる電流を制御する負帰還用インバータとを備える。
【0011】
この発明によれば、負帰還用インバータ内に設けられたトランジスタのソース・ドレイン間抵抗を利用して入力信号の電流電圧変換を行うことができる。このソース・ドレイン間抵抗は、入力信号の振幅の大きさに逆依存して変化する。したがって、入力信号の振幅が大きい場合でも、高速動作が困難になったり波形が歪んだりすることがない。
【0012】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、本発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【0013】
第1の実施の形態
この発明の第1の実施の形態に係る電流電圧変換回路について、図1〜図3を用いて説明する。
【0014】
図1は、この実施の形態に係る電流電圧変換回路の全体構成を示す回路図である。
【0015】
図1に示したように、この電流電圧変換回路100は、信号入力端子110と、増幅用インバータINV1 〜INVn+1 と、出力端子120と、積分回路130と、負帰還用インバータINV0 とを備えている。
【0016】
入力端子110は、外部から電流信号を入力する。
【0017】
増幅用インバータINV1 〜INVn+1 は、直列に接続されている。初段の増幅用インバータINV1 の入力は、入力端子110に接続されている。また、最終段の増幅用インバータINVn+1 の出力は、出力端子120に接続されている。この実施の形態では、nは偶数とする。
【0018】
積分回路130は、抵抗素子131とコンデンサ132とを備えている。抵抗素子131の一端は、偶数段目の増幅用インバータの出力に接続される。図1の例では、抵抗素子131の一端は、n段目の増幅用インバータINVn の出力に接続されている。コンデンサ132の一端は、抵抗素子131の他端に接続される。また、このコンデンサ132の他端は、グランドラインに接続される。
【0019】
負帰還用インバータINV0 の入力は、抵抗素子131の他端に接続される。そして、この負帰還用インバータINV0 の出力は、初段の増幅用インバータINV1 の入力に接続される。
【0020】
図2は、インバータINV0 ,INV1 の内部構造を示す回路図である。なお、他のインバータINV2 〜INVn+1 の内部構造も、同様である。
【0021】
図2に示したように、インバータINV1 は、デプレッション型FET211とエンハンスメント型FET212とを備えている。デプレッション型FET211のソースは、電源ラインVddに接続されている。また、デプレッション型FET211のゲートおよびドレインは、ノードN1 で、エンハンスメント型FET212のドレインに接続されている。このノードN1 が、インバータINV1 の出力となる。エンハンスメント型FET212のソースは、グランドラインに接続されている。そして、エンハンスメント型FET212のゲートは、インバータINV1 の入力となり、入力端子110およびインバータINV0 の出力に接続されている。デプレッション型FET211は、常時オンしており、定電流源として動作する。したがって、エンハンスメント型FET212がオンしているとき出力電圧(すなわちノードN1 の電位)はローレベルとなり、エンハンスメント型FET212がオフしているとき出力電圧はハイレベルとなる。
【0022】
インバータINV0 は、デプレッション型FET221とエンハンスメント型FET222とを備えている。デプレッション型FET221のソースは、電源ラインVddに接続されている。また、デプレッション型FET221のゲートおよびドレインは、ノードN2 で、エンハンスメント型FET222のドレインに接続されている。このノードN2 が、インバータINV0 の出力となり、インバータINV1 の入力(すなわちエンハンスメント型FET212のゲート)に接続される。エンハンスメント型FET222のソースは、グランドラインに接続されている。そして、エンハンスメント型FET222のゲートは、インバータINV0 の入力となり、抵抗素子131の他端およびコンデンサ132の一端に接続されている。デプレッション型FET221は、常時オンしており、定電流源として動作する。したがって、エンハンスメント型FET222がオンしているとき出力電圧(すなわちノードN2 の電位)はローレベルとなり、エンハンスメント型FET222がオフしているとき出力電圧はハイレベルとなる。
【0023】
次に、この実施の形態に係る電流電圧変換回路100の動作を説明する。
【0024】
入力端子110からは、電流信号が入力される。この電流信号は、エンハンスメント型FET222(図2参照)を流れることにより、電圧信号に変換される。この電圧信号は、増幅用インバータINV1 〜INVn+1 によって増幅され、出力端子120から出力される。
【0025】
n段目の増幅用インバータINVn の出力電圧は、n+1段目の増幅用インバータINVn+1 のみならず、抵抗素子131にも印加される。これにより、積分回路130は、増幅用インバータINVn から出力される電圧の平均値に相当する電位を生成する。この平均値は、負帰還用インバータINV0 の入力(すなわちエンハンスメント型FET222のゲート)に印加される。すなわち、エンハンスメント型FET222のゲート電圧は、入力端子110から入力される電流信号が小信号の場合は低くなり、大信号の場合は高くなる。
【0026】
エンハンスメント型FET222の電流−電圧特性は、ゲート電圧に応じて変化する。したがって、この実施の形態に係る電流電圧変換回路100は、従来の電流電圧変換回路(図8参照)において抵抗素子708を可変抵抗とした場合と等価である。この実施の形態では、この可変抵抗の抵抗値を、入力信号の振幅に応じて、自動的に変更することができる。
【0027】
図3は、電流電圧変換回路100の電流−電圧特性を示すグラフである。
【0028】
図3において、曲線A0 ,B0 は、エンハンスメント型FET222を単体で動作させた場合の、電流−電圧特性である。曲線A0 ,B0 に関して、図3の縦軸はエンハンスメント型FET222のドレイン・ソース間電流Idsであり、横軸はドレイン・ソース電圧Vdsである。ここで、曲線A0 は、入力端子110から小信号が入力された場合の例であり、B0 は、入力端子110から大信号が入力された場合の例である。このように、入力信号の振幅が小さいほどゲート電位が低くなるので、エンハンスメント型FET222は小さい電流で飽和する。
【0029】
また、曲線A1 ,B1 は、電流電圧変換回路100の入力電流−入力電圧特性である。すなわち、曲線A1 ,B1 に関して、図3の縦軸は入力信号の電流値(すなわち入力端子110から入力される電流の値)であり、横軸は増幅用インバータINV1 の入力電圧である。入力電圧すなわちエンハンスメント型FET212のゲート電圧が所定値よりも大きくなると、入力電流の一部が、ショットキィー電流Sとして、エンハンスメント型FET212のゲートからソースに流れ込むようになる。したがって、入力電流−入力電圧特性A1 ,B1 は、エンハンスメント型FET222の電流−電圧特性A0 ,B0 に、ショットキィー電流Sを加えたものになる。
【0030】
曲線A1 に示したように、入力端子110から小信号電流が入力されたとき、エンハンスメント型FET222は飽和領域で動作する。このとき、エンハンスメント型FET222は、このFET222のドレインコンダクタンスの逆数に等しい抵抗値の抵抗素子と等価である。すなわち、非常に大きい抵抗値が得られる。
【0031】
また、曲線B1 に示したように、入力端子110から大信号電流が入力されたとき、エンハンスメント型FET222は非飽和領域で動作する。このとき、エンハンスメント型FET222は、曲線B1 の傾きに相当する抵抗値の抵抗素子と等価である。すなわち、抵抗値は、小さくなる。
【0032】
いずれの場合も、ショットキィー電流Sによる影響は、アンビギュリティ(リミティング型増幅器が‘0’と‘1’とを識別できる電圧振幅の最小値)と比較して非常に小さいので、無視できる。
【0033】
上述のように、電流電圧変換回路100では、インバータINVn の出力電圧の平均値に応じて、インバータINV0 のゲート電位が決定される。これにより従来の電流電圧変換回路と同様にして電圧信号の振幅中心をインバータの閾値に一致させることができ、したがって、出力端子120から出力される電圧信号のデューティを50%にすることができる。
【0034】
以上説明したように、この実施の形態に係る電流電圧変換回路100では、奇数段のインバータINV1 〜INVn ,INV0 からなるループが構成され且つ抵抗素子131およびコンデンサ132からなる積分回路130が設けられているので、従来の電流電圧変換回路(図8参照)と同様にして、入力信号の中心電圧とインバータINV1 とを一致させることができる。
【0035】
加えて、この実施の形態に係る電流電圧変換回路100では、入力端子110から入力された電流信号の振幅に応じて、負帰還用インバータINV0 の電流−電圧特性を変化させることができる。したがって、この実施の形態によれば、入力信号が小信号の場合には、感度を高くすることができる。その一方で、入力信号が大信号の場合でも、寄生容量への充電時間が長くなって高速動作が妨げられ難く且つ入力波形に歪みが生じ難い。
【0036】
第2の実施の形態
次に、この発明の第2の実施の形態に係る電流電圧変換回路について、図4を用いて説明する。
【0037】
図4において、図1と同じ符号を付した構成要素は、それぞれ図1の回路と同じものを示している。
【0038】
この実施の形態に係る電流電圧変換回路400は、負帰還用素子としての抵抗素子401を備えている点で、上述の第1の実施の形態に係る電流電圧変換回路100と異なる。
【0039】
抵抗素子401は、初段の増幅用インバータINV1 の出力に一端が接続され、かかるインバータINV1 の入力に他端が接続されている。
【0040】
初段の増幅用インバータINV1 の入力電位が閾値よりも低い場合、このインバータINV1 の出力電位は閾値よりも高くなる。したがって、この場合には、抵抗素子401を介して、インバータINV1 の出力側から入力側へ電流が流れる。逆に、初段の増幅用インバータINV1 の入力電位が閾値よりも高い場合、このインバータINV1 の出力電位は閾値よりも低くなる。したがって、この場合には、抵抗素子401を介して、インバータINV1 の入力側から出力側へ電流が流れる。
【0041】
このため、インバータINV1 の増幅率は、抵抗素子401が無い場合よりも小さくなる。すなわち、この実施の形態によれば、入力端子110から入力される電流の振幅が大きい場合に、インバータINV1 の出力電圧の振幅を、第1の実施の形態の場合よりもさらに小さく抑えることができる。
【0042】
加えて、この実施の形態によれば、増幅用インバータINV1 の入力電圧がハイレベルからローレベルに遷移するとき、抵抗素子401およびエンハンスメント型FET212(図2参照)を介してグランドラインに電荷が流出するので、遷移時間が短縮される。逆に、増幅用インバータINV1 の入力電圧がローレベルからハイレベルに遷移するとき、デプレッション型FET211(図2参照)および抵抗素子401を介してインバータINV1 の入力に電荷が流入するので、遷移時間が短縮される。すなわち、この実施の形態によれば、電流電圧変換回路の動作を高速化することができる。
【0043】
以上説明したように、この実施の形態に係る電流電圧変換回路400によれば、第1の実施の形態の回路100よりもさらに、動作を高速化することが可能である。
【0044】
第3の実施の形態
次に、この発明の第3の実施の形態に係る電流電圧変換回路について、図5を用いて説明する。
【0045】
この実施の形態に係る電流電圧変換回路は、初段の増幅用インバータの論理閾値が2段目以降の増幅用インバータの論理閾値よりも高い点で、上述の第2の実施の形態に係る電流電圧変換回路400と異なる。
【0046】
図5は、この実施の形態に係る電流電圧変換回路500の要部構成を示す回路図である。図5において、図4と同じ符号を付した構成要素は、それぞれ図4の回路と同じものを示している。
【0047】
図5に示されたように、初段のインバータINV1 は、デプレッション型FET511とエンハンスメント型FET512とを備えている。また、2段目のインバータINV2 は、デプレッション型FET521とエンハンスメント型FET522とを備えている。各FET511,512,521,522の接続関係は、第1の実施の形態のインバータ(図2参照)と同じである。
【0048】
上述のように、増幅用インバータINV1 は、2段目以降の増幅用インバータINV2 〜INVn+1 よりも論理閾値が高くなるように、構成されている。例えば、デプレッション型FET511のゲート幅W511 とエンハンスメント型FET512のゲート幅W512 との比W511 /W512 を、デプレッション型FET521のゲート幅W521 とエンハンスメント型FET522のゲート幅W522 との比W521 /W522 よりも大きくすれば、増幅用インバータINV1 の論理閾値が増幅用インバータINV2 の論理閾値よりも高くなる。
【0049】
このような構成により、この実施の形態では、インバータINV1 の入力電圧がハイレベルからローレベルに遷移するとき、エンハンスメント型FET512がオフする入力電圧が第2の実施の形態の場合よりも高く、したがって、このときの抵抗素子401の端子間電圧も第2の実施形態の場合よりも大きい。このため、このときに抵抗素子401を介してインバータINV1 の入力側から出力側に流入する電流は、第2の実施の形態の場合よりも大きくなる。したがって、初段の増幅用インバータINV1 の動作が速くなり、これにより2段目の増幅用インバータINV2 の動作速度も速くなる。
【0050】
このように、この実施の形態に係る電流電圧変換回路500は、抵抗素子401を介して引き込まれる電流を大きくすることができるので、第2の実施の形態の場合よりもさらに動作速度が向上する。
【0051】
第4の実施の形態
次に、この発明の第4の実施の形態に係る電流電圧変換回路について、図6を用いて説明する。
【0052】
図6において、図1と同じ符号を付した構成要素は、それぞれ図1の回路と同じものを示している。
【0053】
この実施の形態に係る電流電圧変換回路600は、増幅器601を備えている点で、上述の第1の実施の形態に係る電流電圧変換回路100と異なる。
【0054】
上述のように、負帰還用インバータINV0 の入力には、n段目の増幅用インバータINVn の出力電圧の平均値が印加される。ここで、入力信号の中心電圧と論理閾値とを高精度で一致させるためには、n段目の増幅用インバータINVn の出力信号の中心電圧と増幅用インバータINVn+1 の閾値との差分ΔVn+1 を小さくすることが望ましい。なぜなら、この差分ΔVn+1 により、増幅用インバータINVn+1 のデューティが歪められるからである。
【0055】
これに対して、この実施の形態に係る電流電圧変換回路600は、増幅器601を備えている。このため、増幅用インバータINVn ,INVn+1 の閾値がほぼ等しくなり且つこれらの閾値が増幅用インバータINVn の出力電圧の平均値と等しくなるように回路600を構成すれば、差分ΔVn+1 を第1の実施の形態の場合の1/gにすることができる(gは増幅器601の増幅率)。したがって、デューティの歪みを、第1の実施の形態よりも小さくすることができる。
【0056】
なお、ここでは、第1の実施の形態に係る電流電圧変換回路100に増幅器601を追加した例を説明したが、第2、第3の実施の形態に係る電流電圧変換回路400,500に増幅器601を追加した場合も、同様の効果を得ることができる。
【0057】
第1〜第4の実施の形態では、偶数段目の増幅用インバータに積分回路130を接続することとしたが、例えば負帰還用インバータを偶数個とすることにより、奇数段目の増幅用インバータに積分回路130を接続することも可能である。すなわち、増幅用インバータおよび負帰還用インバータからなるループが負帰還ループになっていれば、同様の効果を得ることができる。
【0058】
また、第1〜第4の実施の形態では、各インバータをGaAsMESFETのDCFLとしたが、例えばnMOSトランジスタ等を用いて構成したインバータでも、同様の効果を得ることができる。
【0059】
【発明の効果】
以上詳細に説明したように、この発明によれば、入力信号の振幅が小さい場合に感度が高く、且つ、入力信号の振幅が大きい場合でも高速動作が可能で波形が歪み難い電流電圧変換回路を提供することができる。
【図面の簡単な説明】
【図1】第1の実施の形態に係る電流電圧変換回路の構成を示す回路図である。
【図2】第1の実施の形態に係る電流電圧変換回路の要部構成を示す回路図である。
【図3】第1の実施の形態に係る電流電圧変換回路の動作原理を説明するための特性グラフである。
【図4】第2の実施の形態に係る電流電圧変換回路の構成を示す回路図である。
【図5】第3の実施の形態に係る電流電圧変換回路の要部構成を示す回路図である。
【図6】第4の実施の形態に係る電流電圧変換回路の構成を示す回路図である。
【図7】従来のリミティングアンプの構成を示す回路図である。
【図8】従来の電流電圧変換回路の構成を示す回路図である。
【符号の説明】
110 入力端子
120 出力端子
130 積分回路
131 抵抗素子
132 コンデンサ
INV1 〜INVn+1 増幅用インバータ
INV0 負帰還用インバータ
Claims (4)
- 入力端子と出力端子との間に直列接続された複数段の増幅用インバータと、
いずれかの前記増幅用インバータの出力電位を取り込んで積分する積分回路と、
前記積分回路の出力電圧に応じて、前記入力端子と電源ラインとの間に流れる電流を制御する負帰還用インバータと、
を備えることを特徴とする電流電圧変換回路。 - 初段の前記増幅用インバータの出力端子に一端が接続され且つこの増幅用インバータの入力端子に他端が接続された負帰還用素子を、さらに備えることを特徴とする請求項1に記載の電流電圧変換回路。
- 初段の前記増幅用インバータの論理閾値が、2段目以降の前記増幅用インバータの論理閾値よりも高いことを特徴とする請求項2に記載の電流電圧変換回路。
- 前記いずれかの前記インバータの出力電位を増幅して前記積分回路に供給する増幅器をさらに備えることを特徴とする請求項1〜3のいずれかに記載の電流電圧変換回路。
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