JP4025474B2 - 半導体増幅回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体増幅回路に関し、詳しくは、ＯＰアンプなどの正負の二電源駆動の増幅回路あるいは電源ラインとグランドＧＮＤとの中間電位に出力を持つプッシュプル駆動の増幅回路において、電源リップル等のノイズに影響を受け難いような半導体増幅回路に関する。
【０００２】
【従来の技術】
音響機器の増幅回路やＯＰアンプを利用した各種増幅回路は、片電源で駆動されるものもあれば、正側の電源電圧と負側の電源電圧による正負両電源で駆動されるものもある。片電源では通常半導体サブストレート側（以下単に基板側あるいは基板という）をグランドライン（ＧＮＤ）あるいは電源ラインに接続してそれを基準電位に設定する。また、両電源駆動では、グランド電位ではなく、正側か、最下電位の負側の電源ラインのいずれかの電位を電位基準として選択して増幅回路を設計し、動作させることになる。
【０００３】
この種の半導体増幅回路を構成するトランジスタは、図４（ａ）に示されるように、駆動トランジスタ２０が、例えば、Ｐ型サブストレート２１にＰ+アイソレーションを設けて形成される。この増幅回路は、図４（ｂ）に示されるような等価のトランジスタ回路２２として構成され、入力信号が入力端子ＩＮに加えられ、出力端子ＯＵＴからそれが出力される。このような回路では、ダイオードＤkとして示されるように、Ｐ型サブストレート２１を介してエミッタとベース間あるいはエミッタとコレクタ間には逆方向に寄生ダイオードが同時に形成され、さらに寄生容量Ｃkも形成される。
このような、ダイオードなどの寄生素子や寄生容量は、ＩＣの構造上必然的にできるものであり、入力端子ＩＮに設定された基準電位よりも低い電圧が印加されたときには、前記の寄生ダイオードＤkがＯＮとなり、基板側から各トランジスタ形成層に電流が流れる問題がある。そこで、通常は、基板の電位（基準電位）より低い電圧を入力端子ＩＮにかけることはない。そのために、前記したような電位基準を採用せざるを得ない。
【０００４】
図５は、正負の両電源を使用して動作する半導体増幅回路の回路図である。
図５において、８は、半導体集積回路に形成された増幅回路であり、増幅回路１と、負電源ライン−Ｖccに接続された定電流源２、３とから構成され、増幅回路１は、入力端子８ａと出力端子８ｂとを有していて、入力段として差動増幅回路４が、出力段として出力アンプ５が設けられ、これらにより構成されている。そして、入力端子８ａには、前段から入力信号Ｖinが加えられる。
差動増幅回路４は、ｎｐｎ形の差動トランジスタＱ1，Ｑ2の共通エミッタが定電流源２に接続され、これを経て負側の電源ライン−Ｖccに接続されている。そして、カレントミラーのｐｎｐ形のトランジスタＱ3，Ｑ4をそれぞれのコレクタ側に負荷として有していて、これらが正側の電源ライン＋Ｖccに接続されている。
【０００５】
定電流源２は、カレントミラーのｎｐｎ形のトランジスタＱ5、Ｑ6とから構成され、入力側のダイオード接続トランジスタＱ6に定電流源７から定電流を受けて、カレントミラーの出力トランジスタＱ5が差動トランジスタＱ1，Ｑ2の共通エミッタからの定電流をシンクさせる。
なお、差動トランジスタＱ1のベースは、抵抗Ｒsを介して入力端子８ａに接続され、差動トランジスタＱ2のベースは接地されている。
出力アンプ５は、電源ライン＋Ｖccにエミッタが接続されたｐｎｐ形のトランジスタＱ7で構成され、そのコレクタが出力端子８ｂに接続され、さらに定電流源３を介して負電源ライン−Ｖccに接続され、前段からの入力信号を受ける、そのベースが差動トランジスタＱ1のコレクタに接続されている。
また、出力端子８ｂの電圧は、帰環抵抗Ｒfを介して差動トランジスタＱ1のベースに接続されている。
なお、定電流源３は、定電流源２と同様な構成であるのでその説明は割愛する。
【０００６】
【発明が解決しようとする課題】
この図５に示す回路では、通常、基板に採られる基準電位は、負側電源ライン−Ｖccに採られる。このような回路においては、前記した理由から正、負電源の中間のグランドＧＮＤを基準電位とすることはしない。そのため出力端子８ｂに得られる出力信号Ｖoは、基板の電位変動を受け易い。
特に、集積回路では多数の回路を動作させるので、その電源電圧にはリップルがいつでもついてまわる。基板側（負側電源ライン−Ｖcc）と＋Ｖccの電源ライン側とは相対的なものであるので、このリップルを＋Ｖccの電源ライン側からみれば基板側がリップル電圧で変動していることになる。そこで、このリップルにより基板の電位が変動したときには、まず、先の寄生容量Ｃｋを介して集積化した各回路に信号が入り込み、それがノイズ信号として現れ易い。また、最悪の場合には、寄生ダイオードＤkがＯＮとなり、回路が誤動作を起こす。
【０００７】
このような電源リップルの問題は、特に、正，負両電源で駆動する増幅回路を１つの半導体に集積化した場合において大きな問題になる。それは、正，負電源間の電位差が大きくなることと内部で負電源を発生する回路を正電源回路からの電力を受けて動作させ、負側の電力を得ること、これらのことから電源リップルが倍増することになるからである。
この発明の目的は、このような従来技術の問題点を解決するものであって、正，負両電源使用においてまた片電源において電源リップル等のノイズに影響を受け難い半導体増幅回路を提供することにある。
【０００８】
【課題を解決するための手段】
この目的を達成するためのこの発明の半導体増幅回路の構成は、Ｐ型およびＮ型のうちの一方の型の半導体基板に形成されたこの基板と同型のウエル領域と、このウエル領域の周囲と底面においてその内側の領域を取り囲むように形成されたＰ型およびＮ型のうちの他方の型の囲み領域と、前記の内側の領域に形成された第１のトランジスタと前記のウエル領域ではない基板表面に形成された第２のトランジスタとを有し、第１および第２のトランジスタの動作状態において、基板に基準電位が設定され、囲み領域が、基板と同電位かあるいは囲み領域と基板側との接合部が逆バイアスされる状態の電位に設定され、囲み領域と内側の領域との接合部が逆バイアスされる状態になる電位に第１のトランジスタの少なくとも１つの電極が設定され、基準電位が、この半導体増幅回路が正と負との２つの電源電圧を受けて動作する場合には正側の電源電圧値と負側の電源電圧値の絶対値の和の半分の電圧に対応しかつ絶対値の大きい側の極性の電圧に対応する電位であって、この半導体増幅回路が正あるいは負の電源電圧を受けて動作する場合にはその電源電圧の実質的に半分の同極性の電圧に対応する電位であって、第１および第２のトランジスタの一方が基準電位を含めこれより上側の電位で動作するようにその電極の電位が設定され、第１および第２のトランジスタの他方の少なくとも１つの電極に基準電位よりも低い電位が設定されて基準電位よりも下側の電位を主体として動作するものである。
【０００９】
【発明の実施の形態】
このような増幅回路においては、ウエル領域に形成した囲み領域が基板とは異なる型になっていて、基板を基準電位にしたときに基板と同電位か、あるいは囲み領域と基板側との接合部が逆バイアスされる状態の電位に設定され、第１のトランジスタの少なくとも１つの電極は、囲み領域と内側領域との接合部が逆バイアスされる状態の電位に設定される。これにより、内側領域に形成される領域や素子を基板に対してフローティング状態にすることができ、内側領域に形成された第１のトランジスタを基板から切離して動作させることができる。
その結果、第１のトランジスタと第２のトランジスタを別々の電源で独立に動作させることができるので、第２のトランジスタに対応して基板を基準電位にして第１の電源で動作させ、第１のトランジスタを第１の電源よりも低い電位において第２の電源で動作させることができる。
【００１０】
この場合、電源電圧のリップルは、基準電位（基板）からみれば、第１の電源電圧と第２の電源電圧のうちの大きい電圧側のものになる。第１の電源電圧と第２の電源電圧を等しいものとすれば、実質的に半分となるので、その分、リップル等のノイズによる基板側の電位変動は低減し、その影響を受け難い増幅回路を構成することができる。なお、正負の両電源駆動の場合には、前記の半分の基準電位はグランドＧＮＤになる。
その結果、両電源駆動においてまた片電源駆動において電源リップル等のノイズに影響を受け難い半導体増幅回路を提供することにある。
【００１１】
【実施例】
図１は、この発明の半導体増幅回路を適用した一実施例の増幅回路であって、正負の両電源駆動でグランドＧＮＤを基準電位に採る増幅回路の説明図、図２は、前記増幅回路における負電源側に配置されるＮ−ＭＯＳトランジスタ形成領域の断面図、そして、図３は、バイポーラトランジスタとＮ−ＭＯＳトランジスタの接続関係を断面構造において示す説明図である。
図１において、９は、半導体増幅回路であって、２３は、基板側からフローティングされた状態のトランジスタが形成されたウエル領域（フローティング領域）であり、ここにＮ−ＭＯＳトランジスタＴｒ1〜Ｔｒ6が形成されている。このフローティング領域２３以外に形成されたバイポーラトランジスタＱ3，Ｑ4は、図５と同一の回路となっていて、従来通り基板に形成されたトランジスタであるので、その説明は割愛する。なお、図５と同等の構成要素は同一の符号を付し、その説明を割愛する。
【００１２】
図１のフローティング領域２３には、図５の差動トランジスタＱ1，Ｑ2に換えてＮ−ＭＯＳ差動トランジスタＴｒ1，Ｔｒ2の回路が設けられ、さらに図５の定電流源２，３をそれぞれＮ−ＭＯＳトランジスタＴｒ3〜Ｔｒ6による定電流源２５，２６に置き換えた回路が設けられている。
定電流源２５は、Ｎ−ＭＯＳトランジスタＴｒ3，Ｔｒ4からなるカレントミラーで構成され、入力側のトランジスタＴｒ4がダイオード接続されてそのドレイン側に定電流源２７からの電流を受ける。出力側のトランジスタＴｒ3のドレインは、差動トランジスタＴｒ1，Ｔｒ2の共通ソースに接続され、このソースから定電流をシンクさせる。トランジスタＴｒ3，Ｔｒ4のソース側は、共通に接続されて負側の電源ライン−Ｖccに接続されている。
定電流源２６も定電流源２５と同様な構成であり、Ｎ−ＭＯＳトランジスタＴｒ5，Ｔｒ6からなるカレントミラーで構成され、入力側のトランジスタＴｒ6がダイオード接続されてそのドレイン側に定電流源２８からの電流を受け、出力側のトランジスタＴｒ5のドレインが出力トランジスタＱ7のコレクタに接続され、このコレクタから定電流をシンクさせる。トランジスタＴｒ5，Ｔｒ6のソース側は、共通に接続されて負側の電源ライン−Ｖccに接続されている。
【００１３】
このように、ソース（Ｓ）、ドレイン（Ｄ）、ゲート（Ｇ）のいずれかの電極がグランド電位ＧＮＤか、それ以下とされ、負電源側電位で動作するトランジスタＴｒ1，Ｔｒ2および負側の電源ライン−Ｖccに接続されているトランジスタＴｒ3〜Ｔｒ6を基板１１からフローティングさせることでこれらＮ−ＭＯＳトランジスタＴｒ1〜Ｔｒ6をバイポーラトランジスタＱ3，Ｑ4，Ｑ7の正電源とは切り離して独立の電源により動作させることができる。そこで、バイポーラトランジスタＱ3，Ｑ4，Ｑ7からなる増幅回路部分をグランドＧＮＤを基準として正側電源で動作させることができる。また、Ｎ−ＭＯＳトランジスタＴｒ1〜Ｔｒ6を同様にグランドを基準として負側電源で動作させることができる。
このようにそれぞれの回路がグランドＧＮＤ（基板１１の電位）を基準電位として動作するので、電源リップルは、正側の電源ライン＋Ｖccと負側の電源ライン−Ｖccのいずれかを基準とした従来の場合の半分あるはそれ以下になる。
フローティング領域２３に配置されるこれらＮ−ＭＯＳトランジスタＴｒ1〜Ｔｒ6は、図２に断面構造図で示すＮ−ＭＯＳトランジスタ形成領域１０にそれぞれ形成されるトランジスタである。
【００１４】
図２は、グランドＧＮＤを基準電位に採ってそれ以下の電位か、あるいは負電源側で独立に動作させることができるＮ−ＭＯＳトランジスタの増幅回路の構造である。
Ｎ−ＭＯＳトランジスタ形成領域１０として、Ｐ−sub（Ｐ型サブストレート）基板１１に、Ｎの埋込み層（Ｂ／Ｌ）１２をエピタキシャル成長により形成し、酸化膜を除去してＮの埋込み層１２にＰ+イオンを打ち込みあるいは塗布して、その後にＮの埋込み層１２の上にＰウエル領域１３を形成するためにＰ型の層とＮ型の層の上にＮ-エピタキシャル層を形成する。その結果としてＰ+ イオンを打ち込んだ領域がＰウエル領域１３となり、その外側にＮ-領域ができる。このとき、Ｐウエル領域１３の範囲は、Ｎの埋込み層１２の範囲より少し内側にこれより小さい範囲とし、その外側をＮ-領域にする。
【００１５】
さらにＰウエル領域１３の外側周囲に形成されたＮ-領域にＮ型不純物をドーピングして拡散し拡散分離領域としてＮの拡散分離領域１４をＮの埋込み層１２の外周に結合する状態で形成する。その結果、拡散分離領域１４がＰウエル領域１３に対して平面からみて円形あるいは矩形の側面外周のウオールとなり、Ｎの埋込み層１２を底面として基板Ｐに対してＮの逆型で取り囲むようにしてＰ型のウエル領域１３が形成される。これによりこのＰウエル領域１３は、Ｎ型層を介在させてＰ−sub基板１１に形成されるので、Ｎの拡散分離領域１４をＮの埋込み層１２による囲み領域の電位設定で、Ｐウエル領域１３に形成された領域が基板１１から浮くようになる。すなわち、Ｐウエル領域１３の囲み領域の電位を基板１１の電位と等しいか、基板１１とＰウエル領域１３の間の電位に設定すれば、Ｐウエル領域１３は、動作状態では囲み領域の両側のＮ−Ｐ接合部のすくなくとも一方が逆バイアスされることによる空間電荷層の形成により分離された状態となるので、このＰウエル領域１３形成される素子は、基板１１からみてフローティング状態になる。
なお、図中、１５は、素子分離酸化膜層（ＬＯＣＯＳ）である。また、拡散分離領域１４は、Ｎの埋込み層１１の幅に対応させてＰウエル領域１３の側面周囲に設けられるものであって、ここでは、Ｐウエル領域１３に対してコレクタウオール（ｃｏｌｌｅｃｔｏｒ ｗａｌｌ，Ｃ／Ｗ）となっている。
【００１６】
さて、Ｐウエル領域１３の内側には、表面側に拡散形成されたＮ+形のソース領域１３ａとドレイン領域１３ｂとがチャネル形成領域１６を挟んで表面側に形成されている。
１７はゲート層である。このゲート層１７とソース領域１３ａとドレイン領域１３ｂとがそれぞれＡｌ配線を介してゲートＧ，ソースＳ，ドレインＤとして取り出される。また、コレクタウオールの拡散分離領域１４には取出領域としてＮ+の取出領域１４ａがその表面上部に拡散形成されて設けられている。この取出領域１４ａは、Ａｌ配線を介して電源ライン＋Ｖccに接続されている。また、Ｐウエル領域１３には取出領域としてＰ+の取出領域１３ｃがその表面上部に拡散形成されて設けられている。この取出領域１３ｃは、Ｐ型のウエル領域１３をバックゲートとしてＡｌ配線を介してこれがソースＳに接続され、ソースＳが負電源ライン−Ｖccに接続されている。
なお、このＮ−ＭＯＳトランジスタ形成領域１０に形成されるトランジスタは、図１に示す定電流源を構成するトランジスタＴｒ3〜Ｔｒ5のうちの１つである。図示するように、ソースＳは、負側の電源ライン−Ｖccに接続され、ドレインＤが入力端子１８となっていてる。この入力端子１８に上流のトランジスタから流出する電流を受ける。また、基板１１は、グランドＧＮＤに接続されている。
【００１７】
Ｐウエル領域１３は、周囲に設けられたＮの拡散分離領域１４と底のＮの埋込み層１１との一体的な桶のような囲み領域が形成されている。そこで、前記したような動作状態の電位設定では、この桶のような囲み領域が電源ライン＋Ｖccの電位に設定され、基板１１がグランドＧＮＤに接続されてグランド電位になることにより、囲み領域と基板１１とのＮ−Ｐ接合部が逆バイアスされ、これらの間には空間電荷層が形成される。さらに、囲み領域とＰウエル領域１３とのＮ−Ｐ接合部も逆バイアスされ、これらの間にも空間電荷層が形成される。
このことによりＰウエル領域１３が基板１１から分離された状態となるので、この領域に形成される素子（あるいはその素子の領域）は、基板に対してフローティングされる。その結果、図１に示すように、独立に電源を設けて動作させることが可能になる。
【００１８】
ところで、図２のＮ−ＭＯＳトランジスタ形成領域１０に形成されるトランジスタＴｒ1〜Ｔｒ6は、ドレインＤ、ソースＳ間に２倍の電源電圧がかかる。すなわち、電源電圧を５Ｖとすれば、＋Ｖcc＝＋５Ｖ，−Ｖcc＝−５Ｖとなり、通常のトランジスタの倍の合計１０Ｖの電源で動作するこのになり、その耐圧のトランジスタが必要になる。
そこで、使用する電源電圧によっては、Ｐウエル領域１３の厚さと濃度（抵抗率）とが問題になる。通常の電源電圧は、３Ｖ乃至５Ｖが使用されるので、この場合について説明すると、Ｐウエル領域１３の実際の厚さは、数μｍ〜１０μｍ程度であり、このときのシート抵抗が２ｋΩ〜５ｋΩとなるような濃度であれば、正負の二電源を使用したとしも必要な耐圧を有するトランジスタをウエル領域１３に形成することが可能である。
【００１９】
なお、耐圧の低いトランジスタがウエル領域１３に形成される場合には、Ｎの拡散分離領域１４とＮの埋込み層１２とからなる囲み領域をグランドＧＮＤの電位か、これより少し大きな＋側の電位に設定すればよい。拡散分離領域１４と埋込み層１２とによる桶状の囲み領域をグランド電位に設定した場合には、基板１１と同じ電位となるので、基板１１とのＮ−Ｐ接合部が逆バイアスにならなず、基板１１側からみればＰ−Ｎ接合による寄生ダイオードとなる。しかし、基板１１側からウエル領域１３側をみれば間にＮの桶の領域があるので、これが逆方のダイオードとなり、実質的に基板１１とウエル領域１３とは分離されている。また、このとき、Ｎの拡散分離領域１４およびＮの埋込み層１１側から基板１１側をみれば逆方向の寄生ダイオードが挿入され、かつ、これら囲み領域と基板１１とが同電位に設定されているので、これらの間には電流がながれない。
【００２０】
図３は、バイポーラトランジスタＱ4とＮ−ＭＯＳトランジスタＴｒ2との接続関係を断面構造において示す説明図である。バイポーラトランジスタＱ4とＮ−ＭＯＳトランジスタＴｒ2とは、基板１１の表面において隣接して配置されている。バイポーラトランジスタＱ4は、バイポーラトランジスタＱ3と同様にウエル領域１３以外の表面に形成される。バイポーラトランジスタＱ4の構造は、ＰＮＰトランジスタとしてラテラルｐｎｐトランジスタの一般的な構造のものであり、図４のものと多少構造が相違している。これは、Ｎのベース埋込層３１の上に、Ｎ-のウエル領域３２が形成され、これがベース領域となり、その一方の側面にはＮのコレクタウオール３５が形成され、ウエル領域３２の上部表面には、Ｐ+のコレクタ領域３３、そしてＰ+のエミッタ領域３４が形成され、コレクタウオール３５の表面部に取出領域が設けられて、コレクタＣ、ベースＢ、エミッタＥとして、このトランジスタの電極が取り出される。この構造は、トランジスタＱ3についても同様である。なお、３６は、素子分離領域（ＩＳＯ）である。
【００２１】
Ｎ−ＭＯＳトランジスタＴｒ2は、図２の構造と同じであるが、ソースＳ、ゲートＧ、ドレインＤの接続配線が相違している。図３のＮ−ＭＯＳトランジスタＴｒ2のソースＳは、図２の構造で形成されたトランジスタＴｒ3のドレインＤに接続されている。バイポーラトランジスタＱ4は、そのベースＢとコレクタＣが共通に図３のトランジスタＴｒ2のドレインＤに接続され、そのエミッタＥが＋Ｖccの電源ラインに接続されている。
一方、バイポーラトランジスタＱ3は、そのベースＢが図３のバイポーラトランジスタＱ4のベースＢに接続され、そのエミッタＥが＋Ｖccの電源ラインに接続され、コレクタＣがＮ−ＭＯＳトランジスタＴｒ1のドレインＤに接続され、図３のトランジスタＱ4と同じ構造をしている。
Ｎ−ＭＯＳトランジスタＴｒ1は、これに隣接してバイポーラトランジスタＱ3が形成されていて、図３と同様な構造となっている。その接続は、トランジスタＱ3のコレクタＣがトランジスタＴｒ1のドレインＤと接続され、ゲートＧが抵抗Ｒsを介して端子８ａに接続され、ソースＳがトランジスタＴｒ1のソースＳと接続されている。そして、その構造は、図３のＮ−ＭＯＳトランジスタＴｒ2と同じである。
【００２２】
ところで、図１に示すように、バイポーラトランジスタＱ3，Ｑ4のコレクタに接続されるトランジスタＴｒ1，Ｔｒ2のドレインＤ側の電位は、グランドＧＮＤの電位（基準電位）か、これよりも高い値になっているが、これらのソースＳは、グランドＧＮＤ電位より低い電位になる。それは、基板１１の電位が基準電位としてグランドに設定されいて、ウエル領域１３と、拡散分離領域１４とＮの埋込み層１１の接合部が逆バイアスされていなければならないからである。
その結果、基板１１に形成されたバイポーラトランジスタＱ3，Ｑ4，Ｑ7は、基準電位を含めこれより上側の電位で動作し、ＭＯＳトランジスタＴｒ1〜Ｔｒ6は、少なくとも１つの電極に基準電位よりも低い電位が設定されて、基準電位よりも下側の電位を主体として動作することになる。
【００２３】
以上説明してきたが、図１の実施例では、正負両電源駆動の例を説明しているが、正負いずれかの片電源の場合には、前記のグランドＧＮＤが＋Ｖcc／２あるいは−Ｖcc／２となり、これを基準電位として基板に設定すればよい。これにより電源に対して基準電圧を１／２にできるので同様な作用効果を得ることができる。
また、この発明は、基板に対してフローティング状態となる領域にトランジスタを形成すればよく、形成するトランジスタは、Ｎ−ＭＯＳトランジスタに限定されるものではない。
さらに、実施例では、Ｐ型の半導体基板を例としているが、Ｎ型の半導体基板であってもよい。この場合に、図１において，ｐｎｐ形のトランジスタはｎｐｎ形のトランジスタに、そしてｎｐｎ形のトランジスタはｐｎｐ形のトランジスタに変更され、Ｎ−ＭＯＳトランジスタはＰ−ＭＯＳトランジスタに変更される。そしてそのＮウエル領域を囲む領域は、Ｎ基板と同じか、それよりも低い電位が設定され、かつＮウエル領域よりも低い電位となる電位が設定される。これにより、少なくとも囲む領域とＮウエル領域との間は逆バイアスとなる。また、図２、図３においては、Ｎ型の領域は、Ｐ型となり、Ｐ型の領域はＮ型となる。
【００２４】
【発明の効果】
以上の説明から理解できるように、この発明にあっては、ウエル領域に形成した囲み領域が基板とは異なる型になっていて、基板を基準電位にしたときに基板と同電位か、あるいは囲み領域と基板側との接合部が逆バイアスされる状態の電位に設定され、第１のトランジスタの少なくとも１つの電極は、囲み領域と内側領域との接合部が逆バイアスされる状態の電位に設定される。これにより、内側領域に形成される領域や素子を基板に対してフローティング状態にすることができ、内側領域に形成された第１のトランジスタを基板から切離して動作させることができる。
これにより、第１のトランジスタと第２のトランジスタを別々の電源で独立に動作させることができるので、第２のトランジスタに対応して基板を基準電位にして第１の電源で動作させ、第１のトランジスタを第１の電源よりも低い電位において第２の電源で動作させることができる。
その結果、両電源においてまた片電源において電源リップル等のノイズに影響を受け難い半導体増幅回路を提供することにある。
【図面の簡単な説明】
【図１】図１は、この発明の半導体増幅回路を適用した一実施例の増幅回路であって、正負の両電源駆動でグランドＧＮＤを基準電位に採る増幅回路の説明図である。
【図２】図２は、前記増幅回路における負電源側に配置されるＮ−ＭＯＳトランジスタ形成領域の断面図である。
【図３】図３は、バイポーラトランジスタとＮ−ＭＯＳトランジスタの接続関係を断面構造において示す説明図である。
【図４】図４は、従来の半導体装置における駆動トランジスタ素子の説明図であり、（ａ）は、その形成領域の断面図、（ｂ）は、その等価回路図である。
【図５】図５は、正負の両電源駆動で動作する従来の半導体増幅回路の回路図である。
【符号の説明】
１…増幅回路、２，３，７，２５〜２８…定電流源、
４…差動増幅回路、５…出力アンプ、６…差動増幅回路、
８，９…半導体増幅回路、１０…Ｎ−ＭＯＳトランジスタ形成領域、
１１…Ｐ−sub（Ｐ型サブストレート）基板、１２…Ｎの埋込み層（Ｂ／Ｌ）、
１３…Ｐ型のウエル領域、１３ａ…Ｎ+形のソース領域、
１３ｂ…ドレイン領域、１４…拡散分離領域、
１５…素子分離酸化膜層（ＬＯＣＯＳ）、１６…チャネル形成領域、
２３…フローティング領域、
Ｑ1〜Ｑ6…バイポーラトランジスタ、
Ｔｒ1〜Ｔｒ6…Ｎ−ＭＯＳトランジスタ。
【発明の属する技術分野】
この発明は、半導体増幅回路に関し、詳しくは、ＯＰアンプなどの正負の二電源駆動の増幅回路あるいは電源ラインとグランドＧＮＤとの中間電位に出力を持つプッシュプル駆動の増幅回路において、電源リップル等のノイズに影響を受け難いような半導体増幅回路に関する。
【０００２】
【従来の技術】
音響機器の増幅回路やＯＰアンプを利用した各種増幅回路は、片電源で駆動されるものもあれば、正側の電源電圧と負側の電源電圧による正負両電源で駆動されるものもある。片電源では通常半導体サブストレート側（以下単に基板側あるいは基板という）をグランドライン（ＧＮＤ）あるいは電源ラインに接続してそれを基準電位に設定する。また、両電源駆動では、グランド電位ではなく、正側か、最下電位の負側の電源ラインのいずれかの電位を電位基準として選択して増幅回路を設計し、動作させることになる。
【０００３】
この種の半導体増幅回路を構成するトランジスタは、図４（ａ）に示されるように、駆動トランジスタ２０が、例えば、Ｐ型サブストレート２１にＰ+アイソレーションを設けて形成される。この増幅回路は、図４（ｂ）に示されるような等価のトランジスタ回路２２として構成され、入力信号が入力端子ＩＮに加えられ、出力端子ＯＵＴからそれが出力される。このような回路では、ダイオードＤkとして示されるように、Ｐ型サブストレート２１を介してエミッタとベース間あるいはエミッタとコレクタ間には逆方向に寄生ダイオードが同時に形成され、さらに寄生容量Ｃkも形成される。
このような、ダイオードなどの寄生素子や寄生容量は、ＩＣの構造上必然的にできるものであり、入力端子ＩＮに設定された基準電位よりも低い電圧が印加されたときには、前記の寄生ダイオードＤkがＯＮとなり、基板側から各トランジスタ形成層に電流が流れる問題がある。そこで、通常は、基板の電位（基準電位）より低い電圧を入力端子ＩＮにかけることはない。そのために、前記したような電位基準を採用せざるを得ない。
【０００４】
図５は、正負の両電源を使用して動作する半導体増幅回路の回路図である。
図５において、８は、半導体集積回路に形成された増幅回路であり、増幅回路１と、負電源ライン−Ｖccに接続された定電流源２、３とから構成され、増幅回路１は、入力端子８ａと出力端子８ｂとを有していて、入力段として差動増幅回路４が、出力段として出力アンプ５が設けられ、これらにより構成されている。そして、入力端子８ａには、前段から入力信号Ｖinが加えられる。
差動増幅回路４は、ｎｐｎ形の差動トランジスタＱ1，Ｑ2の共通エミッタが定電流源２に接続され、これを経て負側の電源ライン−Ｖccに接続されている。そして、カレントミラーのｐｎｐ形のトランジスタＱ3，Ｑ4をそれぞれのコレクタ側に負荷として有していて、これらが正側の電源ライン＋Ｖccに接続されている。
【０００５】
定電流源２は、カレントミラーのｎｐｎ形のトランジスタＱ5、Ｑ6とから構成され、入力側のダイオード接続トランジスタＱ6に定電流源７から定電流を受けて、カレントミラーの出力トランジスタＱ5が差動トランジスタＱ1，Ｑ2の共通エミッタからの定電流をシンクさせる。
なお、差動トランジスタＱ1のベースは、抵抗Ｒsを介して入力端子８ａに接続され、差動トランジスタＱ2のベースは接地されている。
出力アンプ５は、電源ライン＋Ｖccにエミッタが接続されたｐｎｐ形のトランジスタＱ7で構成され、そのコレクタが出力端子８ｂに接続され、さらに定電流源３を介して負電源ライン−Ｖccに接続され、前段からの入力信号を受ける、そのベースが差動トランジスタＱ1のコレクタに接続されている。
また、出力端子８ｂの電圧は、帰環抵抗Ｒfを介して差動トランジスタＱ1のベースに接続されている。
なお、定電流源３は、定電流源２と同様な構成であるのでその説明は割愛する。
【０００６】
【発明が解決しようとする課題】
この図５に示す回路では、通常、基板に採られる基準電位は、負側電源ライン−Ｖccに採られる。このような回路においては、前記した理由から正、負電源の中間のグランドＧＮＤを基準電位とすることはしない。そのため出力端子８ｂに得られる出力信号Ｖoは、基板の電位変動を受け易い。
特に、集積回路では多数の回路を動作させるので、その電源電圧にはリップルがいつでもついてまわる。基板側（負側電源ライン−Ｖcc）と＋Ｖccの電源ライン側とは相対的なものであるので、このリップルを＋Ｖccの電源ライン側からみれば基板側がリップル電圧で変動していることになる。そこで、このリップルにより基板の電位が変動したときには、まず、先の寄生容量Ｃｋを介して集積化した各回路に信号が入り込み、それがノイズ信号として現れ易い。また、最悪の場合には、寄生ダイオードＤkがＯＮとなり、回路が誤動作を起こす。
【０００７】
このような電源リップルの問題は、特に、正，負両電源で駆動する増幅回路を１つの半導体に集積化した場合において大きな問題になる。それは、正，負電源間の電位差が大きくなることと内部で負電源を発生する回路を正電源回路からの電力を受けて動作させ、負側の電力を得ること、これらのことから電源リップルが倍増することになるからである。
この発明の目的は、このような従来技術の問題点を解決するものであって、正，負両電源使用においてまた片電源において電源リップル等のノイズに影響を受け難い半導体増幅回路を提供することにある。
【０００８】
【課題を解決するための手段】
この目的を達成するためのこの発明の半導体増幅回路の構成は、Ｐ型およびＮ型のうちの一方の型の半導体基板に形成されたこの基板と同型のウエル領域と、このウエル領域の周囲と底面においてその内側の領域を取り囲むように形成されたＰ型およびＮ型のうちの他方の型の囲み領域と、前記の内側の領域に形成された第１のトランジスタと前記のウエル領域ではない基板表面に形成された第２のトランジスタとを有し、第１および第２のトランジスタの動作状態において、基板に基準電位が設定され、囲み領域が、基板と同電位かあるいは囲み領域と基板側との接合部が逆バイアスされる状態の電位に設定され、囲み領域と内側の領域との接合部が逆バイアスされる状態になる電位に第１のトランジスタの少なくとも１つの電極が設定され、基準電位が、この半導体増幅回路が正と負との２つの電源電圧を受けて動作する場合には正側の電源電圧値と負側の電源電圧値の絶対値の和の半分の電圧に対応しかつ絶対値の大きい側の極性の電圧に対応する電位であって、この半導体増幅回路が正あるいは負の電源電圧を受けて動作する場合にはその電源電圧の実質的に半分の同極性の電圧に対応する電位であって、第１および第２のトランジスタの一方が基準電位を含めこれより上側の電位で動作するようにその電極の電位が設定され、第１および第２のトランジスタの他方の少なくとも１つの電極に基準電位よりも低い電位が設定されて基準電位よりも下側の電位を主体として動作するものである。
【０００９】
【発明の実施の形態】
このような増幅回路においては、ウエル領域に形成した囲み領域が基板とは異なる型になっていて、基板を基準電位にしたときに基板と同電位か、あるいは囲み領域と基板側との接合部が逆バイアスされる状態の電位に設定され、第１のトランジスタの少なくとも１つの電極は、囲み領域と内側領域との接合部が逆バイアスされる状態の電位に設定される。これにより、内側領域に形成される領域や素子を基板に対してフローティング状態にすることができ、内側領域に形成された第１のトランジスタを基板から切離して動作させることができる。
その結果、第１のトランジスタと第２のトランジスタを別々の電源で独立に動作させることができるので、第２のトランジスタに対応して基板を基準電位にして第１の電源で動作させ、第１のトランジスタを第１の電源よりも低い電位において第２の電源で動作させることができる。
【００１０】
この場合、電源電圧のリップルは、基準電位（基板）からみれば、第１の電源電圧と第２の電源電圧のうちの大きい電圧側のものになる。第１の電源電圧と第２の電源電圧を等しいものとすれば、実質的に半分となるので、その分、リップル等のノイズによる基板側の電位変動は低減し、その影響を受け難い増幅回路を構成することができる。なお、正負の両電源駆動の場合には、前記の半分の基準電位はグランドＧＮＤになる。
その結果、両電源駆動においてまた片電源駆動において電源リップル等のノイズに影響を受け難い半導体増幅回路を提供することにある。
【００１１】
【実施例】
図１は、この発明の半導体増幅回路を適用した一実施例の増幅回路であって、正負の両電源駆動でグランドＧＮＤを基準電位に採る増幅回路の説明図、図２は、前記増幅回路における負電源側に配置されるＮ−ＭＯＳトランジスタ形成領域の断面図、そして、図３は、バイポーラトランジスタとＮ−ＭＯＳトランジスタの接続関係を断面構造において示す説明図である。
図１において、９は、半導体増幅回路であって、２３は、基板側からフローティングされた状態のトランジスタが形成されたウエル領域（フローティング領域）であり、ここにＮ−ＭＯＳトランジスタＴｒ1〜Ｔｒ6が形成されている。このフローティング領域２３以外に形成されたバイポーラトランジスタＱ3，Ｑ4は、図５と同一の回路となっていて、従来通り基板に形成されたトランジスタであるので、その説明は割愛する。なお、図５と同等の構成要素は同一の符号を付し、その説明を割愛する。
【００１２】
図１のフローティング領域２３には、図５の差動トランジスタＱ1，Ｑ2に換えてＮ−ＭＯＳ差動トランジスタＴｒ1，Ｔｒ2の回路が設けられ、さらに図５の定電流源２，３をそれぞれＮ−ＭＯＳトランジスタＴｒ3〜Ｔｒ6による定電流源２５，２６に置き換えた回路が設けられている。
定電流源２５は、Ｎ−ＭＯＳトランジスタＴｒ3，Ｔｒ4からなるカレントミラーで構成され、入力側のトランジスタＴｒ4がダイオード接続されてそのドレイン側に定電流源２７からの電流を受ける。出力側のトランジスタＴｒ3のドレインは、差動トランジスタＴｒ1，Ｔｒ2の共通ソースに接続され、このソースから定電流をシンクさせる。トランジスタＴｒ3，Ｔｒ4のソース側は、共通に接続されて負側の電源ライン−Ｖccに接続されている。
定電流源２６も定電流源２５と同様な構成であり、Ｎ−ＭＯＳトランジスタＴｒ5，Ｔｒ6からなるカレントミラーで構成され、入力側のトランジスタＴｒ6がダイオード接続されてそのドレイン側に定電流源２８からの電流を受け、出力側のトランジスタＴｒ5のドレインが出力トランジスタＱ7のコレクタに接続され、このコレクタから定電流をシンクさせる。トランジスタＴｒ5，Ｔｒ6のソース側は、共通に接続されて負側の電源ライン−Ｖccに接続されている。
【００１３】
このように、ソース（Ｓ）、ドレイン（Ｄ）、ゲート（Ｇ）のいずれかの電極がグランド電位ＧＮＤか、それ以下とされ、負電源側電位で動作するトランジスタＴｒ1，Ｔｒ2および負側の電源ライン−Ｖccに接続されているトランジスタＴｒ3〜Ｔｒ6を基板１１からフローティングさせることでこれらＮ−ＭＯＳトランジスタＴｒ1〜Ｔｒ6をバイポーラトランジスタＱ3，Ｑ4，Ｑ7の正電源とは切り離して独立の電源により動作させることができる。そこで、バイポーラトランジスタＱ3，Ｑ4，Ｑ7からなる増幅回路部分をグランドＧＮＤを基準として正側電源で動作させることができる。また、Ｎ−ＭＯＳトランジスタＴｒ1〜Ｔｒ6を同様にグランドを基準として負側電源で動作させることができる。
このようにそれぞれの回路がグランドＧＮＤ（基板１１の電位）を基準電位として動作するので、電源リップルは、正側の電源ライン＋Ｖccと負側の電源ライン−Ｖccのいずれかを基準とした従来の場合の半分あるはそれ以下になる。
フローティング領域２３に配置されるこれらＮ−ＭＯＳトランジスタＴｒ1〜Ｔｒ6は、図２に断面構造図で示すＮ−ＭＯＳトランジスタ形成領域１０にそれぞれ形成されるトランジスタである。
【００１４】
図２は、グランドＧＮＤを基準電位に採ってそれ以下の電位か、あるいは負電源側で独立に動作させることができるＮ−ＭＯＳトランジスタの増幅回路の構造である。
Ｎ−ＭＯＳトランジスタ形成領域１０として、Ｐ−sub（Ｐ型サブストレート）基板１１に、Ｎの埋込み層（Ｂ／Ｌ）１２をエピタキシャル成長により形成し、酸化膜を除去してＮの埋込み層１２にＰ+イオンを打ち込みあるいは塗布して、その後にＮの埋込み層１２の上にＰウエル領域１３を形成するためにＰ型の層とＮ型の層の上にＮ-エピタキシャル層を形成する。その結果としてＰ+ イオンを打ち込んだ領域がＰウエル領域１３となり、その外側にＮ-領域ができる。このとき、Ｐウエル領域１３の範囲は、Ｎの埋込み層１２の範囲より少し内側にこれより小さい範囲とし、その外側をＮ-領域にする。
【００１５】
さらにＰウエル領域１３の外側周囲に形成されたＮ-領域にＮ型不純物をドーピングして拡散し拡散分離領域としてＮの拡散分離領域１４をＮの埋込み層１２の外周に結合する状態で形成する。その結果、拡散分離領域１４がＰウエル領域１３に対して平面からみて円形あるいは矩形の側面外周のウオールとなり、Ｎの埋込み層１２を底面として基板Ｐに対してＮの逆型で取り囲むようにしてＰ型のウエル領域１３が形成される。これによりこのＰウエル領域１３は、Ｎ型層を介在させてＰ−sub基板１１に形成されるので、Ｎの拡散分離領域１４をＮの埋込み層１２による囲み領域の電位設定で、Ｐウエル領域１３に形成された領域が基板１１から浮くようになる。すなわち、Ｐウエル領域１３の囲み領域の電位を基板１１の電位と等しいか、基板１１とＰウエル領域１３の間の電位に設定すれば、Ｐウエル領域１３は、動作状態では囲み領域の両側のＮ−Ｐ接合部のすくなくとも一方が逆バイアスされることによる空間電荷層の形成により分離された状態となるので、このＰウエル領域１３形成される素子は、基板１１からみてフローティング状態になる。
なお、図中、１５は、素子分離酸化膜層（ＬＯＣＯＳ）である。また、拡散分離領域１４は、Ｎの埋込み層１１の幅に対応させてＰウエル領域１３の側面周囲に設けられるものであって、ここでは、Ｐウエル領域１３に対してコレクタウオール（ｃｏｌｌｅｃｔｏｒ ｗａｌｌ，Ｃ／Ｗ）となっている。
【００１６】
さて、Ｐウエル領域１３の内側には、表面側に拡散形成されたＮ+形のソース領域１３ａとドレイン領域１３ｂとがチャネル形成領域１６を挟んで表面側に形成されている。
１７はゲート層である。このゲート層１７とソース領域１３ａとドレイン領域１３ｂとがそれぞれＡｌ配線を介してゲートＧ，ソースＳ，ドレインＤとして取り出される。また、コレクタウオールの拡散分離領域１４には取出領域としてＮ+の取出領域１４ａがその表面上部に拡散形成されて設けられている。この取出領域１４ａは、Ａｌ配線を介して電源ライン＋Ｖccに接続されている。また、Ｐウエル領域１３には取出領域としてＰ+の取出領域１３ｃがその表面上部に拡散形成されて設けられている。この取出領域１３ｃは、Ｐ型のウエル領域１３をバックゲートとしてＡｌ配線を介してこれがソースＳに接続され、ソースＳが負電源ライン−Ｖccに接続されている。
なお、このＮ−ＭＯＳトランジスタ形成領域１０に形成されるトランジスタは、図１に示す定電流源を構成するトランジスタＴｒ3〜Ｔｒ5のうちの１つである。図示するように、ソースＳは、負側の電源ライン−Ｖccに接続され、ドレインＤが入力端子１８となっていてる。この入力端子１８に上流のトランジスタから流出する電流を受ける。また、基板１１は、グランドＧＮＤに接続されている。
【００１７】
Ｐウエル領域１３は、周囲に設けられたＮの拡散分離領域１４と底のＮの埋込み層１１との一体的な桶のような囲み領域が形成されている。そこで、前記したような動作状態の電位設定では、この桶のような囲み領域が電源ライン＋Ｖccの電位に設定され、基板１１がグランドＧＮＤに接続されてグランド電位になることにより、囲み領域と基板１１とのＮ−Ｐ接合部が逆バイアスされ、これらの間には空間電荷層が形成される。さらに、囲み領域とＰウエル領域１３とのＮ−Ｐ接合部も逆バイアスされ、これらの間にも空間電荷層が形成される。
このことによりＰウエル領域１３が基板１１から分離された状態となるので、この領域に形成される素子（あるいはその素子の領域）は、基板に対してフローティングされる。その結果、図１に示すように、独立に電源を設けて動作させることが可能になる。
【００１８】
ところで、図２のＮ−ＭＯＳトランジスタ形成領域１０に形成されるトランジスタＴｒ1〜Ｔｒ6は、ドレインＤ、ソースＳ間に２倍の電源電圧がかかる。すなわち、電源電圧を５Ｖとすれば、＋Ｖcc＝＋５Ｖ，−Ｖcc＝−５Ｖとなり、通常のトランジスタの倍の合計１０Ｖの電源で動作するこのになり、その耐圧のトランジスタが必要になる。
そこで、使用する電源電圧によっては、Ｐウエル領域１３の厚さと濃度（抵抗率）とが問題になる。通常の電源電圧は、３Ｖ乃至５Ｖが使用されるので、この場合について説明すると、Ｐウエル領域１３の実際の厚さは、数μｍ〜１０μｍ程度であり、このときのシート抵抗が２ｋΩ〜５ｋΩとなるような濃度であれば、正負の二電源を使用したとしも必要な耐圧を有するトランジスタをウエル領域１３に形成することが可能である。
【００１９】
なお、耐圧の低いトランジスタがウエル領域１３に形成される場合には、Ｎの拡散分離領域１４とＮの埋込み層１２とからなる囲み領域をグランドＧＮＤの電位か、これより少し大きな＋側の電位に設定すればよい。拡散分離領域１４と埋込み層１２とによる桶状の囲み領域をグランド電位に設定した場合には、基板１１と同じ電位となるので、基板１１とのＮ−Ｐ接合部が逆バイアスにならなず、基板１１側からみればＰ−Ｎ接合による寄生ダイオードとなる。しかし、基板１１側からウエル領域１３側をみれば間にＮの桶の領域があるので、これが逆方のダイオードとなり、実質的に基板１１とウエル領域１３とは分離されている。また、このとき、Ｎの拡散分離領域１４およびＮの埋込み層１１側から基板１１側をみれば逆方向の寄生ダイオードが挿入され、かつ、これら囲み領域と基板１１とが同電位に設定されているので、これらの間には電流がながれない。
【００２０】
図３は、バイポーラトランジスタＱ4とＮ−ＭＯＳトランジスタＴｒ2との接続関係を断面構造において示す説明図である。バイポーラトランジスタＱ4とＮ−ＭＯＳトランジスタＴｒ2とは、基板１１の表面において隣接して配置されている。バイポーラトランジスタＱ4は、バイポーラトランジスタＱ3と同様にウエル領域１３以外の表面に形成される。バイポーラトランジスタＱ4の構造は、ＰＮＰトランジスタとしてラテラルｐｎｐトランジスタの一般的な構造のものであり、図４のものと多少構造が相違している。これは、Ｎのベース埋込層３１の上に、Ｎ-のウエル領域３２が形成され、これがベース領域となり、その一方の側面にはＮのコレクタウオール３５が形成され、ウエル領域３２の上部表面には、Ｐ+のコレクタ領域３３、そしてＰ+のエミッタ領域３４が形成され、コレクタウオール３５の表面部に取出領域が設けられて、コレクタＣ、ベースＢ、エミッタＥとして、このトランジスタの電極が取り出される。この構造は、トランジスタＱ3についても同様である。なお、３６は、素子分離領域（ＩＳＯ）である。
【００２１】
Ｎ−ＭＯＳトランジスタＴｒ2は、図２の構造と同じであるが、ソースＳ、ゲートＧ、ドレインＤの接続配線が相違している。図３のＮ−ＭＯＳトランジスタＴｒ2のソースＳは、図２の構造で形成されたトランジスタＴｒ3のドレインＤに接続されている。バイポーラトランジスタＱ4は、そのベースＢとコレクタＣが共通に図３のトランジスタＴｒ2のドレインＤに接続され、そのエミッタＥが＋Ｖccの電源ラインに接続されている。
一方、バイポーラトランジスタＱ3は、そのベースＢが図３のバイポーラトランジスタＱ4のベースＢに接続され、そのエミッタＥが＋Ｖccの電源ラインに接続され、コレクタＣがＮ−ＭＯＳトランジスタＴｒ1のドレインＤに接続され、図３のトランジスタＱ4と同じ構造をしている。
Ｎ−ＭＯＳトランジスタＴｒ1は、これに隣接してバイポーラトランジスタＱ3が形成されていて、図３と同様な構造となっている。その接続は、トランジスタＱ3のコレクタＣがトランジスタＴｒ1のドレインＤと接続され、ゲートＧが抵抗Ｒsを介して端子８ａに接続され、ソースＳがトランジスタＴｒ1のソースＳと接続されている。そして、その構造は、図３のＮ−ＭＯＳトランジスタＴｒ2と同じである。
【００２２】
ところで、図１に示すように、バイポーラトランジスタＱ3，Ｑ4のコレクタに接続されるトランジスタＴｒ1，Ｔｒ2のドレインＤ側の電位は、グランドＧＮＤの電位（基準電位）か、これよりも高い値になっているが、これらのソースＳは、グランドＧＮＤ電位より低い電位になる。それは、基板１１の電位が基準電位としてグランドに設定されいて、ウエル領域１３と、拡散分離領域１４とＮの埋込み層１１の接合部が逆バイアスされていなければならないからである。
その結果、基板１１に形成されたバイポーラトランジスタＱ3，Ｑ4，Ｑ7は、基準電位を含めこれより上側の電位で動作し、ＭＯＳトランジスタＴｒ1〜Ｔｒ6は、少なくとも１つの電極に基準電位よりも低い電位が設定されて、基準電位よりも下側の電位を主体として動作することになる。
【００２３】
以上説明してきたが、図１の実施例では、正負両電源駆動の例を説明しているが、正負いずれかの片電源の場合には、前記のグランドＧＮＤが＋Ｖcc／２あるいは−Ｖcc／２となり、これを基準電位として基板に設定すればよい。これにより電源に対して基準電圧を１／２にできるので同様な作用効果を得ることができる。
また、この発明は、基板に対してフローティング状態となる領域にトランジスタを形成すればよく、形成するトランジスタは、Ｎ−ＭＯＳトランジスタに限定されるものではない。
さらに、実施例では、Ｐ型の半導体基板を例としているが、Ｎ型の半導体基板であってもよい。この場合に、図１において，ｐｎｐ形のトランジスタはｎｐｎ形のトランジスタに、そしてｎｐｎ形のトランジスタはｐｎｐ形のトランジスタに変更され、Ｎ−ＭＯＳトランジスタはＰ−ＭＯＳトランジスタに変更される。そしてそのＮウエル領域を囲む領域は、Ｎ基板と同じか、それよりも低い電位が設定され、かつＮウエル領域よりも低い電位となる電位が設定される。これにより、少なくとも囲む領域とＮウエル領域との間は逆バイアスとなる。また、図２、図３においては、Ｎ型の領域は、Ｐ型となり、Ｐ型の領域はＮ型となる。
【００２４】
【発明の効果】
以上の説明から理解できるように、この発明にあっては、ウエル領域に形成した囲み領域が基板とは異なる型になっていて、基板を基準電位にしたときに基板と同電位か、あるいは囲み領域と基板側との接合部が逆バイアスされる状態の電位に設定され、第１のトランジスタの少なくとも１つの電極は、囲み領域と内側領域との接合部が逆バイアスされる状態の電位に設定される。これにより、内側領域に形成される領域や素子を基板に対してフローティング状態にすることができ、内側領域に形成された第１のトランジスタを基板から切離して動作させることができる。
これにより、第１のトランジスタと第２のトランジスタを別々の電源で独立に動作させることができるので、第２のトランジスタに対応して基板を基準電位にして第１の電源で動作させ、第１のトランジスタを第１の電源よりも低い電位において第２の電源で動作させることができる。
その結果、両電源においてまた片電源において電源リップル等のノイズに影響を受け難い半導体増幅回路を提供することにある。
【図面の簡単な説明】
【図１】図１は、この発明の半導体増幅回路を適用した一実施例の増幅回路であって、正負の両電源駆動でグランドＧＮＤを基準電位に採る増幅回路の説明図である。
【図２】図２は、前記増幅回路における負電源側に配置されるＮ−ＭＯＳトランジスタ形成領域の断面図である。
【図３】図３は、バイポーラトランジスタとＮ−ＭＯＳトランジスタの接続関係を断面構造において示す説明図である。
【図４】図４は、従来の半導体装置における駆動トランジスタ素子の説明図であり、（ａ）は、その形成領域の断面図、（ｂ）は、その等価回路図である。
【図５】図５は、正負の両電源駆動で動作する従来の半導体増幅回路の回路図である。
【符号の説明】
１…増幅回路、２，３，７，２５〜２８…定電流源、
４…差動増幅回路、５…出力アンプ、６…差動増幅回路、
８，９…半導体増幅回路、１０…Ｎ−ＭＯＳトランジスタ形成領域、
１１…Ｐ−sub（Ｐ型サブストレート）基板、１２…Ｎの埋込み層（Ｂ／Ｌ）、
１３…Ｐ型のウエル領域、１３ａ…Ｎ+形のソース領域、
１３ｂ…ドレイン領域、１４…拡散分離領域、
１５…素子分離酸化膜層（ＬＯＣＯＳ）、１６…チャネル形成領域、
２３…フローティング領域、
Ｑ1〜Ｑ6…バイポーラトランジスタ、
Ｔｒ1〜Ｔｒ6…Ｎ−ＭＯＳトランジスタ。
Claims (4)
- Ｐ型およびＮ型のうちの一方の型の半導体基板に形成されたこの基板と同型のウエル領域と、このウエル領域の周囲と底面においてその内側の領域を取り囲むように形成された前記Ｐ型およびＮ型のうちの他方の型の囲み領域と、前記内側の領域に形成された第１のトランジスタと前記ウエル領域ではない前記基板表面に形成された第２のトランジスタとを有し、前記第１および第２のトランジスタの動作状態において、前記基板に基準電位が設定され、前記囲み領域が、前記基板と同電位かあるいは前記囲み領域と前記基板側との接合部が逆バイアスされる状態の電位に設定され、前記囲み領域と前記内側の領域との接合部が逆バイアスされる状態になる電位に前記第１のトランジスタの少なくとも１つの電極が設定され、前記基準電位は、この半導体増幅回路が正と負との２つの電源電圧を受けて動作する場合には正側の電源電圧値と負側の電源電圧値の絶対値の和の半分の電圧に対応しかつ絶対値の大きい側の極性の電圧に対応する電位であって、この半導体増幅回路が正あるいは負の電源電圧を受けて動作する場合にはその電源電圧の実質的に半分の同極性の電圧に対応する電位であって、前記第１および第２のトランジスタの一方が前記基準電位を含めこれより上側の電位で動作するようにその電極の電位が設定され、前記第１および第２のトランジスタの他方の少なくとも１つの電極に前記基準電位よりも低い電位が設定されて前記基準電位よりも下側の電位を主体として動作する半導体増幅回路。
- 前記囲み領域は、ウエル領域の外側周囲に形成され、前記半導体増幅回路が正と負との２つの電源電圧を受けて動作しかつ前記正側の電源電圧値と前記負側の電源電圧値の絶対値が等しく、前記基準電位は、グランド電位である請求項１記載の半導体増幅回路。
- 前記基板は、Ｐ型基板であり、前記第１のトランジスタはＭＯＳトランジスタであり、前記第２のトランジスタはバイポーラトランジスタであり、前記囲み領域は、グランドラインに接続される請求項２記載の半導体増幅回路。
- 前記基板は、Ｐ型基板であり、前記第１のトランジスタはＭＯＳトランジスタであり、前記第２のトランジスタはバイポーラトランジスタであり、前記囲み領域は、正側の電源電圧のラインに接続され、前記正側の電源電圧および負側の電源電圧は、その絶対値が３Ｖから５Ｖの範囲のものであって、前記内側領域は、深さが数μｍから１０μｍの範囲のエピタキシャル成長層として形成され、そのシート抵抗値が２ｋΩ〜５ｋΩである請求項２記載の半導体増幅回路。
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