JPH09199607A - Ｃｍｏｓ半導体装置 - Google Patents

Ｃｍｏｓ半導体装置

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JPH09199607A
JPH09199607A JP8006235A JP623596A JPH09199607A JP H09199607 A JPH09199607 A JP H09199607A JP 8006235 A JP8006235 A JP 8006235A JP 623596 A JP623596 A JP 623596A JP H09199607 A JPH09199607 A JP H09199607A
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low
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Takeshi Tateyama
剛 立山
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Abstract

(57)【要約】 【目的】 ラッチアップの防止。 【構成】 ｐ型半導体基板８の表面領域内にｎ−ＭＯＳ
ＦＥＴのソース・ドレイン領域となるｎ+ 不純物領域
２、３と基板電位を与えるためのｐ+ 不純物領域１を形
成し、ｎウェル７の表面領域内に、ｐ−ＭＯＳＦＥＴの
ソース・ドレイン領域となるｐ+ 不純物領域４、５とウ
ェルの基板電位を与えるためのｎ+ 不純物領域６を形成
する。各ＭＯＳＦＥＴのドレインを共通に出力端子ＯＵ
Ｔに接続し、ｎ+ 不純物領域６とｐ+ 不純物領域５とを
高位側電源ＶDDに共通に接続する。ｐ + 不純物領域１を
低位側電源ＶSS１（接地）接続し、ｎ+ 不純物領域２を
低位側電源ＶSS１の電位より高い電位の高位低位側電源
ＶSS２に接続する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ半導体装
置に関し、特にラッチアップと呼ばれる異常動作を防止
できるようにしたＣＭＯＳ半導体装置に関するものであ
る。
【０００２】
【従来の技術】ｐチャネルＭＯＳＦＥＴとｎチャネルＭ
ＯＳＦＥＴとを直列に接続して回路を構成するＣＭＯＳ
回路は、高速で低消費電流のデバイスであることから、
ＭＯＳ型半導体装置の中心デバイスとして多様な用途に
用いられている。しかし、ＣＭＯＳ回路は、シングルウ
ェル方式を採るにしろ、ダブルウェル方式を採るにし
ろ、構造的に内部にｐｎｐｎ接合が形成されることは避
けられず、この寄生サイリスタがターンオンして、デバ
イスがラッチアップ状態に陥る可能性があるという重大
な欠点を本質的に有している。
【０００３】図８は、一般的なＣＭＯＳ回路の断面図で
あって、同図に示されるように、ｐ型半導体基板８に
は、ｎ+ 不純物領域２、３を有するｎチャネルＭＯＳＦ
ＥＴ（以下、ｎＭＯＳと記す）と、基板電位を与えるた
めのｐ+ 不純物領域１３と、ｎウェル７とが形成されて
おり、ｎウェル７内にはｐチャネルＭＯＳＦＥＴ（以
下、ｐＭＯＳと記す）のソース・ドレイン領域となるｐ
+ 不純物領域４、５とウェルに基板電位を与えるための
ｎ+ 不純物領域６が形成されている。そして、ｐＭＯＳ
のドレイン領域であるｐ+ 不純物領域４とｎＭＯＳのド
レイン領域であるｎ + 不純物領域３とは共通に出力端子
ＯＵＴに接続され、ｐＭＯＳのソース領域であるｐ+ 不
純物領域５とｎ+ 不純物領域６とは共通に高位側電源Ｖ
DDに接続され、ｎＭＯＳのソース領域であるｎ+ 不純物
領域２とｐ+ 不純物領域１３とは共通に低位側電源ＶSS
（接地）に接続されている。
【０００４】同図に示されるように、このＣＭＯＳ回路
には、寄生ｐｎｐトランジスタＱ１、寄生ｎｐｎトラン
ジスタＱ２および寄生抵抗Ｒ１、Ｒ２が形成される。こ
れら二つの寄生トランジスタの内の一方例えばＱ２が何
かの原因でターンオンしたとすると、Ｑ１のベース電位
が低下し、このトランジスタのベース−エミッタ間が順
方向にバイアスされることにより、Ｑ１もオンに転じ、
Ｑ１およびＱ２からなる正帰還ループが動作して、電源
ＶDD−ＶSS間に大電流が流れてデバイスが誤動作を起こ
し、最悪の場合には熱破壊してしまう。
【０００５】このラッチアップ現象を防止する手段とし
て両ＭＯＳＦＥＴ間にガードバンドを設けることが特開
平３−９６２７２号公報により提案されている。図９
は、同公報により提案されたＣＭＯＳ半導体装置の断面
図であり、図１０はその平面図である。図９、図１０に
示されるように、ｎＭＯＳ領域１１とｐＭＯＳ領域１２
との間にｎウェルであるガードバンド１６が設けられて
いる。このガードバンド１６内のｎ+ 不純物領域１５は
電源ＶDDに接続され、またガードバンド１６とｐ型半導
体基板８に接するように形成されたｐ+ 不純物領域１４
は低位側電源ＶSSに接続されている。
【０００６】このように構成されたＣＭＯＳ半導体装置
では、寄生ｎｐｎトランジスタＱ２と並列にこのＱ２よ
りベース抵抗が低いダミーｎｐｎトランジスタＱ３が接
続されることになるため、Ｑ２よりダミーｎｐｎトラン
ジスタＱ３を先にオンさせることができ、寄生ｐｎｐト
ランジスタＱ１と寄生ｎｐｎトランジスタＱ２とから構
成される正帰還ループの動作は抑制される。また、特開
平１−６１９４２号公報には、より確実なラッチアップ
防止手段として、ｐＭＯＳを絶縁層で分離することが提
案されている。
【０００７】
【発明が解決しようとする課題】図９、図１０に示した
従来のＣＭＯＳ半導体装置では、ガードバンドをすべて
のｐＭＯＳ領域とｎＭＯＳ領域との間に設ける必要があ
るため、チップ面積が大きくなってしまうという問題点
があった。また、特にパワー素子が同一基板上に搭載さ
れたＩＣのように大きな基板電流の流れる場合には、ダ
ミーｎｐｎトランジスタに続いて寄生ｎｐｎトランジス
タＱ２もオンするため、ダミーｎｐｎトランジスタのみ
でラッチアップを防止することは困難である。また、特
開平１−６１９４２号公報にて提案された、絶縁層でＭ
ＯＳＦＥＴを囲む方法では、プロセスが複雑で製造工程
が長くになるため、歩留りが低下し製造コストが高くな
るという問題点があった。
【０００８】従って、本発明の解決すべき課題は、大き
くチップ面積を消費することのない、容易に製造をする
ことのできる手段により、大きな基板電流が流れる場合
にも確実にラッチアップを防止できるようにすることで
ある。
【０００９】
【課題を解決するための手段】上記の課題は、ｐＭＯＳ
のソースを、ｎウェル（またはｎ型基板）の基板電位を
与える高位側電源より低い電位の電源に接続することに
より、あるいは、ｎＭＯＳのソースを、ｐウェル（また
はｐ型基板）の基板電位を与える低位側電源より高い電
位の電源に接続することにより、解決することができ
る。
【００１０】
【発明の実施の形態】本発明によるＣＭＯＳ半導体装置
は、ｐＭＯＳが形成され、高位側電源に接続されたｎ導
電型半導体領域と、ｎＭＯＳが形成され、低位側電源に
接続されたｐ導電型半導体領域と、を有しており、次の
、の中の少なくとも一方が実現されるものである。 ｐＭＯＳのソースが前記高位側電源より低い電位の
低位高位側電源に接続される。 ｎＭＯＳのソースが前記低位側電源より高い電位の
高位低位側電源に接続される。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例を示す断面
図であり、図２は概略の平面図である。図１、図２に示
されるように、ｐ型半導体基板８内にｐＭＯＳ領域１２
（図２参照）となるｎウェル７が形成され、このｎウェ
ル７の表面領域内に、ｐＭＯＳのソース領域となるｐ+
不純物領域５およびドレイン領域となるｐ+ 不純物領域
４が形成され、さらにウェルに基板電位を与えるための
ｎ+ 不純物領域６が形成されている。
【００１２】また、ｐ型半導体基板のｎＭＯＳ領域１１
（図２参照）には、ｎＭＯＳのソース領域となるｎ+ 不
純物領域２およびドレイン領域となるｎ+ 不純物領域３
が形成されており、さらにｎＭＯＳ領域１１の外側に
は、ｐ型半導体基板８に基板電位を与えるためのｐ+ 不
純物領域１が形成されている。ｐ+ 不純物領域４とｎ+
不純物領域３とは共通に出力端子ＯＵＴに接続され、ｐ
+ 不純物領域５とｎ+ 不純物領域６とは共通に高位側電
源ＶDDに接続されている。また、ｐ+ 不純物領域１は低
位側電源ＶSS１に接続され、ｎ+ 不純物領域２は低位側
電源ＶSS１より高い電位を有する高位低位側電源ＶSS２
に接続されている。
【００１３】このＣＭＯＳ半導体装置には、ｐ+ 不純物
領域５をエミッタ、ｎ+ 不純物領域６をベース、ｐ+ 不
純物領域１をコレクタとする寄生ｐｎｐトランジスタＱ
１とｎ+ 不純物領域２をエミッタ、ｐ+ 不純物領域１を
ベース、ｎ+ 不純物領域６をコレクタとする寄生ｎｐｎ
トランジスタＱ２とが寄生しており、サイリスタが構成
されている。各寄生トランジスタＱ１、Ｑ２のベースに
は寄生抵抗Ｒ１、Ｒ２が寄生している。本実施例におい
ては、ｐ+ 不純物領域１がｎ+ 不純物領域２が接続され
ている高位低位側電源ＶSS２より低い電位の低位側電源
ＶSS１に接続されている。そのため、基板電流ｉ１が流
れることがあってもＱ２のベース−エミッタ間は順バイ
アス状態にはなりにくく、Ｑ２がオン状態となることは
防止され、ラッチアップ耐量が向上している。
【００１４】図３は、第１の実施例における回路接続例
の等価回路図である。この回路では、高位側電源ＶDDと
低位側電源ＶSS１との間に抵抗Ｒ３、Ｒ４を接続し、そ
の分圧電圧によって、高位低位側電源ＶSS２の電圧を形
成している。電源電圧として１．５Ｖ乃至５Ｖを用いる
とき、電源ＶSS２の電圧としては、電源ＶSS１より０．
１〜０．５Ｖ程度高い電圧を用いる。これらの抵抗Ｒ
３、Ｒ４は、外付けすることもできるが拡散抵抗あるい
はポリシリコンなどを用いた薄膜抵抗としてＩＣ内に作
り込むこともできる。これらの抵抗は、必ずしもＣＭＯ
Ｓ回路毎に設ける必要はなく、複数のＣＭＯＳ回路に共
通に用いてもよい。
【００１５】図４は、本発明の第２の実施例の断面図で
あり、図５は概略の平面図である。本実施例の第１の実
施例と異なる点は、図５に示されるように、ｐ+ 不純物
領域１がｎＭＯＳ領域１１およびｐＭＯＳ領域１２の全
体を囲むように環状に形成されている点である。このよ
うに構成されたＣＭＯＳ半導体装置においては、基板電
流ｉ１がＣＭＯＳのどの方向から流れ込んできても、確
実に電源ＶSS１へ流し込むことができ、ラッチアップを
さらに起こりにくくすることができる。
【００１６】図６は、本発明の第３の実施例を示す断面
図である。本実施例の図１に示した第１の実施例と相違
する点は、ｎＭＯＳのソース領域であるｎ+ 不純物領域
２と基板電位を与えるためのｐ+ 不純物領域１とが共通
に低位側電源ＶSSに接続され、代わってｎウェルの基板
電位を与えるためのｎ+ 不純物領域６が高位側電源Ｖ SS
１に接続され、ソース領域であるｐ+ 不純物領域５が低
位高位側電源ＶDD２に接続されている点である。このよ
うに構成されたＣＭＯＳ半導体装置において、大きな基
板電流が流れるなどの原因によりトランジスタＱ２がオ
ンとなることがあっても、Ｑ１のベース−エミッタ間は
順バイアス状態とはなりにくく、オンに転じることは抑
制される。従って、Ｑ２がオンする原因が消滅すればＱ
２はオフし、ラッチアップは起こらない。
【００１７】図７は、第３の実施例での回路接続例を示
す等価回路図である。この回路では、高位側電源ＶDD１
とｎＭＯＳ１０のソースとの間に抵抗Ｒ５、Ｒ６を接続
し、ｐＭＯＳ９のソースを抵抗Ｒ５、Ｒ６の接続点に接
続することにより、低位高位側電源ＶDD２の電圧を得て
いる。これらの抵抗Ｒ５、Ｒ６も、外付けまたは内部抵
抗が用いられる。
【００１８】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された範囲内において各種の変更が可
能なものである。例えば、半導体基板としてｎ型のもの
を用い導電型を実施例とすべて逆にすることができる。
また、本発明は、ダブルウェル構成のＣＭＯＳ半導体装
置にも適用が可能なものである。また、第１、第３の実
施例の回路接続例では、抵抗Ｒ３、Ｒ４（またはＲ５、
Ｒ６）の分圧電圧によってＶSS２（またはＶDD２）を形
成するようにしていたが、より簡易の回路例としてＲ３
（またはＲ６）を除去した回路を用いることができる。
【００１９】
【発明の効果】以上説明したように、本発明によるＣＭ
ＯＳ半導体装置は、ｎＭＯＳのソースに接地電位より高
い電位を、あるいはｐＭＯＳのソースに電源電位より低
い電位を与えるものであるので、少なくとも一方のトラ
ンジスタのベース−エミッタを逆バイアス状態に保持す
ることが可能になり、ラッチアップ状態となることを回
避することができる。そして、本発明によるＣＭＯＳ半
導体装置は、格別の技術を必要とせず容易に製造するこ
とができ、また多くのチップ面積を使用することなくラ
ッチアップを防止することができるため、集積度および
信頼性の高いＣＭＯＳ半導体装置を安価に提供すること
が可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す断面図。
【図２】本発明の第１の実施例の概略平面図。
【図３】本発明の第１の実施例の回路接続例を示す等価
回路図。
【図４】本発明の第２の実施例を示す断面図。
【図５】本発明の第２の実施例の概略平面図。
【図６】本発明の第３の実施例を示す断面図。
【図７】本発明の第３の実施例の回路接続例を示す等価
回路図。
【図８】一般的なＣＭＯＳ半導体装置の断面図。
【図９】ラッチアップ対策を講じた従来のＣＭＯＳ半導
体装置の断面図。
【図１０】ラッチアップ対策を講じた従来のＣＭＯＳ半
導体装置の平面図。
【符号の説明】
１、４、５、１３、１４ ｐ+ 不純物領域 ２、３、６、１５ ｎ+ 不純物領域 ７ ｎウェル ８ ｐ型半導体基板 ９ ｐＭＯＳ（ｐチャネルＭＯＳＦＥＴ） １０ ｎＭＯＳ（ｎチャネルＭＯＳＦＥＴ） １１ ｎＭＯＳ領域 １２ ｐＭＯＳ領域 １６ ガードバンド ｉ１ 基板電流 ＯＵＴ 出力端子 Ｑ１ 寄生ｐｎｐトランジスタ Ｑ２ 寄生ｎｐｎトランジスタ Ｑ３ ダミーｎｐｎトランジスタ Ｒ１、Ｒ２ 寄生抵抗 Ｒ３、Ｒ４、Ｒ５、Ｒ６ 抵抗（外付けまたは内蔵）

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 ｐチャネルＭＯＳＦＥＴが形成され、高
    位側電源に接続されたｎ導電型半導体領域と、ｎチャネ
    ルＭＯＳＦＥＴが形成され、低位側電源に接続されたｐ
    導電型半導体領域と、を有するＣＭＯＳ半導体装置にお
    いて、ｐチャネルＭＯＳＦＥＴのソースが前記高位側電
    源より低い電位の低位高位側電源に接続される、およ
    び、ｎチャネルＭＯＳＦＥＴのソースが前記低位側電源
    より高い電位の高位低位側電源に接続される、の中の少
    なくとも一方が行われていることを特徴とするＣＭＯＳ
    半導体装置。
  2. 【請求項２】 前記低位高位側電源の電圧または前記高
    位低位側電源の電圧が、前記高位側電源と前記低位側電
    源との間に接続された抵抗によって形成された分圧電圧
    であることを特徴とする請求項１記載のＣＭＯＳ半導体
    装置。
  3. 【請求項３】 前記低位高位側電源の電圧または前記高
    位低位側電源の電圧が、前記高位側電源と前記低位高位
    側電源との間に接続された抵抗または前記低位側電源と
    前記高位低位側電源との間に接続された抵抗により前記
    高位側電源の電圧を降下または前記低位側電源の電圧を
    上昇させたものであることを特徴とする請求項１記載の
    ＣＭＯＳ半導体装置。
  4. 【請求項４】 前記ｐ導電型半導体領域（または前記ｎ
    導電型半導体領域）内に前記ｎ導電型半導体領域（また
    は前記ｐ導電型半導体領域）が形成されており、該ｐ導
    電型半導体領域（または該ｎ導電型半導体領域）の表面
    領域内には前記ｎチャネルＭＯＳＦＥＴ（または前記ｐ
    チャネルＭＯＳＦＥＴ）および前記ｎ導電型半導体領域
    （または前記ｐ導電型半導体領域）を囲繞する環状の高
    不純物濃度ｐ導電型（またはｎ導電型）拡散層が形成さ
    れており、該ｐ導電型拡散層（または該ｎ導電型拡散
    層）が前記低位側電源（または前記高位側電源）に直接
    的に接続されていることを特徴とする請求項１記載のＣ
    ＭＯＳ半導体装置。
JP8006235A 1996-01-18 1996-01-18 Ｃｍｏｓ半導体装置 Pending JPH09199607A (ja)

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