KR20050016107A - 반도체 장치 - Google Patents

반도체 장치

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Abstract

기생 사이리스터의 도통을 방지함으로써 래치 업의 발생을 방지하고, 레이아웃 면적을 축소할 수 있는 트리플 웰 구조의 CMOS 반도체 장치를 제공한다. P형 실리콘 기판(20)과, P형 실리콘 기판(20) 표면에 서로 이격하여 형성된 깊은 N형 웰(13) 및 깊은 N형 웰(14)과, 깊은 N형 웰(13)에 형성된 P형 웰(11)과, 깊은 N형 웰(14) 내에 형성된 얕은 N형 웰(12)과, P형 웰(11) 표면에 형성된 N채널형 MOS 트랜지스터 Mn과, 얕은 N형 웰(12) 표면에 형성된 P채널형 MOS 트랜지스터 Mp를 갖는다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 CMOS 반도체 장치에 관한 것으로, 특히 트리플 웰 구조의 CMOS 반도체 장치에서의 래치 업 대책에 관한 것이다.
종래부터, 트리플 웰 구조의 CMOS 반도체 장치가 알려져 있다. 도 4는 그와 같은 트리플 웰 구조의 CMOS 반도체 장치를 도시하는 단면도이다.
참조 부호 20은 P형 실리콘 기판이다. 참조 부호 21은 깊은 N형 웰로, P형 실리콘 기판(20) 표면에 형성되어 있다. 참조 부호 22는 P형 웰로, 깊은 N형 웰(21) 내에 형성되어 있다. 참조 부호 23은 얕은 N형 웰로, P형 웰(22)에 인접하여, 깊은 N형 웰(21) 표면에 형성되어 있다. 참조 부호 24는 N+층으로, 깊은 N형 웰(21)의 단부 표면에 형성되어 있다. N+층(24)에는 전원 전위 VDD가 인가되어 있다.
그리고, P형 웰(22) 표면에 N채널형 MOS 트랜지스터 Mn이 형성됨과 함께, 얕은 N형 웰(23) 표면에 P채널형 MOS 트랜지스터 Mp가 형성되어 있다.
N채널형 MOS 트랜지스터 Mn은, P형 웰(22) 표면에 형성된 드레인(27), 게이트 산화막, 게이트 전극(28), 소스(29)로 구성되어 있다. 참조 부호 25는 P+층으로, P형 웰(22) 표면에 형성되어 있다. P+층(25)은 접지 전압 VSS에 접속되어, P형 웰(22)의 전위를 접지 전압 VSS로 설정하고 있다.
P채널형 MOS 트랜지스터 Mp는 깊은 N형 웰(21) 표면에 형성된 소스(30), 게이트 산화막, 게이트 전극(31), 드레인(32)으로 구성되어 있다. N+층(26)은 전원 전위 VDD에 접속되어, 얕은 N형 웰(23)의 전위를 전원 전위 VDD로 설정하고 있다.
이와 같이, 종래의 트리플 웰 구조의 CMOS 반도체 장치에서는, 1개의 깊은 N형 웰(21) 내에, P형 웰(22) 및 얕은 N형 웰(23)이 형성되어 있다.
또, 선행 기술 문헌으로서 이하의 특허 문헌 1이 있다.
특허 문헌 1 : 일본 특개 2002-222869호 공보
그러나, 종래의 트리플 웰 구조의 CMOS 반도체 장치에서는, 기생적인 바이폴라 트랜지스터에 의해 사이리스터가 형성되어, 래치 업에 약하다고 하는 문제가 있었다. 이 문제에 대하여 자세히 설명한다.
도 4에 도시한 바와 같이, 기생적인 바이폴라 트랜지스터 Bip41은, 얕은 N형 웰(23), 소스(30), P형 웰(22)로 구성되어 있다. 얕은 N형 웰(23)은 베이스, 소스(30)는 에미터, P형 웰(22)은 콜렉터로 되어 PNP형 바이폴라 트랜지스터 Bip41을 형성하고 있다.
또한, 기생적인 바이폴라 트랜지스터 Bip42는, P형 웰(22), 소스(29), 얕은 N형 웰(23)로 구성되어 있다. P형 웰(22)은 베이스, 소스(29)는 에미터, 얕은 N형 웰(23)은 콜렉터로 되어 NPN형 바이폴라 트랜지스터 Bip42를 형성하고 있다.
이 때문에, 도 5에 도시한 바와 같이, 기생적인 바이폴라 트랜지스터 Bip41과 기생적인 바이폴라 트랜지스터 Bip42에 의해 래치 업의 원인이 되는 기생 사이리스터 구조가 형성되게 된다. 그래서, 래치 업을 방지하기 위해서, 종래 바이폴라 트랜지스터 Bip41, Bip42의 베이스 폭 WB1, WB2(도 4 참조)를 넓히는 대책이 행해지고 있다. 그러나, 베이스 폭 WB1, WB2를 넓히면, 레이아웃 면적이 증대하게 된다.
그래서, 본 발명은 이러한 기생 사이리스터가 도통하는 것을 방지함으로써 래치 업을 방지하고, 레이아웃 면적을 축소할 수 있는 트리플 웰 구조의 CMOS 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 트리플 웰 구조의 CMOS 반도체 장치는, 깊은 N형 웰(21)을 분리함으로써, 기생 사이리스터가 도통하지 않도록 하여, 래치 업 강도를 향상시킨 것이다.
<실시예>
다음에 본 발명의 실시예에 대하여, 도면을 참조하여 자세히 설명한다.
도 1은 실시예에 따른 CMOS 반도체 장치의 단면도이다.
도 1에서, 도 4와 동일한 구성 부분에 대해서는 동일한 부호를 붙여서 설명을 생략한다. 참조 부호 13은 깊은 N형 웰로, P형 실리콘 기판(20) 표면에 형성되어 있다. 참조 부호 11은 P형 웰로, 깊은 N형 웰(13) 내에 형성되어 있다. 참조 부호 14는 깊은 N형 웰로, P형 실리콘 기판(20) 표면에 형성되어 있다. 참조 부호 12는 얕은 N형 웰로, 깊은 N형 웰(14) 내에 형성되어 있다. 그리고, P형 웰(11) 표면에 N채널형 MOS 트랜지스터 Mn이 형성되어 있고, 얕은 N 웰(12) 표면에 P채널형 MOS 트랜지스터 Mp가 형성되어 있다.
본 실시예의 특징으로 하는 점은, 깊은 N형 웰(13)과 깊은 N형 웰(14)이 이격되어 있는 점이다. 이에 의해, 기생 사이리스터가 도통하는 것을 방지하여, 래치 업을 방지할 수 있다. 또한, 종래 기술에서의 베이스 폭 WB1, WB2에 상당하는 거리 D1, D2를 넓히지 않고(WB1>D1, WB2>D2) 래치 업을 방지할 수 있기 때문에, 레이아웃 면적의 축소를 할 수 있다. 이하에, 본 실시예에서, 기생 사이리스터가 도통하지 않는 이유에 대하여 자세히 설명한다.
도 2는 기생적인 바이폴라 트랜지스터가 형성되어 있는 형태를 도시하는 단면도이다. 도 3은 도 2의 기생적인 바이폴라 트랜지스터의 접속을 도시하는 회로도이다.
도 2, 도 3에서, 기생적인 바이폴라 트랜지스터 Bip1, 기생적인 바이폴라 트랜지스터 Bip2, 기생적인 바이폴라 트랜지스터 Bip3, 기생적인 바이폴라 트랜지스터 Bip4가 도시되어 있다.
기생적인 바이폴라 트랜지스터 Bip1은, 얕은 N형 웰(12) 및 깊은 N형 웰(14), 소스(30), P형 실리콘 기판(20)으로 구성되어 있다. 얕은 N형 웰(12) 및 깊은 N형 웰(14)은 베이스, 소스(30)는 에미터, P형 실리콘 기판(20)은 콜렉터로 되어 PNP형 바이폴라 트랜지스터 Bip1이 형성되어 있다.
또한, 기생적인 바이폴라 트랜지스터 Bip2는, P형 실리콘 기판(20), 깊은 N형 웰(13), 얕은 N형 웰(12) 및 깊은 N형 웰(14)로 구성되어 있다. P형 실리콘 기판(20)은 베이스, 깊은 N형 웰(13)은 에미터, 얕은 N형 웰(12) 및 깊은 N형 웰(14)은 콜렉터로 되어 NPN형 바이폴라 트랜지스터가 형성되어 있다.
또한, 기생적인 바이폴라 트랜지스터 Bip3은, P형 웰(11), 소스(29), 깊은 N형 웰(13)로 구성되어 있다. P형 웰(11)은 베이스, 소스(29)는 에미터, 깊은 N형 웰(13)은 콜렉터로 되어 NPN형 바이폴라 트랜지스터 Bip3이 형성되어 있다.
또한, 기생적인 바이폴라 트랜지스터 Bip4는, 깊은 N형 웰(13), P형 웰(11), P형 실리콘 기판(20)으로 구성되어 있다. 깊은 N형 웰(13)은 베이스, P형 웰(11)은 에미터, P형 실리콘 기판(20)은 콜렉터로 되어 PNP형 바이폴라 트랜지스터 Bip4가 형성되어 있다.
도 3에 도시된 바와 같이, 기생 트랜지스터 Bip1 및 Bip2에 의해서 기생 사이리스터가 형성되지만, 그 양단 전위가 모두 VDD이기 때문에, 기생 사이리스터는 도통하지 않는다. 따라서, 래치 업의 발생을 방지하여, 레이아웃 면적을 축소할 수 있다. 또, 본 실시예에서, 2개의 깊은 N형 웰(13, 14)은, 동일한 전위(전원 전위 VDD)로 바이어스되어 있다.
즉, 본 실시예에서는, 동일한 전위로 바이어스된 2개의 깊은 N형 웰(13, 14)을 일체화하지 않고, 서로 이격됨으로써 래치 업의 발생을 방지한 것이다.
본 발명에 따르면, 트리플 웰 구조의 CMOS 반도체 장치에서, 래치 업을 방지함과 함께, 패턴 면적을 축소하는 것이 가능하게 된다.
도 1은 본 발명의 실시예에 따른 트리플 웰 구조의 CMOS 반도체 장치의 단면도.
도 2는 본 발명의 실시예에 따른 트리플 웰 구조의 CMOS 반도체 장치의 단면도.
도 3은 본 발명의 실시예에 따른 트리플 웰 구조에서의 기생적인 바이폴라 트랜지스터의 접속 관계를 도시하는 회로도.
도 4는 종래예에 따른 트리플 웰 구조의 CMOS 반도체 장치의 단면도.
도 5는 종래예에 따른 트리플 웰 구조에서의 기생적인 바이폴라 트랜지스터의 접속 관계를 도시하는 회로도.
<도면의 주요 부분에 대한 부호의 설명>
11, 22 : P형 웰
12, 23 : 얕은 N형 웰
13 : 깊은 N형 웰
14 : N형 웰
20 : P형 실리콘 기판
29, 30 : 소스

Claims (2)

  1. 제1 도전형 반도체 기판과, 상기 반도체 기판 표면에 서로 이격하여 형성된 제2 도전형의 제1 및 제2 웰과, 상기 제1 웰 내에 형성된 제1 도전형의 제3 웰과, 상기 제2 웰 내에 형성된 제2 도전형의 제4 웰과, 상기 제3 웰의 표면에 형성된 제2 도전 채널형 MOS 트랜지스터와, 상기 제4 웰의 표면에 형성된 제1 도전 채널형 MOS 트랜지스터를 포함하는 것을 특징으로 하는 CMOS 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 웰과 상기 제2 웰이 동일 전위로 바이어스된 것을 특징으로 하는 CMOS 반도체 장치.
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