JPH06232355A - Ｍｏｓ半導体製造装置 - Google Patents
Ｍｏｓ半導体製造装置Info
- Publication number
- JPH06232355A JPH06232355A JP50A JP1522393A JPH06232355A JP H06232355 A JPH06232355 A JP H06232355A JP 50 A JP50 A JP 50A JP 1522393 A JP1522393 A JP 1522393A JP H06232355 A JPH06232355 A JP H06232355A
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- JP
- Japan
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- region
- mos
- type
- transistors
- parasitic
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】ＭＯＳ ＩＣのラッチアップ防止。
【構成】ＭＯＳ ＩＣにおけるＮ−ＭＯＳを、基板のＰ
型領域及び、Ｐ−ＭＯＳと電気的に分離されたＮ型領域
上に形成する。 【効果】寄生トランジスタによる正帰還回路が構成され
ず、ＭＯＳ ＩＣのラッチアップ防止に効果がある。
型領域及び、Ｐ−ＭＯＳと電気的に分離されたＮ型領域
上に形成する。 【効果】寄生トランジスタによる正帰還回路が構成され
ず、ＭＯＳ ＩＣのラッチアップ防止に効果がある。
Description
【０００１】
【産業上の利用分野】本発明は、半導体製造装置に係
り、特にＣＭＯＳ ＩＣのラッチアップ防止を図る製造
装置に関する。
り、特にＣＭＯＳ ＩＣのラッチアップ防止を図る製造
装置に関する。
【０００２】
【従来の技術】従来ＣＭＯＳ ＩＣのラッチアップ防止
は、Ｐ．Ｒ．グレイ、Ｒ．Ｇ．メイヤ共著、永田穣 監
訳”アナログ集積回路設計技術上”ＰＰ１３９−１４０
（培風館）に記載のように、保護素子を入出力パッドに
設けたり、Ｎウエル層を囲んで低抵抗のガ−ドリングを
もうけたりしている。
は、Ｐ．Ｒ．グレイ、Ｒ．Ｇ．メイヤ共著、永田穣 監
訳”アナログ集積回路設計技術上”ＰＰ１３９−１４０
（培風館）に記載のように、保護素子を入出力パッドに
設けたり、Ｎウエル層を囲んで低抵抗のガ−ドリングを
もうけたりしている。
【０００３】また、特開平１−６１９４２（１．３．
８）に記載のようにＰ−ＭＯＳを絶縁層で分離してい
る。
８）に記載のようにＰ−ＭＯＳを絶縁層で分離してい
る。
【０００４】
【発明が解決しようとする課題】上記従来技術は、ラッ
チアップを起こしにくくする程度のもので、充分な防止
は困難であり、余分な素子が必要である。また、絶縁層
で分離する方法は、充分なラッチアップ防止が可能であ
るが、実現のためのプロセスが困難であり、工程も長く
なる問題がある。
チアップを起こしにくくする程度のもので、充分な防止
は困難であり、余分な素子が必要である。また、絶縁層
で分離する方法は、充分なラッチアップ防止が可能であ
るが、実現のためのプロセスが困難であり、工程も長く
なる問題がある。
【０００５】本発明の目的は、既存のプロセスをそのま
ま利用し、工程も長くする事無く、容易にＣＭＯＳ Ｉ
Ｃのラッチアップを充分に防止する事にある。
ま利用し、工程も長くする事無く、容易にＣＭＯＳ Ｉ
Ｃのラッチアップを充分に防止する事にある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、例えばＰ型半導体基板を用いた場合、ＣＭＯＳＩＣ
におけるＮ−ＭＯＳを、基板のＰ型領域及び、Ｐ−ＭＯ
Ｓと電気的に分離されたＮ型領域上に形成する。
に、例えばＰ型半導体基板を用いた場合、ＣＭＯＳＩＣ
におけるＮ−ＭＯＳを、基板のＰ型領域及び、Ｐ−ＭＯ
Ｓと電気的に分離されたＮ型領域上に形成する。
【０００７】
【作用】上記構造すなわち、電気的に分離されたＮ型領
域上にＮ−ＭＯＳを形成する事により、ラッチアップの
原因である寄生トランジスタによる正帰還回路は構成さ
れない。
域上にＮ−ＭＯＳを形成する事により、ラッチアップの
原因である寄生トランジスタによる正帰還回路は構成さ
れない。
【０００８】
【実施例】以下本発明を図１（１）、（２）、（３
ａ）、（３ｂ）及び、図２（ａ）、（ｂ）により説明す
る。
ａ）、（３ｂ）及び、図２（ａ）、（ｂ）により説明す
る。
【０００９】図１は、本発明によるＣＭＯＳインバ−タ
回路の一実施例の工程断面図及び、寄生トランジスタ回
路図である。図２は、標準的なＣＭＯＳインバ−タ回路
の断面図及び、寄生トランジスタ回路図である。
回路の一実施例の工程断面図及び、寄生トランジスタ回
路図である。図２は、標準的なＣＭＯＳインバ−タ回路
の断面図及び、寄生トランジスタ回路図である。
【００１０】標準的なＣＭＯＳインバ−タ回路において
は、図２に示すようにＰ−ＭＯＳ８の寄生ＰＮＰトラン
ジスタ１０と、Ｎ−ＭＯＳ９とＰ−ＭＯＳ８間の寄生Ｎ
ＰＮトランジスタ１２が、寄生抵抗Ｒ１，Ｒ２を介して
接続し、正帰還回路を構成している。従って、なんらか
の原因でいったん微小電流が流れると、正帰還が働きト
ランジスタが動作状態となり、大電流が流れ続け素子を
破壊してしまう。
は、図２に示すようにＰ−ＭＯＳ８の寄生ＰＮＰトラン
ジスタ１０と、Ｎ−ＭＯＳ９とＰ−ＭＯＳ８間の寄生Ｎ
ＰＮトランジスタ１２が、寄生抵抗Ｒ１，Ｒ２を介して
接続し、正帰還回路を構成している。従って、なんらか
の原因でいったん微小電流が流れると、正帰還が働きト
ランジスタが動作状態となり、大電流が流れ続け素子を
破壊してしまう。
【００１１】以下図１を用いて一実施例を示す。Ｐ型半
導体基板１に、エピタキシャル技術により単結晶膜を形
成し、分離用ＳｉＯ2膜２、チャネルストッパ３を形成
する。以上は既存プロセスと全く同様である。但し、レ
イアウト的には、新たに給電領域４を設ける。
導体基板１に、エピタキシャル技術により単結晶膜を形
成し、分離用ＳｉＯ2膜２、チャネルストッパ３を形成
する。以上は既存プロセスと全く同様である。但し、レ
イアウト的には、新たに給電領域４を設ける。
【００１２】次に、いわゆるＮウエル領域形成のための
Ｎ型不純物、例えばリンの注入（インプラあるいは拡散
技術による。）をＰ−ＭＯＳ領域ばかりではなく、Ｎ−
ＭＯＳ領域にも施し、Ｎウエル領域５及び、分離用Ｎ型
領域６を形成する。図１（１）に示す。これは単にマス
クパタ−ンを変更する事により、容易に実現できる。
Ｎ型不純物、例えばリンの注入（インプラあるいは拡散
技術による。）をＰ−ＭＯＳ領域ばかりではなく、Ｎ−
ＭＯＳ領域にも施し、Ｎウエル領域５及び、分離用Ｎ型
領域６を形成する。図１（１）に示す。これは単にマス
クパタ−ンを変更する事により、容易に実現できる。
【００１３】この分離用Ｎ型領域６内に、Ｎ−ＭＯＳ用
のいわゆるＰウエル領域をＰ型不純物、例えばボロンを
注入し形成する。Ｎ型領域内に形成するので、既存の工
程のＰウエルインプラ条件とは異なる。つまり、インプ
ラエネルギをやや小さくして、Ｐウエル領域を浅く形成
する。また濃度もＰ型なるように、ド−ズ量をやや大き
くし、Ｐウエル領域の濃度が、既存プロセスのＰウエル
の濃度程度になるようにする。これらの事は特に問題が
なく、インプラ条件（熱処理も含む）のみを変更してや
れば良く、容易に実現できる。図１（２）に示す。
のいわゆるＰウエル領域をＰ型不純物、例えばボロンを
注入し形成する。Ｎ型領域内に形成するので、既存の工
程のＰウエルインプラ条件とは異なる。つまり、インプ
ラエネルギをやや小さくして、Ｐウエル領域を浅く形成
する。また濃度もＰ型なるように、ド−ズ量をやや大き
くし、Ｐウエル領域の濃度が、既存プロセスのＰウエル
の濃度程度になるようにする。これらの事は特に問題が
なく、インプラ条件（熱処理も含む）のみを変更してや
れば良く、容易に実現できる。図１（２）に示す。
【００１４】以後は既存プロセスと同様で、Ｖｔｈ調整
のためのチャネルインプラを行い、ゲ−トを形成し、ド
レイン、ソ−ス領域を形成し完成となる。断面構造図及
び、寄生トランジスタ回路図を図１（３ａ）、（３ｂ）
に示す。
のためのチャネルインプラを行い、ゲ−トを形成し、ド
レイン、ソ−ス領域を形成し完成となる。断面構造図及
び、寄生トランジスタ回路図を図１（３ａ）、（３ｂ）
に示す。
【００１５】以上のように、従来の既存プロセスをその
まま利用でき、マスクを増やす事無く、また、工程も変
更する事無く、簡単なレイアウトパタ−ンと、条件のみ
を変更する事により実現できる。Ｂｉ ＣＭＯＳプロセ
スの場合、バイポ−ラのＮ+埋込み層を分離用Ｎ型領域
として利用できる。
まま利用でき、マスクを増やす事無く、また、工程も変
更する事無く、簡単なレイアウトパタ−ンと、条件のみ
を変更する事により実現できる。Ｂｉ ＣＭＯＳプロセ
スの場合、バイポ−ラのＮ+埋込み層を分離用Ｎ型領域
として利用できる。
【００１６】上記構造によると、分離用Ｎ型領域６に給
電領域４を介して、最高電位ＶＤＤを供給する事によ
り、Ｎ−ＭＯＳ９を基板１やＰ−ＭＯＳ８から電気的に
完全に分離する事が出来る。つまり、標準ＣＭＯＳイン
バ−タ回路において、正帰還を構成していた寄生トラン
ジスタ１０、１２は寄生トランジスタ１１、１３を介し
て接続される事になる。この寄生トランジスタ１１、１
３は全端子が逆バイアスで印加されているため、動作状
態になる事はない。従って、寄生トランジスタによる正
帰還回路は構成されない。
電領域４を介して、最高電位ＶＤＤを供給する事によ
り、Ｎ−ＭＯＳ９を基板１やＰ−ＭＯＳ８から電気的に
完全に分離する事が出来る。つまり、標準ＣＭＯＳイン
バ−タ回路において、正帰還を構成していた寄生トラン
ジスタ１０、１２は寄生トランジスタ１１、１３を介し
て接続される事になる。この寄生トランジスタ１１、１
３は全端子が逆バイアスで印加されているため、動作状
態になる事はない。従って、寄生トランジスタによる正
帰還回路は構成されない。
【００１７】
【発明の効果】本発明は以上説明したような構造を有す
るので、寄生トランジスタによる正帰還回路は構成され
ず、ＣＭＯＳ ＩＣのラッチアップ防止に効果がある。
るので、寄生トランジスタによる正帰還回路は構成され
ず、ＣＭＯＳ ＩＣのラッチアップ防止に効果がある。
【図１】本発明によるＣＭＯＳインバ−タ回路の工程断
面図及び寄生トランジスタ回路図である。
面図及び寄生トランジスタ回路図である。
【図２】標準ＣＭＯＳインバ−タ回路の断面図及び寄生
トランジスタ回路図である。
トランジスタ回路図である。
１…Ｐ型半導体基盤、２…分離用ＳｉＯ2膜、３…チャ
ネルストッパ、４…給電領域、５…Ｎウエル領域、６…
分離用Ｎ型領域、７…Ｐウエル領域、８…Ｐ−ＭＯＳ、
９…Ｎ−ＭＯＳ、１０、１３…寄生ＰＮＰトランジス
タ、１１、１２…寄生ＮＰＮトランジスタ、Ｒ１，Ｒ
２，Ｒ３，Ｒ４，Ｒ５…寄生抵抗、ＶＤＤ…最高電位。
ネルストッパ、４…給電領域、５…Ｎウエル領域、６…
分離用Ｎ型領域、７…Ｐウエル領域、８…Ｐ−ＭＯＳ、
９…Ｎ−ＭＯＳ、１０、１３…寄生ＰＮＰトランジス
タ、１１、１２…寄生ＮＰＮトランジスタ、Ｒ１，Ｒ
２，Ｒ３，Ｒ４，Ｒ５…寄生抵抗、ＶＤＤ…最高電位。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田尻 和之 神奈川県横浜市戸塚区戸塚町216番地株式 会社日立製作所情報通信事業部内
Claims (1)
- 【請求項１】ＭＯＳ ＩＣにおいて、 Ｐ型半導体基板
を用いた場合、ＰチャネルＭＯＳトランジスタ（以下Ｐ
−ＭＯＳと略す。）のいわゆるＮウエル層及び、Ｐ型基
板と電気的に分離されたＮ型領域を設け、その領域上に
ＮチャネルＭＯＳトランジスタ（以下Ｎ−ＭＯＳと略
す。）を形成した事を特徴とするＭＯＳ半導体製造装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50A JPH06232355A (ja) | 1993-02-02 | 1993-02-02 | Ｍｏｓ半導体製造装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50A JPH06232355A (ja) | 1993-02-02 | 1993-02-02 | Ｍｏｓ半導体製造装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232355A true JPH06232355A (ja) | 1994-08-19 |
Family
ID=11882873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50A Pending JPH06232355A (ja) | 1993-02-02 | 1993-02-02 | Ｍｏｓ半導体製造装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06232355A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0820096A3 (en) * | 1996-06-28 | 2000-08-30 | Sharp Kabushiki Kaisha | Semiconductor device and method for fabricating the same |
| JP2005072566A (ja) * | 2003-08-06 | 2005-03-17 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2006165056A (ja) * | 2004-12-02 | 2006-06-22 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
-
1993
- 1993-02-02 JP JP50A patent/JPH06232355A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0820096A3 (en) * | 1996-06-28 | 2000-08-30 | Sharp Kabushiki Kaisha | Semiconductor device and method for fabricating the same |
| US6255704B1 (en) | 1996-06-28 | 2001-07-03 | Sharp Kabushiki Kaisha | Semiconductor device and method for fabricating the same |
| US6573577B1 (en) | 1996-06-28 | 2003-06-03 | Sharp Kabushiki Kaisha | Semiconductor device and method for fabricating the same |
| US6927463B2 (en) | 1996-06-28 | 2005-08-09 | Sharp Kabushiki Kaisha | Semiconductor device and method for fabricating the same |
| JP2005072566A (ja) * | 2003-08-06 | 2005-03-17 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2006165056A (ja) * | 2004-12-02 | 2006-06-22 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP4530823B2 (ja) * | 2004-12-02 | 2010-08-25 | 三洋電機株式会社 | 半導体装置及びその製造方法 |
| US7999327B2 (en) | 2004-12-02 | 2011-08-16 | Sanyo Electric Co., Ltd. | Semiconductor device, and semiconductor manufacturing method |
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