JPH1032260A - 入力保護回路 - Google Patents
入力保護回路Info
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- JPH1032260A JPH1032260A JP8202974A JP20297496A JPH1032260A JP H1032260 A JPH1032260 A JP H1032260A JP 8202974 A JP8202974 A JP 8202974A JP 20297496 A JP20297496 A JP 20297496A JP H1032260 A JPH1032260 A JP H1032260A
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Abstract
(57)【要約】
【課題】 ＭＯＳ型ＩＣ等の入力保護回路において、保
護機能の強化を図る。 【解決手段】 被保護回路１６の入力側に接続された入
力端子１０と一方の電源ラインＶSSの間に複数の保護素
子２０，２２を直列接続する。Ｐ型基板の表面にＮ型の
ウェル領域を設け、このウェル領域にＰチャンネルＭＯ
Ｓ型トランジスタ等の保護素子２０を形成する。保護素
子２２としては、ＮチャンネルＭＯＳ型トランジスタ等
を用いることができる。入力端子１０からの静電気等の
過大入力に応じて保護素子２０が破壊され、リーク電流
が流れても、保護素子２２の保護作用により回路１６が
過大入力から保護される。保護素子２０，２２は、基板
の絶縁性表面上に形成した半導体層に形成してもよい。
護機能の強化を図る。 【解決手段】 被保護回路１６の入力側に接続された入
力端子１０と一方の電源ラインＶSSの間に複数の保護素
子２０，２２を直列接続する。Ｐ型基板の表面にＮ型の
ウェル領域を設け、このウェル領域にＰチャンネルＭＯ
Ｓ型トランジスタ等の保護素子２０を形成する。保護素
子２２としては、ＮチャンネルＭＯＳ型トランジスタ等
を用いることができる。入力端子１０からの静電気等の
過大入力に応じて保護素子２０が破壊され、リーク電流
が流れても、保護素子２２の保護作用により回路１６が
過大入力から保護される。保護素子２０，２２は、基板
の絶縁性表面上に形成した半導体層に形成してもよい。
Description
【０００１】
【発明の属する技術分野】この発明は、ＭＯＳ型ＩＣ
（集積回路）等に用いるに好適な入力保護回路に関し、
特に入力端子と一方の電源ラインとの間に複数の保護素
子を直列接続したことにより保護機能の強化を図ったも
のである。
（集積回路）等に用いるに好適な入力保護回路に関し、
特に入力端子と一方の電源ラインとの間に複数の保護素
子を直列接続したことにより保護機能の強化を図ったも
のである。
【０００２】
【従来の技術】従来、ＭＯＳ型ＩＣの入力保護回路とし
ては、図１０に示すものが知られている。
ては、図１０に示すものが知られている。
【０００３】入力端子１０と低い電位ＶSSの電源ライン
との間には、保護素子としてのＮチャンネルＭＯＳ型ト
ランジスタ１２が接続される。入力端子１０は、入力抵
抗１４を介して被保護回路１６の入力点Ｘに接続され
る。入力抵抗１４は、回路１６の入力部を保護するため
のもので、半導体基板上に設けられたポリシリコン等の
抵抗層からなる。
との間には、保護素子としてのＮチャンネルＭＯＳ型ト
ランジスタ１２が接続される。入力端子１０は、入力抵
抗１４を介して被保護回路１６の入力点Ｘに接続され
る。入力抵抗１４は、回路１６の入力部を保護するため
のもので、半導体基板上に設けられたポリシリコン等の
抵抗層からなる。
【０００４】被保護回路１６は、ＮチャンネルＭＯＳ型
トランジスタＴN 及びＰチャンネルＭＯＳ型トランジス
タＴP からなるＣＭＯＳ型インバータを含むもので、ト
ランジスタＴN ，ＴP のゲート接続点を入力点Ｘとし、
トランジスタＴN ，ＴP のドレイン接続点を出力点Ｙと
している。トランジスタＴN のソースがＶSSの電源ライ
ンに接続されると共にトランジスタＴP のソースがＶDD
の電源ラインに接続される。
トランジスタＴN 及びＰチャンネルＭＯＳ型トランジス
タＴP からなるＣＭＯＳ型インバータを含むもので、ト
ランジスタＴN ，ＴP のゲート接続点を入力点Ｘとし、
トランジスタＴN ，ＴP のドレイン接続点を出力点Ｙと
している。トランジスタＴN のソースがＶSSの電源ライ
ンに接続されると共にトランジスタＴP のソースがＶDD
の電源ラインに接続される。
【０００５】図１１は、トランジスタ１２の断面構造を
示すものである。例えばＮ型シリコンからなる半導体基
板１の表面にはＰ型ウェル領域２が形成される。ウェル
領域２の表面にはトランジスタ１２のソースＳ及びドレ
インＤとしてそれぞれ用いられるＮ+ 型領域が形成され
ると共に、ウェル領域２の表面においてソースＳ及びド
レインＤ間のチャンネル部にはゲート絶縁膜（図示せ
ず）を介してトランジスタ１２のゲートＧとしての導電
層が形成される。ウェル領域２の表面にはＰ+ 型のウェ
ルコンタクト領域Ｗが形成される。
示すものである。例えばＮ型シリコンからなる半導体基
板１の表面にはＰ型ウェル領域２が形成される。ウェル
領域２の表面にはトランジスタ１２のソースＳ及びドレ
インＤとしてそれぞれ用いられるＮ+ 型領域が形成され
ると共に、ウェル領域２の表面においてソースＳ及びド
レインＤ間のチャンネル部にはゲート絶縁膜（図示せ
ず）を介してトランジスタ１２のゲートＧとしての導電
層が形成される。ウェル領域２の表面にはＰ+ 型のウェ
ルコンタクト領域Ｗが形成される。
【０００６】ドレインＤは、入力端子１０に接続される
と共に入力抵抗１４に接続される。ゲートＧ、ソースＳ
及びウェルコンタクト領域Ｗは、いずれもＶSSの電源ラ
インに接続される。
と共に入力抵抗１４に接続される。ゲートＧ、ソースＳ
及びウェルコンタクト領域Ｗは、いずれもＶSSの電源ラ
インに接続される。
【０００７】図１０，１１の回路において、回路１６の
通常の動作時にあっては、トランジスタ１２がオフ状態
であり、入力端子１０からの入力信号は、入力抵抗１４
を介して回路１６の入力点Ｘに供給される。一方、静電
気、サージ等の過大入力が入力端子１０に印加される
と、トランジスタ１２が回復可能なブレークダウンを起
こして導通状態となり、過大入力は、図１０のＡの経路
（図１１のｂ，ｃの経路）を介してＶSSの電源ラインに
吸収される。この結果、回路１６は、過大入力から保護
される。
通常の動作時にあっては、トランジスタ１２がオフ状態
であり、入力端子１０からの入力信号は、入力抵抗１４
を介して回路１６の入力点Ｘに供給される。一方、静電
気、サージ等の過大入力が入力端子１０に印加される
と、トランジスタ１２が回復可能なブレークダウンを起
こして導通状態となり、過大入力は、図１０のＡの経路
（図１１のｂ，ｃの経路）を介してＶSSの電源ラインに
吸収される。この結果、回路１６は、過大入力から保護
される。
【０００８】従来の入力保護回路としては、図１０の回
路において入力端子１０とＶDDの電源ラインとの間にＰ
チャンネルＭＯＳ型トランジスタ１８を追加接続したも
のも知られている。このような入力保護回路では、回路
１６の通常の動作時にトランジスタ１８がオフ状態であ
り、入力端子１０からの入力信号は、入力抵抗１４を介
して回路１６の入力点Ｘに供給される。一方、前述のよ
うな過大入力が入力端子１０に印加されると、トランジ
スタ１８がブレークダウンを起こして導通状態となり、
過大入力が図１０のＢの経路を介してＶDDの電源ライン
に吸収されることもある。
路において入力端子１０とＶDDの電源ラインとの間にＰ
チャンネルＭＯＳ型トランジスタ１８を追加接続したも
のも知られている。このような入力保護回路では、回路
１６の通常の動作時にトランジスタ１８がオフ状態であ
り、入力端子１０からの入力信号は、入力抵抗１４を介
して回路１６の入力点Ｘに供給される。一方、前述のよ
うな過大入力が入力端子１０に印加されると、トランジ
スタ１８がブレークダウンを起こして導通状態となり、
過大入力が図１０のＢの経路を介してＶDDの電源ライン
に吸収されることもある。
【０００９】
【発明が解決しようとする課題】上記した従来技術によ
ると、トランジスタ１２が例えば静電気等により破壊さ
れることがあり、破壊時には図１１のａ，ｂ，ｃのいず
れかの経路でリーク電流が流れる。このようにリーク電
流が流れるＩＣは、入力端子１０がＶSSの電源ラインに
接続されたものと等価となり、不良品になる。このこと
は、トランジスタ１８を追加接続したＩＣにあっても同
様である。
ると、トランジスタ１２が例えば静電気等により破壊さ
れることがあり、破壊時には図１１のａ，ｂ，ｃのいず
れかの経路でリーク電流が流れる。このようにリーク電
流が流れるＩＣは、入力端子１０がＶSSの電源ラインに
接続されたものと等価となり、不良品になる。このこと
は、トランジスタ１８を追加接続したＩＣにあっても同
様である。
【００１０】この発明の目的は、１つの保護素子が破壊
されても保護機能を維持することができる新規な入力保
護回路を提供することにある。
されても保護機能を維持することができる新規な入力保
護回路を提供することにある。
【００１１】
【課題を解決するための手段】この発明に係る入力保護
回路は、入力端子と、保護されるべき回路素子であっ
て、前記入力端子を介して入力信号を受取るものと、前
記入力端子と一方の電源ラインとの間に直列接続された
複数の保護素子とを備えたものである。
回路は、入力端子と、保護されるべき回路素子であっ
て、前記入力端子を介して入力信号を受取るものと、前
記入力端子と一方の電源ラインとの間に直列接続された
複数の保護素子とを備えたものである。
【００１２】この発明の構成によれば、入力端子に近い
方の保護素子が破壊されても、該保護素子に直列接続さ
れた他の保護素子が破壊されない限り該他の保護素子に
より入力保護機能を維持することができる。
方の保護素子が破壊されても、該保護素子に直列接続さ
れた他の保護素子が破壊されない限り該他の保護素子に
より入力保護機能を維持することができる。
【００１３】
【発明の実施の形態】図１は、この発明に係る入力保護
回路を示すもので、図１０と同様の部分には同様の符号
を付して詳細な説明を省略する。
回路を示すもので、図１０と同様の部分には同様の符号
を付して詳細な説明を省略する。
【００１４】図１の回路の特徴とするところは、入力端
子１０とＶSSの電源ラインとの間に保護素子２０，２２
を直列接続したことである。
子１０とＶSSの電源ラインとの間に保護素子２０，２２
を直列接続したことである。
【００１５】被保護回路１６の通常の動作時にあって
は、保護素子２０，２２がいずれもオフ状態であり、入
力端子１０からの入力信号は、入力抵抗１４を介して回
路１６の入力点Ｘに供給される。一方、静電気、サージ
等の過大入力が入力端子１０に印加されると、保護素子
２０，２２が導通状態となり、過大入力は、保護素子２
０，２２を介してＶSSの電源ラインに吸収される。この
結果、回路１６が過大入力から保護される。
は、保護素子２０，２２がいずれもオフ状態であり、入
力端子１０からの入力信号は、入力抵抗１４を介して回
路１６の入力点Ｘに供給される。一方、静電気、サージ
等の過大入力が入力端子１０に印加されると、保護素子
２０，２２が導通状態となり、過大入力は、保護素子２
０，２２を介してＶSSの電源ラインに吸収される。この
結果、回路１６が過大入力から保護される。
【００１６】過大入力に応じて保護素子２０が破壊さ
れ、導通状態になっても、保護素子２２が破壊されない
限り入力保護動作が可能である。すなわち、回路１６の
通常の動作時にあっては、保護素子２２がオフ状態であ
り、入力端子１０からの入力信号は、入力抵抗１４を介
して回路１６の入力点Ｘに供給される。また、入力端子
１０に過大入力が印加されると、保護素子２２が導通状
態となり、過大入力は、保護素子２０，２２を介してＶ
SSの電源ラインに吸収される。この結果、回路１６が過
大入力から保護される。
れ、導通状態になっても、保護素子２２が破壊されない
限り入力保護動作が可能である。すなわち、回路１６の
通常の動作時にあっては、保護素子２２がオフ状態であ
り、入力端子１０からの入力信号は、入力抵抗１４を介
して回路１６の入力点Ｘに供給される。また、入力端子
１０に過大入力が印加されると、保護素子２２が導通状
態となり、過大入力は、保護素子２０，２２を介してＶ
SSの電源ラインに吸収される。この結果、回路１６が過
大入力から保護される。
【００１７】図２（Ａ）〜（Ｃ）は、保護素子２０，２
２としてＭＯＳ型トランジスタを用いた保護素子回路の
異なる例を示すものである。
２としてＭＯＳ型トランジスタを用いた保護素子回路の
異なる例を示すものである。
【００１８】図２（Ａ）の回路は、保護素子２０及び２
２としてそれぞれＰチャンネル及びＮチャンネルのＭＯ
Ｓ型トランジスタを用いたもので、一例として図３に示
すようにＩＣ化される。
２としてそれぞれＰチャンネル及びＮチャンネルのＭＯ
Ｓ型トランジスタを用いたもので、一例として図３に示
すようにＩＣ化される。
【００１９】例えばＰ型シリコンからなる半導体基板３
０の表面にはＮ型ウェル領域３２及びＰ型ウェル領域３
４が形成される。ウェル領域３２には保護素子２０とし
てのＰチャンネルＭＯＳ型トランジスタが形成され、ウ
ェル領域３４には保護素子２２としてのＮチャンネルＭ
ＯＳ型トランジスタが形成される。
０の表面にはＮ型ウェル領域３２及びＰ型ウェル領域３
４が形成される。ウェル領域３２には保護素子２０とし
てのＰチャンネルＭＯＳ型トランジスタが形成され、ウ
ェル領域３４には保護素子２２としてのＮチャンネルＭ
ＯＳ型トランジスタが形成される。
【００２０】Ｓ11、Ｇ11、Ｄ11、Ｗ11は、それぞれＰチ
ャンネルＭＯＳ型トランジスタのソース、ゲート、ドレ
イン、ウェルコンタクト領域である。ソースＳ11及びド
レインＤ11は、それぞれＰ+ 型領域からなり、ウェルコ
ンタクト領域Ｗ11は、Ｎ+ 型領域からなる。ソースＳ11
及びゲートＧ11は、入力端子１０に接続されると共に入
力抵抗１４に接続される。ドレインＤ11は、ウェルコン
タクト領域Ｗ11に接続される。
ャンネルＭＯＳ型トランジスタのソース、ゲート、ドレ
イン、ウェルコンタクト領域である。ソースＳ11及びド
レインＤ11は、それぞれＰ+ 型領域からなり、ウェルコ
ンタクト領域Ｗ11は、Ｎ+ 型領域からなる。ソースＳ11
及びゲートＧ11は、入力端子１０に接続されると共に入
力抵抗１４に接続される。ドレインＤ11は、ウェルコン
タクト領域Ｗ11に接続される。
【００２１】Ｄ21、Ｇ21、Ｓ21、Ｗ21は、それぞれＮチ
ャンネルＭＯＳ型トランジスタのドレイン、ゲート、ソ
ース、ウェルコンタクト領域である。ドレインＤ21及び
ソースＳ21は、それぞれＮ+ 型領域からなり、ウェルコ
ンタクト領域Ｗ21は、Ｐ+ 型領域からなる。ドレインＤ
21は、ＰチャンネルＭＯＳ型トランジスタのドレインＤ
11に接続される。ソースＳ21、ゲートＧ21及びウェルコ
ンタクト領域Ｗ21は、いずれもＶSSの電源ラインに接続
される。ＶSSの電源ラインには、基板３０に形成したＰ
+ 型の基板コンタクト領域Ｋ1 も接続される。
ャンネルＭＯＳ型トランジスタのドレイン、ゲート、ソ
ース、ウェルコンタクト領域である。ドレインＤ21及び
ソースＳ21は、それぞれＮ+ 型領域からなり、ウェルコ
ンタクト領域Ｗ21は、Ｐ+ 型領域からなる。ドレインＤ
21は、ＰチャンネルＭＯＳ型トランジスタのドレインＤ
11に接続される。ソースＳ21、ゲートＧ21及びウェルコ
ンタクト領域Ｗ21は、いずれもＶSSの電源ラインに接続
される。ＶSSの電源ラインには、基板３０に形成したＰ
+ 型の基板コンタクト領域Ｋ1 も接続される。
【００２２】図２（Ａ）及び図３に示した回路におい
て、入力保護動作は、図１に関して前述したと同様であ
る。ここでは、保護素子２０が故障したときの動作につ
いて一層詳細に説明する。保護素子２０としてのＰチャ
ンネルＭＯＳ型トランジスタが静電気等により破壊され
たが、保護素子２２としてのＮチャンネルＭＯＳ型トラ
ンジスタは破壊されず、正常に動作するものとする。
て、入力保護動作は、図１に関して前述したと同様であ
る。ここでは、保護素子２０が故障したときの動作につ
いて一層詳細に説明する。保護素子２０としてのＰチャ
ンネルＭＯＳ型トランジスタが静電気等により破壊され
たが、保護素子２２としてのＮチャンネルＭＯＳ型トラ
ンジスタは破壊されず、正常に動作するものとする。
【００２３】このような状態において、入力端子１０か
ら入力信号が供給されると、ドレインＤ11を通るａ1 の
経路やウェルコンタクト領域Ｗ11を通るｂ1 の経路でリ
ーク電流が流れようとするが、保護素子２２としてのト
ランジスタが正常であるため、ゲートＧ21、ソースＳ21
又はウェルコンタクト領域Ｗ21を通るｃ1 の経路での電
流の流通は阻止される。このとき、基板３０とウェル領
域３２との間のＰＮ接合は逆バイアス状態であり、ｄ1
の経路での電流の流通も阻止される。従って、入力信号
は、入力抵抗１４を介して被保護回路１６に確実に伝達
される。
ら入力信号が供給されると、ドレインＤ11を通るａ1 の
経路やウェルコンタクト領域Ｗ11を通るｂ1 の経路でリ
ーク電流が流れようとするが、保護素子２２としてのト
ランジスタが正常であるため、ゲートＧ21、ソースＳ21
又はウェルコンタクト領域Ｗ21を通るｃ1 の経路での電
流の流通は阻止される。このとき、基板３０とウェル領
域３２との間のＰＮ接合は逆バイアス状態であり、ｄ1
の経路での電流の流通も阻止される。従って、入力信号
は、入力抵抗１４を介して被保護回路１６に確実に伝達
される。
【００２４】一方、静電気、サージ等の過大入力が入力
端子１０に印加されたときは、ＮチャンネルＭＯＳ型ト
ランジスタがブレークダウンを起こして導通状態とな
り、過大入力は、保護素子２０，２２としてのトランジ
スタを介してＶSSの電源ラインに吸収される。このと
き、基板３０とウェル領域３２との間のＰＮ接合は逆バ
イアス状態であり、ｄ1 の経路での電流の流通は阻止さ
れる。
端子１０に印加されたときは、ＮチャンネルＭＯＳ型ト
ランジスタがブレークダウンを起こして導通状態とな
り、過大入力は、保護素子２０，２２としてのトランジ
スタを介してＶSSの電源ラインに吸収される。このと
き、基板３０とウェル領域３２との間のＰＮ接合は逆バ
イアス状態であり、ｄ1 の経路での電流の流通は阻止さ
れる。
【００２５】図２（Ｂ）の回路は、図２（Ａ）の回路に
おいて保護素子２２としてＮチャンネルＭＯＳ型トラン
ジスタに代えてＰチャンネルＭＯＳ型トランジスタを用
いたものに相当する。保護素子２２としてのＰチャンネ
ルＭＯＳ型トランジスタは、図３に示した保護素子２０
としてのＰチャンネルＭＯＳ型トランジスタと同様にＮ
型ウェル領域に形成することができる。図２（Ｂ）の回
路の動作は、図２（Ａ）の回路と同様である。
おいて保護素子２２としてＮチャンネルＭＯＳ型トラン
ジスタに代えてＰチャンネルＭＯＳ型トランジスタを用
いたものに相当する。保護素子２２としてのＰチャンネ
ルＭＯＳ型トランジスタは、図３に示した保護素子２０
としてのＰチャンネルＭＯＳ型トランジスタと同様にＮ
型ウェル領域に形成することができる。図２（Ｂ）の回
路の動作は、図２（Ａ）の回路と同様である。
【００２６】図４は、保護素子２０又は２２として使用
可能なＰチャンネルＭＯＳ型トランジスタを示すもの
で、図３と同様の部分には同様の符号を付して詳細な説
明を省略する。Ｆａは、比較的薄いゲート絶縁膜を示
し、３４は、比較的厚いフィールド絶縁膜を示す。
可能なＰチャンネルＭＯＳ型トランジスタを示すもの
で、図３と同様の部分には同様の符号を付して詳細な説
明を省略する。Ｆａは、比較的薄いゲート絶縁膜を示
し、３４は、比較的厚いフィールド絶縁膜を示す。
【００２７】図２（Ｃ）の回路は、図２（Ａ）の回路に
おいて保護素子２０として図４に示したような薄いゲー
ト絶縁膜Ｆａを有するＰチャンネルＭＯＳ型トランジス
タに代えて厚いゲート絶縁膜を有するＰチャンネルＭＯ
Ｓ型トランジスタを用いたものに相当する。図５は、フ
ィールド絶縁膜３４からなる厚いゲート絶縁膜Ｆｂを有
するＰチャンネルＭＯＳ型トランジスタを示すもので、
このトランジスタは、図２（Ｃ）に示すようにゲートを
ドレインに接続した状態で保護素子２０として使用され
る。図５において、図３と同様の部分には同様の符号を
付して詳細な説明を省略する。
おいて保護素子２０として図４に示したような薄いゲー
ト絶縁膜Ｆａを有するＰチャンネルＭＯＳ型トランジス
タに代えて厚いゲート絶縁膜を有するＰチャンネルＭＯ
Ｓ型トランジスタを用いたものに相当する。図５は、フ
ィールド絶縁膜３４からなる厚いゲート絶縁膜Ｆｂを有
するＰチャンネルＭＯＳ型トランジスタを示すもので、
このトランジスタは、図２（Ｃ）に示すようにゲートを
ドレインに接続した状態で保護素子２０として使用され
る。図５において、図３と同様の部分には同様の符号を
付して詳細な説明を省略する。
【００２８】図５のトランジスタは、被保護回路１６の
通常の動作時にはオフ状態であり、入力端子１０に過大
入力が加わると、オン状態となる。従って、図２（Ｃ）
の回路の動作は、図２（Ａ）の回路と実質的に同様であ
る。なお、図２（Ｃ）の回路において、保護素子２２と
して図２（Ｂ）の回路と同様にＰチャンネルＭＯＳ型ト
ランジスタを用いてもよい。
通常の動作時にはオフ状態であり、入力端子１０に過大
入力が加わると、オン状態となる。従って、図２（Ｃ）
の回路の動作は、図２（Ａ）の回路と実質的に同様であ
る。なお、図２（Ｃ）の回路において、保護素子２２と
して図２（Ｂ）の回路と同様にＰチャンネルＭＯＳ型ト
ランジスタを用いてもよい。
【００２９】図６は、図３の回路において保護素子２０
として使用可能なラテラルバイポーラトランジスタを示
すものである。図３と同様の部分には同様の符号を付し
て詳細な説明を省略する。Ｅ1 、Ｂ1 、Ｃ1 、ＢＣは、
それぞれバイポーラトランジスタのエミッタ、ベース、
コレクタ、ベースコンタクト領域である。エミッタＥ1
及びコレクタＣ1 は、それぞれＰ+ 型領域からなり、ベ
ースＢ1 は、Ｎ型ウェル領域３２の一部からなり、ベー
スコンタクト領域ＢＣは、Ｎ+ 型領域からなる。
として使用可能なラテラルバイポーラトランジスタを示
すものである。図３と同様の部分には同様の符号を付し
て詳細な説明を省略する。Ｅ1 、Ｂ1 、Ｃ1 、ＢＣは、
それぞれバイポーラトランジスタのエミッタ、ベース、
コレクタ、ベースコンタクト領域である。エミッタＥ1
及びコレクタＣ1 は、それぞれＰ+ 型領域からなり、ベ
ースＢ1 は、Ｎ型ウェル領域３２の一部からなり、ベー
スコンタクト領域ＢＣは、Ｎ+ 型領域からなる。
【００３０】エミッタＥ1 及びベースコンタクト領域Ｂ
Ｃは、入力端子１０に接続されると共に入力抵抗１４に
接続される。コレクタＣ1 は、図３に示すドレインＤ21
に接続される。
Ｃは、入力端子１０に接続されると共に入力抵抗１４に
接続される。コレクタＣ1 は、図３に示すドレインＤ21
に接続される。
【００３１】被保護回路１６の通常の動作時にあって
は、バイポーラトランジスタがオフ状態であり、入力端
子１０に過大入力が加わると、バイポーラトランジスタ
がブレークダウンを起こして導通状態になる。従って、
図３で述べたと同様の入力保護動作が可能である。
は、バイポーラトランジスタがオフ状態であり、入力端
子１０に過大入力が加わると、バイポーラトランジスタ
がブレークダウンを起こして導通状態になる。従って、
図３で述べたと同様の入力保護動作が可能である。
【００３２】図７は、図３の回路において保護素子２０
として使用可能なＰＮ接合ダイオードを示すものであ
る。図３と同様の部分には同様の符号を付して詳細な説
明を省略する。Ａ1 、ＫＣは、それぞれダイオードのア
ノード、カソードコンタクト領域である。アノードＡ1
は、Ｐ+ 型領域からなり、カソードは、Ｎ型ウェル領域
３２からなり、カソードコンタクト領域ＫＣは、Ｎ+ 型
領域からなる。
として使用可能なＰＮ接合ダイオードを示すものであ
る。図３と同様の部分には同様の符号を付して詳細な説
明を省略する。Ａ1 、ＫＣは、それぞれダイオードのア
ノード、カソードコンタクト領域である。アノードＡ1
は、Ｐ+ 型領域からなり、カソードは、Ｎ型ウェル領域
３２からなり、カソードコンタクト領域ＫＣは、Ｎ+ 型
領域からなる。
【００３３】カソードコンタクト領域ＫＣは、入力端子
１０に接続されると共に入力抵抗１４に接続される。ア
ノードＡ1 は、図３のドレインＤ21に接続される。
１０に接続されると共に入力抵抗１４に接続される。ア
ノードＡ1 は、図３のドレインＤ21に接続される。
【００３４】被保護回路１６の通常の動作時にあって
は、ダイオードがオフ状態であり、入力端子１０に過大
入力が加わると、ダイオードがブレークダウンを起こし
て導通状態となる。従って、図３で述べたと同様の入力
保護動作が可能である。
は、ダイオードがオフ状態であり、入力端子１０に過大
入力が加わると、ダイオードがブレークダウンを起こし
て導通状態となる。従って、図３で述べたと同様の入力
保護動作が可能である。
【００３５】図８（Ａ）〜（Ｃ）は、図１の回路で使用
可能な保護素子回路の他の例を示すものである。
可能な保護素子回路の他の例を示すものである。
【００３６】図８（Ａ）の回路は、保護素子２０及び２
２としてそれぞれＮチャンネル及びＰチャンネルのＭＯ
Ｓ型トランジスタを用いたもので、一例として図９に示
すようにＩＣ化される。
２としてそれぞれＮチャンネル及びＰチャンネルのＭＯ
Ｓ型トランジスタを用いたもので、一例として図９に示
すようにＩＣ化される。
【００３７】例えばシリコンからなる半導体基板４０の
表面にはシリコンオキサイド等の絶縁膜４２を介してポ
リシリコン層がＣＶＤ（ケミカル・ベーパー・デポジシ
ョン）法等により形成される。そして、ポリシリコン層
にレーザーアニール処理を施してポリシリコン層を単結
晶化することにより単結晶シリコンからなる半導体層４
４が絶縁膜４２上に形成される。予めポリシリコン層に
Ｎ型決定不純物を含ませておくことにより半導体層４４
としてＮ型層が得られる。
表面にはシリコンオキサイド等の絶縁膜４２を介してポ
リシリコン層がＣＶＤ（ケミカル・ベーパー・デポジシ
ョン）法等により形成される。そして、ポリシリコン層
にレーザーアニール処理を施してポリシリコン層を単結
晶化することにより単結晶シリコンからなる半導体層４
４が絶縁膜４２上に形成される。予めポリシリコン層に
Ｎ型決定不純物を含ませておくことにより半導体層４４
としてＮ型層が得られる。
【００３８】半導体層４４にはＰ型ウェル領域４６及び
Ｎ型ウェル領域４８が形成される。ウェル領域４６には
保護素子２０としてのＮチャンネルＭＯＳ型トランジス
タが形成され、ウェル領域４８には保護素子２２として
のＰチャンネルＭＯＳ型トランジスタが形成される。
Ｎ型ウェル領域４８が形成される。ウェル領域４６には
保護素子２０としてのＮチャンネルＭＯＳ型トランジス
タが形成され、ウェル領域４８には保護素子２２として
のＰチャンネルＭＯＳ型トランジスタが形成される。
【００３９】Ｄ12、Ｇ12、Ｓ12、Ｗ12は、それぞれＮチ
ャンネルＭＯＳ型トランジスタのドレイン、ゲート、ソ
ース、ウェルコンタクト領域である。ドレインＤ12及び
ソースＳ12は、それぞれＮ+ 型領域からなり、ウェルコ
ンタクト領域Ｗ12は、Ｐ+ 型領域からなる。ドレインＤ
12は、入力端子１０及び入力抵抗１４に接続される。ゲ
ートＧ12は、ソースＳ12に接続される。
ャンネルＭＯＳ型トランジスタのドレイン、ゲート、ソ
ース、ウェルコンタクト領域である。ドレインＤ12及び
ソースＳ12は、それぞれＮ+ 型領域からなり、ウェルコ
ンタクト領域Ｗ12は、Ｐ+ 型領域からなる。ドレインＤ
12は、入力端子１０及び入力抵抗１４に接続される。ゲ
ートＧ12は、ソースＳ12に接続される。
【００４０】Ｓ22、Ｇ22、Ｄ22、Ｗ22は、Ｐチャンネル
ＭＯＳ型トランジスタのソース、ゲート、ドレイン、ウ
ェルコンタクト領域である。ソースＳ22及びドレインＤ
22は、それぞれＰ+ 型領域からなり、ウェルコンタクト
領域Ｗ22は、Ｎ+ 型領域からなる。ソースＳ22は、Ｎチ
ャンネルＭＯＳ型トランジスタのソースＳ12に接続され
る。ドレインＤ22及びウェルコンタクト領域Ｗ22は、い
ずれもＶSSの電源ラインに接続される。ＶSSの電源ライ
ンには、半導体層４４に形成したＮ+ 型のコンタクト領
域Ｋ2 も接続される。
ＭＯＳ型トランジスタのソース、ゲート、ドレイン、ウ
ェルコンタクト領域である。ソースＳ22及びドレインＤ
22は、それぞれＰ+ 型領域からなり、ウェルコンタクト
領域Ｗ22は、Ｎ+ 型領域からなる。ソースＳ22は、Ｎチ
ャンネルＭＯＳ型トランジスタのソースＳ12に接続され
る。ドレインＤ22及びウェルコンタクト領域Ｗ22は、い
ずれもＶSSの電源ラインに接続される。ＶSSの電源ライ
ンには、半導体層４４に形成したＮ+ 型のコンタクト領
域Ｋ2 も接続される。
【００４１】図８（Ａ）及び図９に示した回路におい
て、入力保護動作は、図１に関して前述したと同様であ
る。ここでは、保護素子２０が故障したときの動作を一
層詳細に説明する。保護素子２０としてのＮチャンネル
ＭＯＳ型トランジスタが静電気等により破壊されたが、
保護素子２２としてのＰチャンネルＭＯＳ型トランジス
タは破壊されず、正常に動作するものとする。
て、入力保護動作は、図１に関して前述したと同様であ
る。ここでは、保護素子２０が故障したときの動作を一
層詳細に説明する。保護素子２０としてのＮチャンネル
ＭＯＳ型トランジスタが静電気等により破壊されたが、
保護素子２２としてのＰチャンネルＭＯＳ型トランジス
タは破壊されず、正常に動作するものとする。
【００４２】このような状態において、入力端子１０か
ら入力信号が供給されると、ソースＳ12を通るａ2 の経
路やウェルコンタクト領域Ｗ12を通るｂ2 の経路でリー
ク電流が流れようとするが、保護素子２２としてのトラ
ンジスタが正常であるため、ドレインＤ22又はウェルコ
ンタクト領域Ｗ22を通るｃ2 の経路での電流の流通は阻
止される。このとき、基板４０を通るｄ2 の経路での電
流の流通は、絶縁膜４２により阻止される。従って、入
力信号は、入力抵抗１４を介して被保護回路１６に確実
に伝達される。
ら入力信号が供給されると、ソースＳ12を通るａ2 の経
路やウェルコンタクト領域Ｗ12を通るｂ2 の経路でリー
ク電流が流れようとするが、保護素子２２としてのトラ
ンジスタが正常であるため、ドレインＤ22又はウェルコ
ンタクト領域Ｗ22を通るｃ2 の経路での電流の流通は阻
止される。このとき、基板４０を通るｄ2 の経路での電
流の流通は、絶縁膜４２により阻止される。従って、入
力信号は、入力抵抗１４を介して被保護回路１６に確実
に伝達される。
【００４３】一方、静電気、サージ等の過大入力が入力
端子１０に印加されたときは、ＰチャンネルＭＯＳ型ト
ランジスタがブレークダウンを起こして導通状態とな
り、過大入力は、保護素子２０，２２としてのトランジ
スタを介してＶSSの電源ラインに吸収される。このと
き、ｄ2 の経路での電流の流通は、絶縁膜４２により阻
止される。
端子１０に印加されたときは、ＰチャンネルＭＯＳ型ト
ランジスタがブレークダウンを起こして導通状態とな
り、過大入力は、保護素子２０，２２としてのトランジ
スタを介してＶSSの電源ラインに吸収される。このと
き、ｄ2 の経路での電流の流通は、絶縁膜４２により阻
止される。
【００４４】図８（Ｂ）の回路は、図８（Ａ）の回路に
おいて保護素子２２としてＰチャンネルＭＯＳ型トラン
ジスタに代えてＮチャンネルＭＯＳ型トランジスタを用
いたものに相当する。保護素子２２としてのＮチャンネ
ルＭＯＳ型トランジスタは、図９に示した保護素子２０
としてのトランジスタと同様にして半導体層４４に形成
することができる。図８（Ｂ）の回路の動作は、図８
（Ａ）の回路と同様である。
おいて保護素子２２としてＰチャンネルＭＯＳ型トラン
ジスタに代えてＮチャンネルＭＯＳ型トランジスタを用
いたものに相当する。保護素子２２としてのＮチャンネ
ルＭＯＳ型トランジスタは、図９に示した保護素子２０
としてのトランジスタと同様にして半導体層４４に形成
することができる。図８（Ｂ）の回路の動作は、図８
（Ａ）の回路と同様である。
【００４５】図８（Ｃ）の回路は、図８（Ｂ）の回路に
おいて、保護素子２０として、薄いゲート絶縁膜を有す
るＮチャンネルＭＯＳ型トランジスタに代えて厚いゲー
ト絶縁膜を有するＮチャンネルＭＯＳ型トランジスタを
用いたものに相当する。保護素子２０としてのトランジ
スタは、図５のトランジスタをＮチャンネル型式にした
ものに相当し、図８（Ｃ）に示すようにゲートをドレイ
ンに接続した状態で使用される。
おいて、保護素子２０として、薄いゲート絶縁膜を有す
るＮチャンネルＭＯＳ型トランジスタに代えて厚いゲー
ト絶縁膜を有するＮチャンネルＭＯＳ型トランジスタを
用いたものに相当する。保護素子２０としてのトランジ
スタは、図５のトランジスタをＮチャンネル型式にした
ものに相当し、図８（Ｃ）に示すようにゲートをドレイ
ンに接続した状態で使用される。
【００４６】図８（Ｃ）の回路において、保護素子２０
としてのトランジスタは、被保護回路１６の通常の動作
時にはオフ状態であり、入力端子１０に過大入力が加わ
ると、オン状態となる。従って、図８（Ｃ）の回路の動
作は、図８（Ｂ）の回路と実質的に同様である。なお、
図８（Ｃ）の回路において、保護素子２２として図８
（Ａ）の回路と同様にＰチャンネルＭＯＳ型トランジス
タを用いてもよい。
としてのトランジスタは、被保護回路１６の通常の動作
時にはオフ状態であり、入力端子１０に過大入力が加わ
ると、オン状態となる。従って、図８（Ｃ）の回路の動
作は、図８（Ｂ）の回路と実質的に同様である。なお、
図８（Ｃ）の回路において、保護素子２２として図８
（Ａ）の回路と同様にＰチャンネルＭＯＳ型トランジス
タを用いてもよい。
【００４７】この発明は、上記した実施形態に限定され
るものではなく、種々の改変形態で実施可能なものであ
る。例えば、次のような変更が可能である。
るものではなく、種々の改変形態で実施可能なものであ
る。例えば、次のような変更が可能である。
【００４８】（１）図１の回路において、図１０で示し
たと同様にトランジスタ１８を追加接続してもよく、そ
の際にこの発明の直列接続の思想を適用してもよい。入
力抵抗１４は、場合によっては省略することもできる。
たと同様にトランジスタ１８を追加接続してもよく、そ
の際にこの発明の直列接続の思想を適用してもよい。入
力抵抗１４は、場合によっては省略することもできる。
【００４９】（２）図９の構成において、半導体基板４
０及び絶縁膜４２の組合せを用いる代りにエピタキシャ
ル成長可能なサファイア等の絶縁性基板を用いてもよ
い。また、図９の基板上の半導体層又は絶縁性基板上の
半導体層には、図２（Ａ）〜（Ｃ）の回路をＩＣ化する
ようにしてもよい。
０及び絶縁膜４２の組合せを用いる代りにエピタキシャ
ル成長可能なサファイア等の絶縁性基板を用いてもよ
い。また、図９の基板上の半導体層又は絶縁性基板上の
半導体層には、図２（Ａ）〜（Ｃ）の回路をＩＣ化する
ようにしてもよい。
【００５０】（３）素子間分離方式としては、ＰＮ接合
分離方式に限らず、誘電体分離方式を採用してもよい。
分離方式に限らず、誘電体分離方式を採用してもよい。
【００５１】
【発明の効果】以上のように、この発明によれば、入力
端子と一方の電源ラインとの間に複数の保護素子を直列
接続したので、入力端子に近い方の保護素子が破壊され
ても他の保護素子が破壊されない限り保護機能を維持す
ることができ、高信頼のＩＣを実現できる効果が得られ
るものである。
端子と一方の電源ラインとの間に複数の保護素子を直列
接続したので、入力端子に近い方の保護素子が破壊され
ても他の保護素子が破壊されない限り保護機能を維持す
ることができ、高信頼のＩＣを実現できる効果が得られ
るものである。
【図１】 この発明に係る入力保護回路を示す回路図で
ある。
ある。
【図２】 図１の回路で使用可能な保護素子回路の異な
る例を示す回路図である。
る例を示す回路図である。
【図３】 図２（Ａ）の回路をＩＣ化した例を示す基板
断面図である。
断面図である。
【図４】 薄いゲート絶縁膜を有する保護素子用のＭＯ
Ｓ型トランジスタを示す基板断面図である。
Ｓ型トランジスタを示す基板断面図である。
【図５】 厚いゲート絶縁膜を有する保護素子用のＭＯ
Ｓ型トランジスタを示す基板断面図である。
Ｓ型トランジスタを示す基板断面図である。
【図６】 保護素子用のラテラルバイポーラトランジス
タを示す基板断面図である。
タを示す基板断面図である。
【図７】 保護素子用のＰＮ接合ダイオードを示す基板
断面図である。
断面図である。
【図８】 図１の回路で使用可能な保護素子回路の他の
例を示す回路図である。
例を示す回路図である。
【図９】 図８（Ａ）の回路をＩＣ化した例を示す基板
断面図である。
断面図である。
【図１０】 従来の入力保護回路を示す回路図である。
【図１１】 図１０の回路で用いられるＮチャンネルＭ
ＯＳ型トランジスタを示す基板断面図である。
ＯＳ型トランジスタを示す基板断面図である。
１０：入力端子、１６：被保護回路、２０，２２：保護
素子、３０，４０：半導体基板、３２，３４，４６，４
８：ウェル領域、４２：絶縁膜、４４：半導体層。
素子、３０，４０：半導体基板、３２，３４，４６，４
８：ウェル領域、４２：絶縁膜、４４：半導体層。
Claims (3)
- 【請求項１】入力端子と、 保護されるべき回路素子であって、前記入力端子を介し
て入力信号を受取るものと、 前記入力端子と一方の電源ラインとの間に直列接続され
た複数の保護素子とを備えた入力保護回路。 - 【請求項２】Ｐ型の半導体基板と、 この半導体基板の表面に形成されたＮ型のウェル領域
と、 前記半導体基板に設けられた入力端子と、 保護されるべき回路素子であって、前記半導体基板にお
いて前記ウェル領域外に形成されると共に前記入力端子
を介して入力信号を受取るものと、 前記ウェル領域に形成された第１の保護素子と、 前記半導体基板において前記ウェル領域外に形成された
第２の保護素子であって、前記入力端子と一方の電源ラ
インとの間に前記第１の保護素子と共に直列接続された
ものとを備えた入力保護回路。 - 【請求項３】少なくとも表面が絶縁性を有する基板と、 この基板の表面に形成された半導体層と、 前記基板に設けられた入力端子と、 保護されるべき回路素子であって、前記半導体層に形成
されると共に前記入力端子を介して入力信号を受取るも
のと、 前記半導体層に形成された第１及び第２の保護素子であ
って、前記入力端子と一方の電源ラインとの間に直列接
続されたものとを備えた入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8202974A JPH1032260A (ja) | 1996-07-12 | 1996-07-12 | 入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8202974A JPH1032260A (ja) | 1996-07-12 | 1996-07-12 | 入力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1032260A true JPH1032260A (ja) | 1998-02-03 |
Family
ID=16466247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8202974A Pending JPH1032260A (ja) | 1996-07-12 | 1996-07-12 | 入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1032260A (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000045436A (ko) * | 1998-12-30 | 2000-07-15 | 김영환 | 반도체소자 |
| WO2000067323A1 (en) * | 1999-04-28 | 2000-11-09 | Hitachi, Ltd. | Integrated circuit with protection against electrostatic damage |
| JP2001339044A (ja) * | 2000-05-26 | 2001-12-07 | Mitsumi Electric Co Ltd | 半導体装置の静電保護回路 |
| JP2002124580A (ja) * | 2000-10-18 | 2002-04-26 | Yamaha Corp | 入力保護回路 |
| JP2003100877A (ja) * | 2001-09-21 | 2003-04-04 | Yamaha Corp | 入力保護回路 |
| US6617828B2 (en) * | 2000-07-03 | 2003-09-09 | Texas Instruments Incorporated | Circuit assembly for doubling the voltage of a battery |
| JP2007288210A (ja) * | 2007-06-18 | 2007-11-01 | Renesas Technology Corp | 半導体集積回路 |
| JP2008236119A (ja) * | 2007-03-19 | 2008-10-02 | Nec Electronics Corp | 半導体装置 |
| JP2010232572A (ja) * | 2009-03-30 | 2010-10-14 | New Japan Radio Co Ltd | 半導体静電保護装置 |
| JP2011103474A (ja) * | 2010-12-20 | 2011-05-26 | Mitsumi Electric Co Ltd | 半導体装置 |
| JP2011124285A (ja) * | 2009-12-08 | 2011-06-23 | Renesas Electronics Corp | 半導体装置 |
| JP2014036186A (ja) * | 2012-08-10 | 2014-02-24 | Tokai Rika Co Ltd | Ｅｓｄ保護素子構造 |
| JP2014045004A (ja) * | 2012-08-24 | 2014-03-13 | Samsung Electro-Mechanics Co Ltd | Ｅｓｄ保護回路及び電子機器 |
| JP2014056972A (ja) * | 2012-09-13 | 2014-03-27 | Ricoh Co Ltd | 静電破壊保護回路及び半導体集積回路 |
-
1996
- 1996-07-12 JP JP8202974A patent/JPH1032260A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000045436A (ko) * | 1998-12-30 | 2000-07-15 | 김영환 | 반도체소자 |
| US7420790B2 (en) | 1999-04-28 | 2008-09-02 | Renesas Technology Corporation | Integrated circuit with protection against electrostatic damage |
| WO2000067323A1 (en) * | 1999-04-28 | 2000-11-09 | Hitachi, Ltd. | Integrated circuit with protection against electrostatic damage |
| US6999290B1 (en) | 1999-04-28 | 2006-02-14 | Hitachi, Ltd. | Integrated circuit with protection against electrostatic damage |
| JP2001339044A (ja) * | 2000-05-26 | 2001-12-07 | Mitsumi Electric Co Ltd | 半導体装置の静電保護回路 |
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