JP2014036186A

JP2014036186A - Ｅｓｄ保護素子構造

Info

Publication number: JP2014036186A
Application number: JP2012177931A
Authority: JP
Inventors: Kazuya Adachi; 和也足立
Original assignee: Tokai Rika Co Ltd
Current assignee: Tokai Rika Co Ltd
Priority date: 2012-08-10
Filing date: 2012-08-10
Publication date: 2014-02-24

Abstract

【課題】内部回路と同じ素子構造が可能で、回路保護能力に優れるＥＳＤ保護素子構造を提供する。
【解決手段】半導体基板５０上に形成されたウェル領域１１と、ウェル領域１１内に形成されたソース領域１２、ドレイン領域１３、及びバックゲート領域１４と、ソース領域１２とドレイン領域１３の間に絶縁膜１５を介して設けられたゲート領域１６と、ソース領域１２、ゲート領域１６、及びバックゲート領域１４が互いに接続されて高電位側に接続される第１電極１７と、ドレイン領域１３が低電位側に接続される第２電極１８と、を有してＥＳＤ保護素子構造１を構成する。
【選択図】図１

Description

本発明は、ＥＳＤ(Electro-Static Discharge)保護素子構造に関し、特に、高電圧ＣＭＯＳ用のＥＳＤ保護素子構造に関する。

従来の技術として、高電圧用のＥＳＤ保護素子構造の保護デバイスが提案されている。この保護デバイスは、半導体基板に形成されるソース領域と、半導体基板に形成されるドレイン領域と、ソース領域からドレイン領域へ伸びる半導体基板上の厚い酸化物層とを有する構成とされている（例えば、特許文献１参照）。

この特許文献１の保護デバイスは、ｎＭＯＳのゲート部分をＬＯＣＯＳ酸化膜の上に引き出してゲート膜を厚くすることで、高耐圧のＥＳＤ保護素子としている。ソース領域、ゲートをグランド（ＧＮＤ）へ接続し、ドレイン領域を高電位側に接続することでＥＳＤ保護素子として使用できるとされている。

特開平８―３２１５６０号公報

しかし、従来のＥＳＤ保護素子構造は、ソース領域とゲートが同電位（ＧＮＤ）に接続されているので、ウェル領域の濃度を低くせざるを得ず、これにより電流能力が低下することで、回路保護能力も低下するという問題があった。

本発明の目的は、内部回路と同じ素子構造が可能で、回路保護能力に優れるＥＳＤ保護素子構造を提供することにある。

［１］本発明は、上記目的を達成するために、半導体基板上に形成されたウェル領域と、前記ウェル領域内に形成されたソース領域、ドレイン領域、及びバックゲート領域と、前記ソース領域と前記ドレイン領域の間に絶縁膜を介して設けられたゲート領域と、前記ソース領域、前記ゲート領域、及び前記バックゲート領域が互いに接続されて高電位側に接続される第１電極と、前記ドレイン領域が低電位側に接続される第２電極と、を有することを特徴とするＥＳＤ保護素子構造を提供する。

［２］前記ドレイン領域は、前記ソース領域に比べて大きく形成されていることを特徴とする上記［１］に記載のＥＳＤ保護素子構造であってもよい。

［３］また、上記［１］又は［２］に記載のＥＳＤ保護素子構造が複数段数接続されて形成されたことを特徴とするＥＳＤ保護素子構造であってもよい。

本発明によれば、内部回路と同じ素子構造が可能で、回路保護能力に優れるＥＳＤ保護素子構造を提供することができる。

図１は、本発明の第１の実施の形態に係るＥＳＤ保護素子構造の断面の状態の一例を示す断面図である。図２は、図１におけるＥＳＤ保護素子の接続状態を示す回路図である。図３は、本発明の第２の実施の形態に係るＥＳＤ保護素子構造の断面の状態の一例を示す断面図である。図４は、図３におけるＥＳＤ保護素子の接続状態を示す回路図である。図５は、ＩＣ上へＥＳＤ保護素子を配置する一例を示すブロック構成図である。

（ＥＳＤ保護素子構造）
図１は、本発明の第１の実施の形態に係るＥＳＤ保護素子構造の断面の状態の一例を示す断面図である。

本発明の第１の実施の形態に係るＥＳＤ保護素子構造１は、半導体基板５０上に形成されたウェル領域１１と、ウェル領域１１内に形成されたソース領域１２、ドレイン領域１３、及びバックゲート領域１４と、ソース領域１２とドレイン領域１３の間に絶縁膜１５を介して設けられたゲート領域１６と、ソース領域１２、ゲート領域１６、及びバックゲート領域１４が互いに接続されて高電位側に接続される第１電極１７と、ドレイン領域１３が低電位側に接続される第２電極１８と、を有して概略構成されている。

上記のソース領域１２、ドレイン領域１３、バックゲート領域１４、ゲート領域１６等から構成されるＥＳＤ保護素子１０は、ＳＴＩ(Shallow Trench Isolation)等のＰ型素子分離部６０により、隣接するＥＳＤ保護素子２０等から素子分離されている。

隣接するＥＳＤ保護素子２０は、ＥＳＤ保護素子１０と同様に、半導体基板５０上に形成されたウェル領域２１と、ウェル領域２１内に形成されたソース領域２２、ドレイン領域２３、及びバックゲート領域２４と、ソース領域２２とドレイン領域２３の間に絶縁膜２５を介して設けられたゲート領域２６と、ソース領域２２、ゲート領域２６、及びバックゲート領域２４が互いに接続されて高電位側に接続される第１電極２７と、ドレイン領域２３が低電位側に接続される第２電極２８と、を有して概略構成されている。

半導体基板５０は、Ｐ型半導体基板であり、上記のＥＳＤ保護素子構造１が形成されると共に、同一基板上に、内部回路を形成することができる。この内部回路は、ＥＳＤ保護素子構造１によりサージ電流から保護される対象となる回路であり、種々の機能回路が形成された高電圧ＣＭＯＳ回路である。

ウェル領域１１は、半導体基板（Ｐ型半導体基板）５０上に形成されるＮ型ウェル領域である。このウェル領域１１は、Ｐ（リン）等のイオン打込み、アニールにより、不純物濃度が１×１０^{１７〜１８}/ｃｍ^３になるように形成されている。なお、ウェル領域１１の不純物濃度は、内部回路で使用されるウェル領域の不純物濃度と同じであり、内部回路と同じ工程で形成することが可能である。

ソース領域１２は、Ｂ（ボロン）等のイオン打込み、アニールにより、不純物濃度が１×１０^{１９〜２０}/ｃｍ^３になるように形成されている。

ドレイン領域１３は、Ｂ（ボロン）等のイオン打込み、アニールにより、不純物濃度が１×１０^{１９〜２０}/ｃｍ^３になるように形成されている。なお、ドレイン領域１３は、ソース領域１２に比べて素子面積が大きく形成されており、例えば、図１で示す断面において、ソース領域１２の幅Ｗ１に対してドレイン領域１３の幅Ｗ２は、１．５倍とされている。これにより、ソース領域１２及びバックゲート領域１４から流れてくる電流が集中するブレークダウンポイントの面積を確保することができ、回路保護能力を担保することが可能となる。

バックゲート領域１４は、Ｐ（リン）等のイオン打込み、アニールにより、不純物濃度が１×１０^{２０〜２１}/ｃｍ^３になるように形成されている。

ゲート領域１６は、ソース領域２２とドレイン領域２３の間にＳｉＯ_２等の絶縁膜２５を介して設けられている。

第１電極１７は、ソース領域１２、ゲート領域１６、及びバックゲート領域１４が互いに接続されて高電位側に接続される、アルミニウム等の金属を使用したアルミ配線により形成されている。

第２電極１８は、ドレイン領域１３が低電位側に接続される、アルミニウム等の金属を使用したアルミ配線により形成されている。

図２は、図１におけるＥＳＤ保護素子の接続状態を示す回路図である。ＥＳＤ保護素子１０とＥＳＤ保護素子２０は、それぞれ等価的にダイオードＤ１、Ｄ２として機能する。第１の実施の形態では、Ｄ１、Ｄ２が同じ向きに直列に接続されている。

（ＥＳＤ保護素子の動作）
ＥＳＤ保護素子の動作を、図１のＥＳＤ保護素子１０の部分で説明する。図１において、ゲート領域１６の下部付近のウェル領域１１とドレイン領域１３との間でＰＮ接合部が形成されている。高電位側に接続される第１電極１７にサージ電圧が印加されると、バックゲート領域１４からウェル領域１１を介してドレイン領域１３にサージ電圧が印加される。また、ソース領域１２からウェル領域１１を介してドレイン領域１３にサージ電圧が印加される。

ここで、上記したゲート領域１６の下部付近のウェル領域１１とドレイン領域１３との間のＰＮ接合部は、大量の不純物がドーピングされ、Ｐチャネルの価電子帯からＮチャネルの伝導帯へ電子が移動しやすくなっている。この現象はトンネル効果によるもので、原子モデルでは共有結合のイオン化に該当する。このように降伏電圧が大幅に低くなるように設計されていることから、ある一定の電圧（降伏電圧もしくはツェナー電圧という）を上回ると、アバランシェ降伏現象により、急激に電流が流れるツェナーダイオードとして機能する。

なお、本発明の実施の形態では、ウェル領域１１の不純物濃度を従来技術で説明したように濃度低下させる必要がなく、通常のＣＭＯＳプロセスで使用される不純物濃度とすることができる。これにより、上記示したＰＮ接合部の不純物濃度を高く保つことができる。

図１、図２に示したように、第１の実施の形態では、ダイオードを同じ向きに直列に接続する。例えば、１個のダイオードが耐圧１０Ｖとし、目標耐圧が４０Ｖの場合は、４個直列にダイオードを接続する構成にすることで、目標とする逆方向耐圧が達成できる。一般に、本実施の形態に係るＥＳＤ保護素子構造を目標段数だけ直列に接続して形成することにより、目標とする逆方向耐圧が達成できる。

[本発明の第２の実施の形態]
図３は、本発明の第２の実施の形態に係るＥＳＤ保護素子構造の断面の状態の一例を示す断面図である。

ＥＳＤ保護素子構造１は、第１の実施の形態と同様に、半導体基板５０上に形成されたウェル領域１１と、ウェル領域１１内に形成されたソース領域１２、ドレイン領域１３、及びバックゲート領域１４と、ソース領域１２とドレイン領域１３の間に絶縁膜１５を介して設けられたゲート領域１６と、ソース領域１２、ゲート領域１６、及びバックゲート領域１４が互いに接続されて高電位側に接続される第１電極１７と、ドレイン領域１３が低電位側に接続される第２電極１８と、を有して概略構成されている。ソース領域１２、ドレイン領域１３、バックゲート領域１４、ゲート領域１６等の不純物濃度等は第１の実施の形態と同じであるので説明を省略する。

図３に示すように、ＥＳＤ保護素子１０の第２電極１８とＥＳＤ保護素子３０の第２電極３８が接続されている。すなわち、第２の実施の形態では、ＥＳＤ保護素子１０と同じ構成の回路（ダイオード）が逆方向に直列に接続された構成とされている。

図４は、図３におけるＥＳＤ保護素子の接続状態を示す回路図である。第２の実施の形態では、図３、図４に示すように、第１の実施の形態で示されたダイオードＤ１と同じ構成のダイオードＤ３が、逆方向に直列に接続された構成とされている。この接続は双方向接続とされていることから、どちらからのサージ電流に対してもＥＳＤ保護素子として機能する。

（ＩＣとの一体化構造）
図５は、ＩＣ４００上へＥＳＤ保護素子を配置する一例を示すブロック構成図である。例えば、ＩＣ４００は、内部回路４０１と、電源電圧Ｖｃｃのラインから入るサージ電流をグランドＧＮＤへ流して内部回路４０１を保護するダイオードＤ４と、信号入力ＩＮのラインから入るサージ電流をグランドＧＮＤへ流して内部回路４０１を保護するダイオードＤ５、さらに、電源電圧ＶｃｃとＩＮの間に入るサージに対しても内部回路４０１を保護するダイオードＤ６から構成される。このダイオードＤ４、Ｄ５及びダイオードＤ６は、同一基板上に、内部回路４０１と同一の半導体製造工程により形成することが可能である。

また、図５で示したダイオードＤ４、Ｄ５又はダイオードＤ６に、第１の実施の形態で示した多段積みのダイオードを使用することにより降伏電圧を増加させることが可能となるので、サージ保護能力を向上させることができる。

また、図５で示したダイオードＤ４、Ｄ５又はダイオードＤ６に、第２の実施の形態で示した双方向接続のダイオードを使用することによりどちらからのサージ電流に対してもサージ保護機能を付与できるので、サージ保護能力を向上させることができる。

（本発明の実施の形態の効果）
本発明の実施の形態によれば、次のような効果を有する。
（１）本発明の実施の形態に係るＥＳＤ保護素子構造１では、ウェル領域の不純物濃度を従来技術で説明したように濃度低下させる必要がなく、通常のＣＭＯＳプロセスで使用される不純物濃度とすることができる。これにより、上記示したＰＮ接合部の不純物濃度を高く保つことができると共に、ＥＳＤ保護素子の降伏後の電流能力向上が見込める。
（２）本発明の実施の形態に係るＥＳＤ保護素子、すなわち、ダイオードを同じ向きに目標段数だけ直列に接続して形成することで、目標とする逆方向耐圧が達成でき、高電圧ＣＭＯＳ用のＥＳＤ保護素子構造が可能となる。また、ＥＳＤ保護素子の直列数を変えることで複数の保護帯域に合わせることができ、汎用性が高いＥＳＤ保護素子構造が可能となる。
（３）本発明の実施の形態に係るＥＳＤ保護素子構造１では、内部回路と同じ構造のＣＭＯＳプロセスを利用できるため、専用工程を増やす必要がなく、工数削減、コスト低減に繋がるという効果を有する。
（４）本発明の実施の形態では、ドレイン領域をソース領域に比べて素子面積が大きくなるように形成している。例えば、図１で示す断面において、ソース領域１２の幅に対してドレイン領域１３の幅は、１．５倍とされている。これにより、ソース領域及びバックゲート領域から流れてくる電流が集中するブレークダウンポイントの面積を確保することができ、回路保護能力を担保することが可能となる。
（５）本発明の実施の形態に係るＥＳＤ保護素子構造１では、内部回路と同じ構造のＣＭＯＳプロセスを利用できるため、内部回路４０１とＥＳＤ保護素子を同一の半導体基板上に形成することが可能である。また、ＥＳＤ保護素子を双方向接続したものとすることにより、どちらからのサージ電流に対してもサージ保護機能を発揮させることが可能となる。

１…ＥＳＤ保護素子構造
１０、２０、３０…ＥＳＤ保護素子
１１、２１，１３…ウェル領域
１２、２２、３２…ソース領域
１３、２３，３３…ドレイン領域
１４，２４，３４…バックゲート領域
１５、２５，３５…絶縁膜
１６、２６，３６…ゲート領域
１７、２７、３７…第１電極
１８、２８、３８…第２電極
５０…半導体基板
６０…Ｐ型素子分離部
４００…ＩＣ
４０１…内部回路
Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６…ダイオード

Claims

半導体基板上に形成されたウェル領域と、
前記ウェル領域内に形成されたソース領域、ドレイン領域、及びバックゲート領域と、
前記ソース領域と前記ドレイン領域の間に絶縁膜を介して設けられたゲート領域と、
前記ソース領域、前記ゲート領域、及び前記バックゲート領域が互いに接続されて高電位側に接続される第１電極と、
前記ドレイン領域が低電位側に接続される第２電極と、
を有することを特徴とするＥＳＤ保護素子構造。
前記ドレイン領域は、前記ソース領域に比べて大きく形成されていることを特徴とする請求項１に記載のＥＳＤ保護素子構造。
請求項１又は２に記載のＥＳＤ保護素子構造が複数段数接続されて形成されたことを特徴とするＥＳＤ保護素子構造。