JP3415401B2 - 半導体集積回路装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＳＯＩ基板に内部
回路部を大電流から保護する入力保護回路部が形成され
た半導体集積回路装置及びその製造方法に関する。

【０００２】

【従来の技術】ＬＳＩの回路動作を高速化するため、拡
散層容量が比較的小さいＳＯＩ基板上に半導体素子を形
成する（以下ＳＯＩ構造）技術の導入が行われ始めてい
る。ＳＯＩ構造においては、配線−基板間の寄生容量や
拡散層容量等の低減による高速動作が可能な他、寄生バ
イポーラトランジスタのような能動的寄生効果を防止で
きるので、ラッチアップやソフトエラーのない半導体集
積回路を実現することができるという利点がある。

【０００３】しかし、ＳＯＩ構造では、素子が形成され
る半導体薄膜層に静電気等によって大電流が流れた場
合、半導体薄膜層の下に絶縁層があるため、電流を流し
にくい。このため、内部回路部と同一のプロセスで入力
保護回路部を形成した場合、集積回路素子が破壊されや
すいという問題があった。

【０００４】半導体薄膜層の下の絶縁層に穴開け加工等
を施して入力保護回路部を形成し、半導体基板に電流を
流す方法等が考案されているが、何れもプロセスが複雑
になるという欠点がある。

【０００５】

【発明が解決しようとする課題】以上説明したように、
ＳＯＩ構造からなる半導体集積回路装置は、耐圧が低く
回路素子が破壊されやすいという問題がある。また、特
別な加工を施して過電流から内部回路部を保護する方法
が提案されているが、プロセスが複雑になるという問題
がある。本発明の目的は、工程数を増加させることなく
耐圧の向上を図り、信頼性の向上を図り得る半導体集積
回路装置及びその製造方法を提供することにある。

【０００６】

【課題を解決するための手段】

［構成］ 本発明は、上記目的を達成するために以下のように構成
されている。 （１） 本発明（請求項１）の半導体集積回路装置は、
ＳＯＩ基板に、内部回路部への電源供給ラインに分岐し
て接続された入力保護回路部が形成された半導体集積回
路装置であって、前記内部回路部にはＣＭＯＳＦＥＴが
形成され、前記入力保護回路部にはダイオードが形成さ
れ、前記ダイオードは、前記ＳＯＩ基板の半導体層に形
成された第１導電型半導体層と、前記ＳＯＩ基板の半導
体層に該第１導電型半導体層を挟むよう形成された高濃
度第１導電型半導体層及び高濃度第２導電型半導体層と
を含んで構成され、前記第１導電型半導体層上には絶縁
膜を介して電極が形成され、前記電極は入力パッドに接
続されていることを特徴とする。

【０００７】なお、第１導電型及び第２導電型半導体と
は、ｐ型又はｎ型半導体のことである。そして、「第１
導電型半導体層を挟むよう前記半導体層に形成された高
濃度第１導電型半導体層と高濃度第２導電型半導体層と
を含んで構成」とは、ｎ⁺⁺／ｎ／ｐ⁺⁺、若しくはｎ⁺⁺／
ｐ／ｐ⁺⁺が半導体装置の表面に沿って形成された構造で
ある。

【０００８】前記電極は、フローティングである。前記
電極は、ＳＯＩ基板の半導体層に電気的に接続されてい
る。前記高濃度第１及び第２導電型半導体層は、前記電
極及び該電極の側部に形成された側壁絶縁膜を挟むよう
に、ＳＯＩ基板の半導体層に形成され、前記側壁絶縁膜
を下方に高濃度第１及び第２導電型半導体層より低濃度
且つ前記第１導電型半導体層より高濃度の第１及び第２
導電型半導体層が形成されている。

【０００９】前記高濃度第１導電型半導体層及び高濃度
第２導電型半導体層は、前記電極及び該電極の側部に形
成された絶縁膜を挟むように、ＳＯＩ基板の半導体層に
形成されている。 （２） 本発明（請求項２）の半導体集積回路装置は、
ＳＯＩ基板に、内部回路部への電源供給ラインに分岐し
て接続された入力保護回路部が形成された半導体集積回
路装置であって、前記内部回路部に形成されたＭＯＳト
ランジスタはＬＤＤ構造であり、前記入力保護回路部は
オフセット構造のｐＭＯＳトランジスタ及びｎＭＯＳト
ランジスタを具備し、前記ｐＭＯＳトランジスタのゲー
ト電極及びソース・ドレインの一方が電源に接続され、
前記ｐＭＯＳトランジスタのソース・ドレインの他方が
入力パッドに接続され、前記ｎＭＯＳトランジスタのゲ
ート電極及びソース・ドレインの一方が電源に接続さ
れ、前記ｎＭＯＳトランジスタの他方が入力パッド３１
に接続されていることを特徴とする。

【００１０】（４） 本発明（請求項４）の半導体集積
回路装置の製造方法は、ＳＯＩ基板に、内部回路部への
電源供給ラインに分岐して接続された入力保護回路部が
形成された半導体集積回路装置の製造方法であって、前
記内部回路部領域及び入力保護回路部領域のＳＯＩ基板
の半導体層上に、絶縁膜を介してＭＯＳトランジスタの
ゲート電極を形成する工程と、前記内部回路部領域の前
記ＳＯＩ基板の半導体層に対して、前記電極をマスクと
して選択的に不純物層を形成し、ＭＯＳトランジスタの
低濃度ドレインを形成する工程と、前記内部回路部領域
及び入力保護回路部領域に、ＭＯＳトランジスタの側壁
絶縁膜を形成する工程と、前記ＳＯＩ基板の半導体層に
対して、前記電極及び側壁絶縁膜をマスクとして選択的
に前記低濃度ドレインより不純物濃度が高い不純物層を
形成し、前記内部回路部領域及び入力保護回路部領域に
ＭＯＳトランジスタのソース・ドレインを形成する工程
とを含むことを特徴とする。

【００１１】［作用］本発明は、上記構成によって以下
の作用・効果を有する。内部回路部はＣＭＯＳトランジ
スタで構成されており、ＣＭＯＳトランジスタのゲート
電極形成時に、入力保護回路部領域にも電極を形成す
る。そして、ＣＭＯＳトランジスタのソース・ドレイン
形成時に、該電極をマスクとして不純物を拡散させるこ
とによって、自己整合的に前記高濃度第１及び第２半導
体層を形成することができる。従って、工程数を増加さ
せることなく半導体集積回路装置を形成することができ
る。

【００１２】また、入力保護回路部のダイオードの高濃
度領域を不純物濃度の低い半導体層で分離することによ
って、耐圧が高くなり、静電気等の大電流による素子の
破壊や劣化を抑制する。

【００１３】入力保護回路部のトランジスタは、内部回
路部のＬＤＤ構造からなるトランジスタと同時に形成す
ることができるので、プロセスの増加がない。入力保護
回路部のトランジスタをオフセット構造とすることで、
耐圧が高くなり、静電気等の大電流による素子の破壊や
劣化を抑制することができる。

【００１４】

【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。 ［第１実施形態］本実施形態の半導体集積回路装置は、
ＳＯＩ基板に、ＣＭＯＳＦＥＴで構成された内部回路部
への電源供給ラインに分岐して接続された入力保護回路
部が形成されている。そして、入力保護回路部を構成す
るダイオードを図１を参照して説明する。

【００１５】図１は本発明の第１実施形態に係わる入力
保護回路部のダイオードの構成を示す断面図である。先
ず、図１（ａ）のダイオードについて説明する。シリコ
ン基板１１，絶縁層１２及び半導体薄膜層１３からなる
ＳＯＩ基板１０の半導体薄膜層１３にｎ型薄膜層（第１
導電型半導体層）１３ａが形成され、ｎ型薄膜層を挟む
ようにｎ⁺⁺型シリコン層（高濃度第１導電型半導体層）
２１及びｐ⁺⁺型シリコン層（高濃度第２導電型半導体
層）２２が形成されている。ｎ型薄膜層１３ａ上に絶縁
膜２３を介してポリシリコン膜（電極）２４が形成され
ている。

【００１６】また、図１（ｂ）に示すように、ｎ型薄膜
層１３ａの代わりに、ｐ型薄膜層１３ｂを用いることも
可能である。このダイオードは、ｎ⁺⁺／ｎ／ｐ⁺⁺、また
はｎ⁺⁺／ｐ／ｐ⁺⁺の構造から形成されている。従って、
不純物濃度の高いｎ⁺⁺型領域２１とＰ⁺⁺型領域２２とが
直接接触することがなく、耐圧の高いダイオードとなっ
ている。

【００１７】このダイオードを用いた入力保護回路部の
構成を図２に示す。カソードが入力パッド３１に接続さ
れたダイオード３２のアノードは電源Ｖssに接続され、
アノードが入力パッド３１に接続されたダイオード３３
のカソードは電源Ｖddに接続されている。そして、ポリ
シリコン膜２３は、フローティングになっている（図２
（ａ））、若しくは入力パッドに接続されている（図２
（ｂ））。

【００１８】ポリシリコン膜２３をフローティング又は
入力パッド３１に接続すると、ポリシリコン膜２３を電
源Ｖdd，Ｖss等の固定電源に接続した場合に比べて、絶
縁膜が破壊されにくくなる。従って、ポリシリコン膜２
３は、フローティング、又は入力パッドと同電位にする
ことが好ましい。

【００１９】このダイオードの製造工程を図３の工程断
面図を用いて説明する。なお、以下の工程断面図では、
入力保護素子のダイオードと内部回路部のＭＯＳトラン
ジスタの製造工程を一緒に示している。

【００２０】先ず、フォトリソグラフイ技術を用いてＳ
ＯＩ基板１０の半導体薄膜層１３の所定領域を覆うレジ
ストパターンを形成し、レジストパターンをマスクとし
てＳＯＩ基板１０の半導体薄膜層１３にＡｓ，Ｐまたは
Ｓｂをイオン注入する。同様に、レジストパターンを剥
離した後、半導体薄膜層１３の所定領域を覆うレジスト
パターンをマスクとして半導体薄膜層１３にＢ，Ｃａ又
はＩｎをイオン注入する。レジストパターンを剥離した
後、熱拡散を行うことによって、図１（ａ）に示すよう
に、入力保護回路部と内部回路部の半導体層にそれぞれ
ｎ型薄膜層１３ａ、ｐ型薄膜層１３ｂを形成する。

【００２１】次いで、ｎ型薄膜層１３ａ及びｐ型薄膜層
１３ｂの表面に数１０ｎｍ程度の膜厚の酸化膜２３を形
成する。そして、全面にポリシリコン膜２４を堆積した
後、ポリシリコン膜２４及び酸化膜２３に対しパターニ
ングを行って電極を形成する。

【００２２】次いで、図３（ｂ）に示すように、フォト
リソグラフィ技術を用いて内部回路部のｎ型薄膜層１３
ａ、並びに入力保護回路部の所定領域を覆うレジストパ
ターン４１を形成し、このレジストパターン４１及び電
極２４をマスクとしてＢＦ₂をイオン注入し、ｎ⁺⁺型領
域２１を形成する。

【００２３】次いで、図３（ｃ）に示すように、ｐ型薄
膜層１３ｂ、並びに入力保護回路部の所定領域を覆うレ
ジストパターン４２を形成し、レジストパターン４２を
マスクとしてＡｓをイオン注入し、ｐ⁺⁺型領域２２を形
成する。

【００２４】次いで、レジストパターン４２を剥離した
後、アニールしてｎ⁺⁺型領域２１及びｐ⁺⁺型領域２２を
活性化することによって半導体集積回路装置が完成す
る。本実施形態によれば、ゲート電極をマスクとしてｎ
⁺⁺型領域及びｐ⁺⁺型領域を形成することによって、耐圧
の高いダイオードを形成することができる。

【００２５】また、ｎ⁺⁺型領域及びｐ⁺⁺型領域は、ポリ
シリコン膜２４をマスクとして用いることによって、ポ
リシリコン膜の下層はｎ型又はｐ型のままである。従っ
て、不純物濃度の高い領域が直接接することがないダイ
オードが、特別なプロセスを追加せずに製造することが
できる。

【００２６】［第２実施形態］本実施形態の半導体集積
回路装置は、第１実施形態と同様に、ＳＯＩ基板に、Ｃ
ＭＯＳＦＥＴで構成された内部回路部への電源供給ライ
ンに分岐して接続された入力保護回路部が形成されい
る。そして、入力保護回路部を構成するダイオードを図
４を参照して説明する。

【００２７】図４は、本発明の第２実施形態に係わる入
力保護回路部のダイオードの概略構成を示す図である。
本実施形態の特徴は、ポリシリコン膜２４とシリコン薄
膜層１３とが電気的に接続されていることである。

【００２８】ポリシリコン膜２４とシリコン薄膜層１３
とを電気的に接続するには、例えばポリシリコン膜２４
の側壁の一方に、導電性の膜を形成することで実現する
ことができる。

【００２９】本実施形態の場合、第１実施形態の効果に
加え、ゲート電極の電位がシリコン薄膜層と同電位に保
たれるため、ゲート絶縁膜の破壊が生じにくい。 ［第３実施形態］本実施形態の半導体集積回路装置は、
第１実施形態と同様に、ＳＯＩ基板に、ＣＭＯＳＦＥＴ
で構成された内部回路部への電源供給ラインに分岐して
接続された入力保護回路部が形成されいる。そして、入
力保護回路部を構成するダイオードを図５を参照して説
明する。

【００３０】図５は、本発明の第３実施形態に係わる半
導体集積回路装置の構成を示す断面図である。本実施形
態の特徴は、ポリシリコン膜２４の側面に側壁絶縁膜２
５が形成され、側壁絶縁膜２５の下部の薄膜半導体層１
３に不純物濃度の低いｎ⁺ 型拡散層２７又はｐ⁺ 型拡散
層２８が形成されている（以下ＬＤＤ構造）ことであ
る。

【００３１】ＳＯＩ基板に形成されたトランジスタは、
バルク基板に形成されたＭＯＳトランジスタに比べ、不
純物濃度が高い。従って、内部回路部のＭＯＳトランジ
スタと同時に形成されたダイオードの不純物層も高くな
り、耐圧が低くなる。そこで、本実施形態では、ＬＤＤ
構造をとることにより、第１実施形態のダイオードより
も一層耐圧性が高くなる。

【００３２】このダイオードの製造工程を図６，７の工
程断面図を参照しながら説明する。先ず、第１実施形態
と同様に、入力保護回路部と内部回路部とにそれぞれｎ
型薄膜層１３ａ、ｐ型薄膜層１３ｂを形成する。次に、
酸化膜２３上にポリシリコン膜２４が積層された電極を
形成する（図６（ａ））。

【００３３】次いで、図６（ｂ）に示すように、フォト
リソグラフィ技術を用いて内部回路部のｎ型薄膜層１３
ａ及び入力保護回路部の所定領域を覆うレジストパター
ン４３を形成し、このレジストパターン４３をマスクと
してＢＦ₂ をイオン注入し、ｎ⁺ 型領域２７を形成す
る。

【００３４】次いで、図６（ｃ）に示すように、フォト
リソグラフィ技術を用いて内部回路部のｐ型薄膜層１３
ｂ、及び入力保護回路部の所定領域を覆うレジストパタ
ーン４４を形成し、レジストパターン４４をマスクとし
てＡｓをイオン注入し、ｐ⁺型領域２８を形成する。

【００３５】次いで、図７（ｄ）に示すように、ＣＶＤ
法等によりシリコン窒化膜を堆積した後、シリコン窒化
膜をＲＩＥ法を用いてエッチングすることによって側壁
絶縁膜２５を形成する。

【００３６】次いで、図７（ｅ）に示すように、フォト
リソグラフィ技術を用いて内部回路部のｎ型薄膜層１３
ａ、及び入力保護回路部の所定領域の表面にレジストパ
ターン４５を形成し、レジストパターン４５，ポリシリ
コン膜２４及び側壁絶縁膜２５をマスクとしてＢＦ₂ を
イオン注入し、ｎ⁺⁺型領域２１を形成する。

【００３７】同様に、図７（ｆ）に示すように、内部回
路部のｐ型薄膜層１３ｂ、及び入力保護回路部の所定領
域の表面にレジストパターン４６を形成し、レジストパ
ターン４６，ポリシリコン膜２４及び側壁絶縁膜２５を
マスクとしてＡｓをイオン注入し、ｐ⁺⁺型領域２２を形
成する。

【００３８】そして、レジストパターン４６を剥離した
後、アニールすることによって、ｎ⁺ 型領域２７，^p+
型領域２８，ｎ⁺⁺型薄膜層２１及びｐ⁺⁺型薄膜層２２を
活性化させる。

【００３９】本実施形態によれば、入力保護回路部のダ
イオードをＬＤＤ構造とすることにより、第１及び第２
実施形態の入力保護回路部に比べ、耐圧が高くなる。 ［第４実施形態］本実施形態の半導体集積回路装置は、
第１実施形態と同様に、ＳＯＩ基板に、ＣＭＯＳＦＥＴ
で構成された内部回路部への電源供給ラインに分岐して
接続された入力保護回路部が形成されいる。そして、入
力保護回路部を構成するダイオードを図８を参照して説
明する。

【００４０】図８は、本発明の第４実施形態に係わる半
導体集積回路装置の入力保護回路部のダイオードの構成
を示す断面図である。本実施形態の特徴は、ポリシリコ
ン膜の両側に側壁絶縁膜２５が形成され、側壁絶縁膜の
下方はｎ型薄膜層１３ａであり、ｎ⁺⁺型領域２１及びｐ
⁺⁺型領域２２が、ポリシリコン膜２４及び側壁絶縁膜２
５を挟むように形成されていることである。

【００４１】本実施形態の半導体集積回路装置の製造方
法を図９，１０の工程断面図を参照して説明する。先
ず、第１実施形態と同様に、ｎ型薄膜層１３ａ、ｐ型薄
膜層１３ｂを形成する。次に、ｎ型薄膜層１３ａ及びｐ
型薄膜層１３ｂの表面に酸化膜２３上にポリシリコン膜
２４が積層された電極を形成する（図９（ａ））。

【００４２】次いで、図９（ｂ）に示すように、フォト
リソグラフィ技術を用いて内部回路部のｎ型薄膜層１３
ａ及び入力保護回路部を覆うレジストパターン４７を形
成し、このレジストパターン４７をマスクとしてＢＦ₂
をイオン注入し、内部回路部のｐ型薄膜層１３ｂの表面
にｎ⁺ 型領域２７を形成する。

【００４３】次いで、図９（ｃ）に示すように、フォト
リソグラフィ技術を用いて内部回路部のｐ型薄膜層１３
ｂ、及び入力保護回路部の全面を覆うレジストパターン
４８を形成し、レジストパターン４８をマスクとしてＡ
ｓをイオン注入し、内部回路部のｎ型薄膜層１３ａの表
面にｐ⁺ 型領域２８を形成する。

【００４４】次いで、図１０（ｄ）に示すように、ＣＶ
Ｄ法等によりシリコン窒化膜を堆積した後、シリコン窒
化膜をＲＩＥ法を用いてエッチングすることによって側
壁絶縁膜２５を形成する。

【００４５】次いで、図１０（ｅ）に示すように、フォ
トリソグラフィ技術を用いて内部回路部のｎ型薄膜層１
３ａ及び入力保護回路部の所定領域を覆うレジストパタ
ーン４９を形成し、レジストをマスクとしてＡｓをイオ
ン注入し、ｎ⁺⁺型領域２１を形成する。

【００４６】同様に、図１０（ｆ）に示すように、内部
回路部のｐ型薄膜層１３ｂ及び入力保護回路部の所定領
域を覆うレジストパターン５０を形成し、レジストパタ
ーン５０をマスクとしてＢＦ₂ をイオン注入し、ｐ⁺⁺型
領域２２を形成する。

【００４７】そして、レジストパターン５０を剥離した
後、アニールすることによって、ｎ⁺ 型領域２７，ｐ⁺
型領域２８，ｎ⁺⁺型領域２１及びｐ⁺⁺型領域２２を活性
化させる。

【００４８】また、耐圧が問題となるのは、異なる導電
性の領域が接する領域であるので、図１１に示すよう
に、ポリシリコン膜２４の片側、すなわちｎ型薄膜層１
３ａと導電性の異なる側のみ側壁絶縁膜２５を形成して
も良い。

【００４９】［第５実施形態］本実施形態の半導体集積
回路装置は、ＳＯＩ基板に、ＬＤＤ構造で構成されたト
ランジスタを有する内部回路部への電源供給ラインに入
力保護回路部が接続されている。そして、内部回路部を
構成するダイオードを図１２を参照して説明する。

【００５０】図１２は、本発明の第５実施形態に係わる
半導体集積回路装置の入力保護素子用のトランジスタの
構成を示す断面図である。このトランジスタの特徴は、
オフセット構造をとっていることである。

【００５１】オフセット構造のトランジスタは、ゲート
とソース、又はゲートとドレインとの距離が離れている
ため、ＳＯＩ構造で問題となるゲートとドレインとの
間、又はゲートとソースとの間の耐圧を高くすることが
でき、入力パッドに高電圧が与えられても破壊されにく
い。

【００５２】図１３に入力保護回路部の回路図を示す。
図１３（ａ）に示すように、ｐチャネルトランジスタ３
６のゲート電極及びソース・ドレインの一方が電源Ｖss
に接続され、他方が入力パッドに接続されている。ま
た、ｎチャネルトランジスタ３７のゲート電極及びソー
ス・ドレインの一方が電源Ｖddに接続され、他方が入力
パッド３１に接続されている。また、入力パッドは、保
護抵抗３４を介して内部回路部３５に接続されている。

【００５３】また、図１３（ｂ）に示すように、ゲート
電極を入力パッド３１に接続しても良い。この半導体集
積回路装置の製造方法を図１４の工程断面図を参照して
説明する。

【００５４】先ず、第４実施形態と同様に、ＳＯＩ基板
１０の薄膜層にｎ型薄膜層１３ａとｐ型薄膜層１３ｂと
を形成する。次に、ｎ型薄膜層１３ａ及びｐ型薄膜層１
３ｂの表面に酸化膜２３上にリシリコン膜２４が積層さ
れた電極を形成する。次に、内部回路部にｎ⁺ 型領域２
７及びｐ⁺ 型領域２８を形成する。そして、電極の側壁
に側壁絶縁膜２５を形成する（図１２ａ）。

【００５５】次いで、図１２（ｂ）に示すように、フォ
トリソグラフィ技術を用いて、内部回路部及び周辺回路
部のｎ型薄膜層１３ａを覆うレジストパターン５１を形
成し、レジストパターン５１，ポリシリコン膜２４及び
側壁絶縁膜２５をマスクとしてＢＦ₂ をイオン注入し、
ｎ⁺⁺型領域２１を形成する。

【００５６】次いで、図１４（ｃ）に示すように、レジ
ストパターン５１を剥離した後、内部回路部及び周辺回
路部のｐ型薄膜層１３ｂを覆うレジストパターン５２を
形成し、レジストパターン５２をマスクとしてＡｓをイ
オン注入し、ｐ⁺⁺型領域２２を形成する。

【００５７】そして、レジストパターン５２を剥離した
後、アニールすることによって、ｎ⁺ 型領域２７，ｐ⁺
型領域２８，ｎ⁺⁺型領域２１及びｐ⁺⁺型領域２２を活性
化させる。

【００５８】本実施形態によれば、入力保護回路部のト
ランジスタをオフセット構造とすることによって、ＳＯ
Ｉ基板にの特別な加工を行うことなく、耐圧を向上させ
ることができる。

【００５９】また、内部回路部は、ＬＤＤ構造のトラン
ジスタで構成されているので、特別なプロセスを追加せ
ずに製造することができる。なお、本発明は、上記実施
形態に限定されるものではなく、その要旨を逸脱しない
範囲で、種々変形して実施することが可能である。

【００６０】

【発明の効果】以上説明したように本発明によれば、入
力保護回路部の素子は、内部回路部のＣＭＯＳトランジ
スタ、又はＬＤＤ構造のトランジスタの製造と同時に製
造され、内部回路部内のダイオード、又はトランジスタ
が耐圧性の高い構造となっているので、工程数を増加さ
せることなく耐圧性の向上が図られ、信頼性の高い半導
体集積回路装置を提供することができる。

【図面の簡単な説明】

【図１】第１実施形態に係わる半導体集積回路装置の入
力保護回路部のダイオードの構成を示す断面図。

【図２】第１実施形態に係わる半導体集積回路装置の構
成を示す回路図。

【図３】第１実施形態に係わる半導体集積回路の製造工
程を示す工程断面図。

【図４】第２実施形態に係わる半導体集積回路のの入力
保護回路部のダイオードの概略構成を示す図。

【図５】第３実施形態に係わる半導体集積回路装置の入
力保護回路部のダイオードの構成を示す断面図。

【図６】第３実施形態に係わる半導体集積回路の製造工
程を示す工程断面図。

【図７】第３実施形態に係わる半導体集積回路の製造工
程を示す工程断面図。

【図８】第４実施形態に係わる半導体集積回路装置の入
力保護回路部のダイオードの構成を示す断面図。

【図９】第３実施形態に係わる半導体集積回路の製造工
程を示す工程断面図。

【図１０】第３実施形態に係わる半導体集積回路の製造
工程を示す工程断面図。

【図１１】第４実施形態に係わる半導体集積回路装置の
入力保護回路部のダイオードの構成を示す断面図。

【図１２】第５実施形態に係わる半導体集積回路装置の
入力保護回路部のトランジスタの構成を示す断面図。

【図１３】第５実施形態に係わる半導体集積回路装置の
構成を示す回路図。

【図１４】第５実施形態に係わる半導体集積回路の製造
工程を示す工程断面図

【符号の説明】

１０…ＳＯＩ基板 １１…支持基板 １２…絶縁層 １３…半導体薄膜層 １３ａ…ｎ型薄膜層 １３ｂ…ｐ型薄膜層 ２１…ｎ⁺⁺型領域 ２２…ｐ⁺⁺型領域 ２３…絶縁膜 ２４…ポリシリコン膜 ２５…側壁絶縁膜 ２７…ｎ⁺ 型領域 ２８…ｐ⁺ 型領域 ３１…入力パッド ３２，３３…ダイオード ３４…保護抵抗 ３５…内部回路部 ３６…ｐチャネルトランジスタ ３７…ｎチャネルトランジスタ ４１〜５２…レジストパターン

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 27/08 ３３１ 27/088 27/092 (56)参考文献 特開 平８−125030（ＪＰ，Ａ) 特開 平７−169918（ＪＰ，Ａ) 特開 平９−162302（ＪＰ，Ａ) 特開 平１−276766（ＪＰ，Ａ) 特開 平９−270492（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/786 H01L 21/336 H01L 21/822 H01L 21/8234 H01L 27/04 H01L 27/092

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】ＳＯＩ基板に、内部回路部への電源供給ラ
   インに分岐して接続された入力保護回路部が形成された
   半導体集積回路装置であって、 前記内部回路部にはＣＭＯＳＦＥＴが形成され、 前記入力保護回路部にはダイオードが形成され、 前記ダイオードは、前記ＳＯＩ基板の半導体層に形成さ
   れた第１導電型半導体層と、前記ＳＯＩ基板の半導体層
   に該第１導電型半導体層を挟むよう形成された高濃度第
   １導電型半導体層及び高濃度第２導電型半導体層とを含
   んで構成され、 前記第１導電型半導体層上には絶縁膜を介して電極が形
   成され、前記電極は入力パッドに接続されていることを
   特徴とする半導体集積回路装置。
2. 【請求項２】ＳＯＩ基板に、内部回路部への電源供給ラ
   インに分岐して接続された入力保護回路部が形成された
   半導体集積回路装置であって、 前記内部回路部に形成されたＭＯＳトランジスタはＬＤ
   Ｄ構造であり、前記入力保護回路部はオフセット構造のｐＭＯＳトラン
   ジスタ及びｎＭＯＳトランジスタを具備し、 前記ｐＭＯＳトランジスタのソース及びドレインの一方
   が第１の電源Ｖddに接続され、前記ｐＭＯＳトランジス
   タのゲート電極並びにソース及びドレインの他方が入力
   パッドに接続され、 前記ｎＭＯＳトランジスタのゲート電極及びソース及び
   ドレインの一方が第１の電源Ｖddと異なる第２の電源Ｖ
   ssに接続され、前記ｎＭＯＳトランジスタのゲート電極
   並びにソース及びドレインの他方が前記入力パッドに接
   続されている ことを特徴とする半導体集積回路装置。
3. 【請求項３】ＳＯＩ基板に、内部回路部への電源供給ラ
   インに分岐して接続された入力保護回路部が形成された
   半導体集積回路装置の製造方法であって、 前記内部回路部領域及び入力保護回路部領域のＳＯＩ基
   板の半導体層上に、絶縁膜を介してＭＯＳトランジスタ
   のゲート電極を形成する工程と、 前記内部回路部領域の前記ＳＯＩ基板の半導体層に対し
   て、前記電極をマスクとして選択的に不純物層を形成
   し、ＭＯＳトランジスタの低濃度ドレインを形成する工
   程と、 前記内部回路部領域及び入力保護回路部領域に、ＭＯＳ
   トランジスタの側壁絶縁膜を形成する工程と、 前記ＳＯＩ基板の半導体層に対して、前記電極及び側壁
   絶縁膜をマスクとして選択的に前記低濃度ドレインより
   不純物濃度が高い不純物層を形成し、前記内部回路部領
   域及び入力保護回路部領域にＭＯＳトランジスタのソー
   ス・ドレインを形成する工程とを含むことを特徴とする
   半導体集積回路装置の製造方法。