JP3188779B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に関するも
のである。なかんずく絶縁物上の半導体シリコン、即ち
ＳＯＩ（Silicon On Insulator) と呼ばれている半導体
装置に関する。以下、簡単のため絶縁物上の半導体シリ
コンをＳＯＩと呼ぶことにする。

【０００２】

【従来の技術】図２は、ＳＯＩウエハの断面構造を示
す。２１は厚い単結晶シリコン基板、２２は厚さ数百Å
〜数μｍのシリコン酸化膜ＳｉＯ₂ 、２３は厚さ数百Å
〜数μｍの薄い単結晶シリコン層である。ＳＯＩウエハ
では、トランジスタ、抵抗、容量等の電気素子を薄い単
結晶シリコン層２３に形成する。

【０００３】ところで本発明は厚い単結晶シリコン基板
２１上全面に層として形成された電気絶縁性物質上の半
導体単結晶シリコン上に、少なくとも相補型金属・絶縁
性半導体トランジスタ集積回路（相補型ＭＩＳトランジ
スタ）から形成される半導体装置に関するものである。
ＭＩＳトランジスタは、ゲート絶縁膜にシリコン酸化膜
に限らないある種の絶縁膜（例えばシリコン窒化膜単
層、シリコン窒化膜とシリコン酸化膜の多層等）が使用
された電界効果型トランジスタをいう。本発明の以下の
説明においては、ＭＩＳトランジスタの中で最も一般的
な金属・酸化膜・半導体トランジスタ（ＭＯＳトランジ
スタ）を例に挙げて説明していく。説明の中でＭＯＳト
ランジスタと説明していても、一般的にはＭＩＳトラン
ジスタについて述べているものである。

【０００４】図３は、ＳＯＩウエハに形成された従来の
相補型ＭＯＳ集積回路（以後、ＣＭＯＳＩＣと略す）の
一部の箇所の断面構造を示す。３１は単結晶シリコン基
板、３２は厚さ数百Å〜数μｍのシリコン酸化膜（以
下、ＢＯＸ（Buried Oxide: 埋め込み酸化膜の略) と略
す）、３３と３４はそれぞれＮ型ＭＯＳトランジスタの
ソースとドレイン、３５は多結晶シリコンから成るゲー
ト電極、３６はシリコン酸化膜からなるゲート絶縁膜、
３７は薄い濃度のＰ型不純物からなるＰウェルを示す。
Ｎ型ＭＯＳトランジスタはソース３３、ドレイン３４、
ゲート電極３５、ゲート絶縁膜３６、Ｐウェル３７から
形成されている。３８と３９はそれぞれＰ型ＭＯＳトラ
ンジスタのソースとドレイン、３１０は多結晶シリコン
からなるゲート電極、３１１はシリコン酸化膜からなる
ゲート絶縁膜、３１２は薄い濃度のＮ型不純物からなる
Ｎウェルを示す。Ｐ型ＭＯＳトランジスタは、ソース３
８、ドレイン３９、ゲート電極３１０、ゲート絶縁膜３
１１、Ｎウェル３１２から形成されている。

【０００５】図３において、３箇所に示されている３１
３は素子分離用の厚いシリコン酸化膜ＳｉＯ₂ （以後、
フィールド酸化膜と呼ぶ）である。図３において、従来
のＳＯＩウエハ上に形成されたＣＭＯＳＩＣではＮ型Ｍ
ＯＳトランジスタのソース３３及びドレイン３４とＰ型
ＭＯＳトランジスタのソース３８及びドレイン３９の底
はＢＯＸ３２に接していた。

【０００６】

【発明が解決しようとする課題】図４は、Ｐウェル３７
及びＢＯＸ３２の深さ方向のＰウェルを形成しているＰ
型不純物であるボロンの濃度の、図３に示した直線Ａ−
Ａ’上における分布を示している。

【０００７】図４から明らかなように、単結晶シリコン
層であるＰウェル３７とＢＯＸ３２の境界において、ボ
ロンの偏析により、単結晶シリコン層側でボロンの濃度
が急激に減少している。このため、Ｐウェル３７のＢＯ
Ｘ３２と接している図３に示す３１４の領域は、ボロン
の濃度が非常に薄く、Ｎ型ＭＯＳトランジスタの電流通
路が形成され易い領域となる。

【０００８】このため、図３に示すＣＭＯＳＩＣのＮ型
ＭＯＳトランジスタは、領域３１４において寄生チャネ
ルを生じやすく、リーク電流が非常に大きくなってしま
う。一方、図５はＮウェル３１２及びＢＯＸ３２の深さ
方向のＮウェルを形成しているＮ型不純物であるリンの
濃度の、図３に示した直線Ｂ−Ｂ’上における分布を示
している。

【０００９】図５から明らかなように、単結晶シリコン
層であるＮウェル３１２とＢＯＸ３２の境界において、
リンの偏析により、単結晶シリコン層側でリンの濃度が
上昇している。このため、Ｎウェル３１２のＢＯＸ３２
と接している図３に示す３１５の領域はリンの濃度が比
較的高く、この領域で電流通路は形成されにくい。

【００１０】このため図３に示すＭＯＳＩＣのＰ型ＭＯ
Ｓトランジスタは、領域３１５において寄生チャネルを
生じにくく、従ってリーク電流も小さく、良好なトラン
ジスタ特性を示す。以上において説明したように、従来
のＳＯＩウエハに形成したＣＭＯＳＩＣにおいては、Ｎ
型ＭＯＳトランジスタのソース及びドレインの底がＢＯ
Ｘに接しているため、Ｎ型ＭＯＳトランジスタではＰウ
ェルとＢＯＸの境界において、寄生チャネルが形成さ
れ、リーク電流が大きく、良好なトランジスタ特性が得
られない。従って、ＣＭＯＳＩＣとしての特性も、リー
ク電流が大きいため、消費電力の少ない優れたＣＭＯＳ
ＩＣ特性が得られない欠点を有していた。

【００１１】本発明は、ＳＯＩウエハに形成したＣＭＯ
ＳＩＣにおいて、Ｎ型ＭＯＳトランジスタのリーク電流
を低く抑え、その結果、消費電力の小さいＣＭＯＳＩＣ
本来の優れた特性を得ることを目的としたものである。
又、本発明の半導体装置における電気絶縁物上の単結晶
シリコン層の厚みは、図３に示す従来構造の電気絶縁物
上の単結晶シリコン層の厚みより厚い。

【００１２】図３に示す構造を持つ従来の半導体装置で
は、素子分離領域であるフィールド酸化膜３１３の下に
は単結晶シリコン層が存在せず、フィールド酸化膜３１
３の両側にある素子間の素子分離は、フィールド酸化膜
下に電流通路がないことから完全である。

【００１３】一方、本発明の半導体装置では、少なくと
もＮ型ＭＯＳトランジスタが形成されている領域をはさ
む素子分離領域であるフィールド酸化膜の下には単結晶
シリコン層が残っている。このため、図３に示す構造を
持つ従来の半導体装置に比べ素子分離は弱い構造を持つ
欠点を有している。

【００１４】そこで、本発明の他の目的は、素子分離領
域に単結晶シリコン層が残っている場合でも素子分離を
強固に行うことである。

【００１５】

【課題を解決するための手段】本発明は、ＳＯＩウエハ
の電気絶縁性物質上の薄い単結晶シリコン内にＣＭＯＳ
ＩＣを形成する場合、Ｎ型ＭＯＳトランジスタが形成さ
れる領域のシリコンの厚みがＰ型ＭＯＳトランジスタが
形成される領域のシリコンの厚みより厚くすることを特
徴とする。

【００１６】又、本発明は、ＳＯＩウエハの電気絶縁性
物質上の薄い単結晶シリコン内に相補型金属・絶縁膜、
半導体トランジスタ集積回路（相補型ＭＩＳトランジス
タ集積回路）が形成されている場合、Ｎ型のＭＩＳトラ
ンジスタの少なくともソース又はドレインの底は電気絶
縁性物質から離れている構造とし、寄生チャネルが形成
されないようにした。

【００１７】さらに、本発明の半導体装置における素子
分離領域の単結晶シリコン層の不純物濃度を素子が形成
されている領域の単結晶シリコン層の不純物濃度より高
くした。

【００１８】

【作用】Ｎ型ＭＯＳトランジスタが形成される領域のシ
リコン厚みを厚くすることにより、Ｎ型ＭＯＳトランジ
スタのソース及びドレインの底がＢＯＸにつかなくな
り、ＰウェルとＢＯＸの境界で寄生チャネルが発生しに
くくすることにある。また、Ｐ型ＭＯＳトランジスタが
形成される領域のシリコン厚みが薄く、ソース及びドレ
インの底がＢＯＸに接していても、寄生チャネルは発生
しないようにする。これにより、Ｎ型とＰ型の両方のＭ
ＯＳトランジスタにリーク電流が発生せず、消費電力の
少ないＣＭＯＳＩＣを得ることができる。

【００１９】又、素子分離領域の単結晶シリコン層内の
不純物濃度を高くすることにより、そこに電流通路が形
成されにくくなり、確実な素子分離が実現することにあ
る。

【００２０】

【実施例】図１は、本発明のＳＯＩウエハ上に形成され
たＣＭＯＳＩＣの一部のカ所 の構造断面図である。１
１は単結晶シリコン基板、１２は厚さ数百Å〜数μｍの
シリコン酸化膜、１３と１４はそれぞれＮ型ＭＯＳトラ
ンジスタのソースとドレイン、１５は多結晶シリコンか
らなるゲート電極、１６はシリコン酸化膜ＳｉＯ₂から
なるゲート絶縁膜、１７は薄い濃度のＰ型不純物からな
るＰウェルを示す。

【００２１】Ｎ型ＭＯＳトランジスタは、ソース１３、
ドレイン１４、ゲート電極１５、ゲート絶縁膜１６、Ｐ
ウェル１７から形成されている。１８と１９はそれぞれ
Ｐ型ＭＯＳトランジスタのソースとドレイン、１１０は
多結晶シリコンからなるゲート電極、１１１はシリコン
酸化膜からなるゲート絶縁膜、１１２は薄い濃度のＮ型
不純物からなるＮウェルを示す。Ｐ型ＭＯＳトランジス
タは、ソース１８、ドレイン１９、ゲート電極１１０、
ゲート絶縁膜１１１、Ｎウェル１１２から形成されてい
る。

【００２２】１１３はＰウェル１７上に、１１４はＰウ
ェル１７とＮウェル１１２の両方の上にまたがって、１
１５はＮウェル１１３上にそれぞれ形成された素子分離
用のシリコン酸化膜ＳｉＯ₂ からなるフィールド酸化膜
である。図１において、Ｎ型ＭＯＳトランジスタが形成
されている領域の単結晶シリコンの厚みｔ_S1は、Ｐ型Ｍ
ＯＳトランジスタが形成されている領域の単結晶シリコ
ンの厚みｔ_S2より厚い。同時に、Ｎ型ＭＯＳトランジス
タのソース１３とドレイン１４の底は、ＢＯＸ１２に接
していない。このため、図１に示す本発明のＮ型ＭＯＳ
トランジスタの構造では、図３において説明したような
Ｐウェル３７とＢＯＸ３２の境界３１４において生じた
寄生チャネルは生じない。また、図１においては、Ｐ型
ＭＯＳトランジスタのソース１８とドレイン１９の底も
ＢＯＸ１２とは接していない。

【００２３】図６は、本発明の他の実施例であるＳＯＩ
ウエハ上に形成されたＣＭＯＳＩＣの一部の箇所の構造
断面図である。図６の本発明の実施例と図１の本発明の
実施例の異なる箇所は、図６においてＰ型ＭＯＳトラン
ジスタのソース６２とドレイン６３の底がシリコン酸化
膜（ＢＯＸ）６１に接しているところとフィールド酸化
膜６４のＮウェル側にある底がやはりＢＯＸ６１に接し
ているところだけであり、その他のカ所は全く同じ構造
になっている。また、６５の僅かな領域は、Ｎウェル即
ちＮ^- 領域になっている。

【００２４】Ｐ型ＭＯＳトランジスタは、ソース電極と
ドレイン電極の底がＢＯＸに接していようがいまいが、
寄生チャネルは生じないため、図１の本発明の構造で
も、また図６の本発明の構造でも、Ｎ型ＭＯＳトランジ
スタとＰ型ＭＯＳトランジスタのどちらもがリーク電流
が少なく、どちらの構造でも消費電力の少ないＣＭＯＳ
ＩＣを得ることができる。

【００２５】図７（ａ）〜（ｃ）、図８（ａ）〜（ｃ）
に示す工程順断面図により、Ｎ型ＭＯＳトランジスタと
Ｐ型ＭＯＳトランジスタが形成される領域の単結晶シリ
コン層の厚みが異なる本発明の半導体装置を形成する方
法を示す。図７（ａ）において、７１は単結晶シリコン
基板、７２は厚さ数百Åから数μｍのシリコン酸化膜、
７３は同じく厚さ数百Åから数μｍの単結晶シリコンを
示している。７１、７２、７３によってＳＯＩウエハに
なっている。７４は単結晶シリコン７３の表面を酸化し
て形成した厚さ数百Åのシリコン酸化膜、７５は化学気
相成長（以下、ＣＶＤと略す）により堆積したシリコン
窒化膜を示す。７６はシリコン窒化膜上に塗布したレジ
ストを示す。

【００２６】図７（ｂ）において、露光・現像工程によ
りＮウェルが形成される領域、即ちＰ型ＭＯＳトランジ
スタが形成される領域の上のレジスト膜を除去し、その
後ドライエッチングによりシリコン窒化膜７５をエッチ
ングする。その後、Ｎウェルを形成するためのリンや砒
素のＮ型不純物７７をイオン注入する。図７（ｂ）の左
半分、即ちＰウェルが形成される領域の上には、レジス
ト７６が残っており、Ｎウェル形成用のＮ型不純物７７
は、その領域で単結晶シリコン７３の中には入らない。

【００２７】図７（ｃ）において、図７（ｂ）において
残っていたレジスト７６を除去する。また、単結晶シリ
コン７３の内、同図の右半分のＮウェルが形成される領
域には、図７（ｂ）においてイオン注入されたＮ型不純
物が入っており、Ｎウェル７８が形成されている。

【００２８】図８（ａ）において、同図の右側半分のＮ
ウェル領域の単結晶シリコン層７３を酸化し、厚み数千
Åのシリコン酸化膜７９を形成する。図８（ｂ）におい
て、残っているシリコン窒化膜７５を除去し、その後、
Ｐウェル形成用のＰ型不純物７１０をイオン注入する。
この時、既に形成されているＮウェル領域７８の上には
厚いシリコン酸化膜７９が存在しているため、イオン注
入されたＰ型不純物７１０はＮウェル領域７８には侵入
しない。

【００２９】図８（ｃ）において、窒素雰囲気中で９０
０℃〜１２００℃のアニールを行い、その後、シリコン
酸化膜７４および７９を除去すると、深さ方向にほぼ均
一な濃度のＰウェル７１１とＮウェル７８が形成され
る。しかもＰウェルの領域７１１、即ちＮ型ＭＯＳトラ
ンジスタが形成される領域の単結晶シリコン層の厚みは
ｔ_S1であり、この厚みはＮウェルの領域７８、即ちＰ型
ＭＯＳトランジスタが形成される領域の単結晶シリコン
層の厚みｔ_S2より厚く形成される。

【００３０】図７（ａ）〜（ｃ）、図８（ａ）〜（ｃ）
の工程で示すように、１回の露光、現像工程によってＮ
ウェルとＰウェルを形成する本発明の製造方法によれ
ば、ＮウェルとＰウェルの２回のイオン注入をそれぞれ
に対応する露光、現像工程の中で行う、即ちＮウェルと
Ｐウェルの形成を合計２回の露光、現像工程によって行
う方法に比べ、マスクによるＮウェルとＰウェルの合わ
せずれが格段に少なくなる利点を持つ。

【００３１】図９は、本発明の一実施例を示す、ＳＯＩ
ウエハ上に形成されたＣＭＯＳＩＣの一部の箇所の構造
断面図である。図１と図６に示した本発明の実施例と図
９に示す本発明の実施例の異なるところは、図９に示す
実施例ではＮ型ＭＯＳトランジスタが形成されている領
域の単結晶シリコンの厚みとＰ型ＭＯＳトランジスタが
形成されている領域の単結晶シリコンの厚みが等しいこ
とである。９１は厚さ５００〜７００μｍの単結晶シリ
コン基板、９２は厚さ数百Å〜数μｍのシリコン酸化
膜、９３と９４はそれぞれＮ型ＭＯＳトランジスタのソ
ースとドレインで、０．３〜０．５μｍの深さに制御可
能であり、９５は多結晶シリコンから成るゲート電極、
９６はシリコン酸化膜ＳｉＯ₂ から成るゲート絶縁膜、
９７は薄い濃度のＰ型不純物からなるＰウェルを示す。
Ｎ型ＭＯＳトランジスタは、ソース９３、ドレイン９
４、ゲート電極９５、ゲート絶縁膜９６、Ｐウェル９７
から形成されている。

【００３２】９８と９９はそれぞれＰ型ＭＯＳトランジ
スタのソースとドレイン、９１０は多結晶シリコンから
なるゲート電極、９１１はシリコン酸化膜から成るゲー
ト絶縁膜、９１２は薄い濃度のＮ型不純物からなるＮウ
ェルを示す。Ｐ型ＭＯＳトランジスタは、ソース９８、
ドレイン９９、ゲート電極９１０、ゲート絶縁膜９１
１、Ｎウェル９１２から形成されている。

【００３３】９１３はＰウェル９７上に、９１４はＰウ
ェル９７とＮウェル９１２の両方の上にまたがって、９
１５はＮウェル９１３上にそれぞれ形成された素子分離
用のシリコン酸化膜ＳｉＯ₂ からなるフィールド酸化膜
である。ところで、本発明においてＮ型ＭＯＳトランジ
スタが形成されている単結晶シリコンの領域をＰウェ
ル、Ｐ型ＭＯＳトランジスタの形成されている単結晶シ
リコンの領域をＮウェルと述べている。Ｐウェルはイオ
ン注入などによる薄い濃度のＰ型不純物からなっている
が、もしＳＯＩウエハの薄い側の単結晶シリコンがＰ型
不純物からなり、かつ、イオン注入や拡散によって新た
にＰ型不純物をＮ型ＭＯＳトランジスタが形成される領
域に導入しなくとも、そのＮ型ＭＯＳトランジスタが形
成されうる領域であればこの領域もＰウェルと本発明で
は呼ぶことにしている。Ｎウェルに対しても同様であ
る。

【００３４】図９において、Ｎ型ＭＯＳトランジスタの
ソース９３とドレイン９４の底は、ＢＯＸ９２に接して
いない。このため、図９に示す本発明のＮ型ＭＯＳトラ
ンジスタの構造では、図３において説明したようなＰウ
ェル３７とＢＯＸ３２の境界３１４において生じた寄生
チャネルは生じない。

【００３５】又、図９においてはＰ型ＭＯＳトランジス
タのソース９８とドレイン９９の底もＢＯＸ９２とは接
していない。同時にフィールド酸化膜９１３、９１４、
９１５の底と共にＢＯＸ９２と接していない。図１０に
ＢＯＸ上に形成されたＮ型ＭＯＳトランジスタの平面図
を示す。１０１と１０２はそれぞれＮ型ＭＯＳトランジ
スタのソース及びドレイン、１０３はＮ型不純物を高濃
度に含んだ多結晶シリコンからなるゲートを示してい
る。図１０において、ソース１０１、ドレイン１０２、
ゲート１０３以外の箇所１０４は厚い酸化膜からなるフ
ィールド酸化膜を示している。

【００３６】図１１は、フィールド酸化膜がＢＯＸと接
している場合のＮ型ＭＯＳトランジスタの図１０の直線
Ｃ−Ｃ’で切った断面図を示している。１１０１は、Ｓ
ＯＩウエハの厚み５００〜７００μｍの単結晶シリコン
基板、１１０２は厚さ数百Å〜数μｍ程度のＢＯＸ、１
１０３は薄い濃度のＰ型不純物からなるＰウェル、１１
０４はシリコン酸化膜からなるゲート絶縁膜、１１０５
は厚み０．５〜１μｍ程度のシリコン酸化膜からなるフ
ィールド酸化膜、１１０６は高濃度のＮ型不純物を含む
多結晶シリコンからなるゲートを表わしている。ソース
とドレインは紙面に垂直方向の前方と後方にあり、電流
の方向も紙面に垂直方向にある。

【００３７】フィールド酸化膜１１０５の端部は通常テ
ーパー状に形成され、その箇所１１０７はバーズビーク
と呼ばれている。フィールド酸化膜１１０５の形成後、
バーズビーク１１０７の下に非常に厚みの薄い単結晶シ
リコン層１１０８が形成されている。

【００３８】Ｐウェル１１０３を形成するＰ型不純物に
は、通常ボロンが使われる。単結晶シリコンを酸化した
時、シリコン表面近傍に存在していたボロンは、シリコ
ン中に残るよりシリコン酸化膜中に取り込まれやすい。
このため、フィールド酸化をした時、バーズビーク下の
単結晶シリコンの箇所１１０８のボロンのかなりの量が
フィールド酸化膜１１０５の中に吸収されてしまう。こ
のため、バーズビーク下の薄い厚みの単結晶シリコンの
箇所１１０８のボロンの濃度は、ゲート酸化膜１１０４
の直下のＰウェルの領域のボロンの濃度より大分薄い。

【００３９】通常、絶縁ゲート電界効果型トランジスタ
の場合、電流の流れる箇所はチャネルと呼ばれ、ゲート
絶縁膜直下にある。Ｎ型ＭＯＳトランジスタの場合、チ
ャネル部のボロン濃度がある程度高いと、チャネルを形
成するためのゲート電圧（以下、Ｖ_THと略す）もそれな
りに高い。

【００４０】しかし、ＳＯＩウエハ上に形成されたＮ型
ＭＯＳトランジスタにおいて、図１１に示すように、フ
ィールド酸化膜１１０５の底がＢＯＸ１１０２に接触し
ていると、ボロン濃度が非常に薄い箇所１１０８がで
き、その箇所のＶ_THは低く、かつソース１０１とドレイ
ン１０２の底がＢＯＸ１１０２に接している場合には、
ボロン濃度の低い箇所１１０８が新たに電流通路になっ
てしまう。

【００４１】図１１に示すバーズビーク下の箇所１１０
８は、図１０において斜線で示す１０５に対応する。こ
のＮ型ＭＯＳトランジスタの幅方向端部の箇所１０５に
寄生チャネルが生じ、リーク電流を増やしてしまう。図
９に示した、本発明の実施例においては、フィールド酸
化膜９１３、９１４、９１５の底はＢＯＸ９２に接して
いない。図１２は、本発明の実施例を示す図９におい
て、Ｎ型ＭＯＳトランジスタの領域を通る直線Ｄ−Ｄ’
で切った、Ｎ型ＭＯＳトランジスタの幅方向の断面図を
示している。１２０１はＳＯＩウエハの厚み５００〜７
００μｍの単結晶シリコン基板、１２０２は厚さ数百Å
〜数μｍ程度のＢＯＸ、１２０３は薄い濃度のＰ型不純
物からなるＰウェル、１２０４はシリコン酸化膜からな
るゲート絶縁膜、１２０５は厚み０．５〜１μｍ程度の
シリコン酸化膜からなるフィールド酸化膜、１２０６は
高濃度のＮ型不純物を含む多結晶シリコンからなるゲー
トを表わしている。ソースとドレインは紙面に垂直方向
の前方と後方にあり、電流の方向も紙面に垂直方向にあ
る。

【００４２】１２０７はバーズビークを示す。図１２に
おいて、フィールド酸化膜１２０５の底は、ＢＯＸ１２
０２に接していない。即ち、バーズビーク１２０７の下
にある厚みの単結晶シリコン層が残っている。このた
め、バーズビーク直下１２０８におけるＰウェルを形成
しているＰ型不純物であるボロンの濃度は、フィールド
酸化膜１２０５を形成する際の酸化中、バーズビーク直
下１２０８の領域よりさらに下側のＰウェル内からボロ
ンが供給され、図１１におけるフィールド酸化膜の底が
ＢＯＸに接している場合のバーズビーク直下の領域１１
０８のボロン濃度に比べかなり高い。このため、フィー
ルド酸化膜の底がＢＯＸに接していない、図９に示す本
発明の半導体装置においては、図１０と図１１で説明し
たようなＮ型ＭＯＳトランジスタの幅方向両端部で発生
する寄生チャネルは形成されない。

【００４３】図１３は、図１４はそれぞれ本発明の他の
実施例を示す、ＳＯＩウエハ上に形成されたＣＭＯＳＩ
Ｃの一部の箇所の構造断面図である。１３０１、１４０
１は、厚さ５００〜７００μｍの単結晶シリコン基板、
１３０２、１４０２は厚さ数百Å〜数μｍのＢＯＸ、１
３０３、１４０３はＮ型ＭＯＳトランジスタのソース１
３０４、１４０４はＮ型ＭＯＳトランジスタのドレイ
ン、１３０５、１４０５は多結晶シリコンからなるゲー
ト電極、１３０６、１４０６はシリコン酸化膜からなる
ゲート絶縁膜、１３０７、１４０７は薄い濃度のＰ型不
純物からなるＰウェルを示す。

【００４４】１３０８、１４０８はＰ型ＭＯＳトランジ
スタのソース、１３０９、１４０９はＰ型ＭＯＳトラン
ジスタのドレイン、１３１０、１４１０は多結晶シリコ
ンからなるゲート電極、１３１１、１４１１はシリコン
酸化膜からなるゲート絶縁膜、１３１２、１４１２は薄
い濃度のＮ型不純物からなるＮウェルを示す。１３１
３、１４１３はそれぞれ厚み数千Å〜１μｍ程度の厚い
シリコン酸化膜からなるフィールド酸化膜である。

【００４５】これら、図１３、図１４の本発明の実施例
が図９の本発明の実施例と異なるところを以下に説明す
る。図１３において、フィールド酸化膜１３１３の底と
Ｐ型ＭＯＳトランジスタのソース１３０８とドレイン１
３０９の底が共にＢＯＸ１３０２に接しているが、Ｎ型
ＭＯＳトランジスタのソース１３０３及びドレイン１３
０４の底はＢＯＸ１３０２に接していない。Ｎ型ＭＯＳ
トランジスタのソース及びドレインの底がＢＯＸに接し
ていない限り、フィールド酸化膜１３１３の底がＢＯＸ
に接していても、Ｎ型ＭＯＳトランジスタの幅方向両端
部における寄生チャネルは生じない。Ｐ型ＭＯＳトラン
ジスタのソース及びドレインの底がＢＯＸに接していて
も、Ｐ型ＭＯＳトランジスタでは寄生チャネルが生じ
ず、リーク電流が低く抑えられることは前述したとおり
である。

【００４６】図１４においては、フィールド酸化膜１４
１３の底はＢＯＸ１４０２に接しているが、Ｎ型ＭＯＳ
トランジスタのソース１４０３とドレイン１４０４の底
及びＰ型ＭＯＳトランジスタのソース１４０８とドレイ
ン１４０９の底は共にＢＯＸ１４０２に接していない。
この場合にも図１３の本発明の実施例において説明した
と同様に、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトラン
ジスタの両方共に寄生チャネルは生じず、リーク電流は
低く抑えられる。

【００４７】図１５に本発明のＣＭＯＳＩＣが形成され
ている半導体装置の一動作方法の実施例を示す。１５０
１は半導体単結晶シリコン基板、１５０２は厚さ数百Å
〜数μｍのシリコン酸化膜からなるＢＯＸ、１５０３は
Ｎ型ＭＯＳトランジスタが形成されているＰウェル領
域、１５０４はＰ型ＭＯＳトランジスタが形成されるＮ
ウェル領域を示している。但し、図１５において、Ｐ型
ＭＯＳトランジスタは描いていない。また、３カ所にあ
る１５０５は素子分離用のフィールド酸化膜、１５０
６、１５０７、１５０８、１５０９はそれぞれＮ型ＭＯ
Ｓトランジスタのソース、ドレイン、多結晶シリコンか
らなるゲート電極、シリコン酸化膜からなるゲート絶縁
膜を表している。

【００４８】１５１０はＰウェル１５０３の電位をある
値に固定するために設けた高濃度のＰ型不純物からなる
領域を示す。本発明のＣＭＯＳＩＣが形成されている半
導体装置の一動作方法は、図１５に示すようにＮ型ＭＯ
Ｓトランジスタが形成されているＰウェル領域に負の電
圧を加えることである。

【００４９】例えば、図１５に示すように、Ｎ型ＭＯＳ
トランジスタのソース１５０６は、アース電位にゲート
電極１５０８とドレイン１５０７は正の同電位、例えば
５Ｖに、Ｐウェルの電位を負の電位にするため、高濃度
のＰ型不純物の領域１５１０に負の電位、例えば−３Ｖ
を加える。このときに生じる空乏層の境界を破線１５１
１により示す。高濃度のＰ型不純物領域１５１０に負の
電位を加えることにより、この領域の電位を０Ｖにした
場合に比べ、破線１５１１の境界を持つ空乏層の領域１
５１２は広く、ソース・基板間、ドレイン・基板間、ゲ
ート・基板間の容量は小さくなり、ＣＭＯＳＩＣのスピ
ードは速くなる利点を有する。特に図１５に示すよう
に、空乏層の底がＢＯＸ１５０２に接触すると、ドレイ
ン・基板間の容量はさらに小さくなり、スピードは速く
なる。

【００５０】同様に、図１６にＮ型ＭＯＳトランジスタ
とＰ型ＭＯＳトランジスタが形成されている領域の単結
晶シリコンの厚みが等しい、本発明の相補型ＭＯＳトラ
ンジスタ集積回路（ＣＭＯＳＩＣ）が形成されている半
導体装置の一動作方法を示す実施例を示す。図１６はＣ
ＭＯＳＩＣのインバータ回路の構造断面図を示してい
る。１６０１は半導体単結晶シリコン基板、１６０２は
厚み数百Å〜数μｍのＢＯＸ、１６０３と１６０４はそ
れぞれＮ型ＭＯＳトランジスタのソースとドレイン、１
６０５はシリコン酸化膜からなるゲート絶縁膜、１６０
６は多結晶シリコンからなるゲート電極、１６０７は薄
い濃度のＰ型不純物から形成されているＰウェルを示
す。

【００５１】又、１６０８と１６０９はそれぞれＰ型Ｍ
ＯＳトランジスタのソースとドレイン、１６１０はシリ
コン酸化膜からなるゲート絶縁膜、１６１１は多結晶シ
リコンからなるゲート電極、１６１２は薄い濃度のＮ型
不純物から形成されているＮウェルを示す。

【００５２】図１６上に５箇所ある１６１３は数千Å〜
１μｍの厚みを持つシリコン酸化膜からなる素子分離用
のフィールド酸化膜を示す。Ｐウェル１６０７とＮウェ
ル１６１２は中央のフィールド酸化膜の下で接してい
る。１６１４はＰウェルの電位を固定するために、Ｐウ
ェル内に形成したＰ型不純物の高濃度層、１６１５はＮ
ウェルの電位を固走するために、Ｎウェル内に形成した
Ｎ型不純物の高濃度層である。

【００５３】図１６において、Ｐ型ＭＯＳトランジスタ
のソース１６０８とＮウェル内に形成されたＮ型不純物
の高濃度層１６１５が電気的に接続されて、電圧供給手
段から例えば電源電圧５Ｖが加えられている。また、Ｎ
型ＭＯＳトランジスタのソース１６０３は接地電位、即
ち０Ｖ（ＧＮＤ）に固定されている。Ｎ型ＭＯＳトラン
ジスタのゲート１６０６とＰ型ＭＯＳトランジスタのゲ
ート１６１１は電気的に接続されて入力端子となる。
又、Ｐウェル内に形成されたＰ型不純物の高濃度層１６
１４には例えば−３Ｖの負の電圧が加えられている。そ
して、Ｎ型ＭＯＳトランジスタのドレイン１６０４とＰ
型ＭＯＳトランジスタのドレイン１６０９が電気的に接
続されて出力端子となっている。

【００５４】いま、例えば入力端子に電圧Ｖ_inとして０
Ｖが加えられると、出力端子に電圧Ｖ_out として電源電
圧Ｖ_DDとほぼ等しい５Ｖが出てくる。即ち、Ｎ型ＭＯＳ
トランジスタのドレイン１６０４に５Ｖがかかってく
る。しかもＰ型不純物の高濃度層１６１４に−３Ｖが加
わっており、Ｐウェル１６０７の電位は−３Ｖに近い値
となる。この時、Ｎ型ＭＯＳトランジスタのソース１６
０３とＰウェル１６０７間には約３Ｖの、又、Ｎ型ＭＯ
Ｓトランジスタのドレイン１６０４とＰウェル１６０７
の間には約８Ｖの逆方向の電圧が加わり、Ｐウェル側に
大きく空乏層が広がる。

【００５５】図１６において、２本の破線１６１６と１
６１７はこの時に広がった空乏層の境界を表わしてい
る。空乏層は、境界１６１６の右側及び上側と境界１６
１７の左側及び上側に広がっている。図１６からも明ら
かなように、Ｎ型ＭＯＳトランジスタのドレインにプラ
スの電圧がかかっている時、空乏層は下側のシリコン酸
化膜からなるＢＯＸに達している。この状態ではＮ型Ｍ
ＯＳトランジスタのソースとＰウェル間及びドレインと
Ｐウェル間の接合容量は、空乏層と厚い絶縁体であるＢ
ＯＸが直列に接続した容量となり、非常に小さい値とな
る。さらにゲート電極とＰウェル間の容量もＰウェルの
空乏層がＢＯＸに接したことにより小さくなる。この結
果、ＳＯＩウエハに形成された相補型ＭＩＳトランジス
タ集積回路において、Ｎ型ＭＯＳトランジスタがその中
に形成されているＰウェルの領域にマイナスの電圧を加
えて集積回路を動作させる本発明の動作方法によれば、
Ｎ型ＭＯＳトランジスタのソース及びドレインのシリコ
ン基板（Ｐウェル）との接合容量及びゲート電極とＰウ
ェル間の容量が非常に小さくなり、相補型ＭＩＳトラン
ジスタ集積回路がＳＯＩウエハでない普通の単結晶シリ
コンウエハに形成された場合に比べ、その集積回路はよ
り高速な動作速度が得られる利点を有するのである。

【００５６】もし、形成された相補型ＭＩＳトランジス
タ集積回路において、複数のＰウェル領域がそれぞれ独
立して離れて形成されている場合には、それぞれのＰウ
ェルの領域にボロン等のＰ型不純物の高濃度層を設け、
そこに負の電位を加えればよい。さらに、Ｐウェル領域
に負の電圧を加えると、Ｐウェルの電位が負となり、Ｂ
ＯＸをゲート絶縁膜、下側の厚い単結晶シリコン基板を
ゲート電極、ＰウェルとＢＯＸの境界をチャネルと考え
るＭＯＳトランジスタは、Ｐウェルに負の電圧を加えな
い場合に比べ導通しにくくなる。このトランジスタは寄
生チャネルとして働くため、このトランジスタが導通し
ないことは望ましいことである。

【００５７】又、本発明のＳＯＩウエハの構造である
と、Ｎ型ＭＯＳトランジスタのソースとドレインの底と
Ｐウェル内に形成されたフィールド酸化膜の底が共にＢ
ＯＸについていないことにより、Ｐウェル領域のシリコ
ン基板の電位を希望の値に設定することができる。この
ため、ＳＯＩウエハでない通常の単結晶シリコンウエハ
に相補型ＭＯＳトランジスタ集積回路（ＣＭＯＳＩＣ）
を形成する時に使用するマスクをそのまま本発明の構造
を持つＳＯＩウエハに適用でき、通常の単結晶シリコン
上に形成した場合に比べ、同一の集積回路ながら高速
で、かつ後述するラッチアップが非常に起こりにくい、
優れた集積回路を作ることができる。

【００５８】次に、ＣＭＯＳＩＣに実際に使われるバイ
アス条件を考え、ＢＯＸ１６０２の上の単結晶シリコン
の厚みがいくらの時に、ドレイン１６０４の下に広がる
空乏層がＢＯＸ１６０２に接触するかを考えてみる。ま
ず、電源電圧Ｖ_DDを５Ｖ、即ちＮ型ＭＯＳトランジスタ
のドレインに加わる最大電圧を５Ｖ、基板バイアスを−
３Ｖとする。次に、Ｐウェル１６０７におけるＰ型不純
物濃度をボロンで５×１０¹⁴ｃｍ^-3とする。通常、これ
以下の濃度のＰ型基板は使用されることは稀である。こ
の時、ドレイン１６０４の底より約４μｍだけＰウェル
側に空乏層は広がる。故に、ＢＯＸ１６０２の上の単結
晶シリコンの厚みが４μｍ以下であれば、空乏層の底は
ＢＯＸ１６０２に接し、ドレイン基板間の容量は非常に
小さくなり、集積回路のスピードは速くなる。このよう
に、本発明は電気絶縁性基板上の単結晶シリコンの厚み
が４μｍ以下であることを特徴とする。

【００５９】ところで、Ｐウェル領域１６０７のＰ型不
純物濃度が前述した場合の５Ｅ１４ｃｍ^-3より高い場
合、ドレインの下に拡がる空乏層の幅がどれくらいであ
るかを考えてみる。Ｐウェル１６０７のＰ型不純物濃度
か５Ｅ１５ｃｍ^-3、１Ｅ１６ｃｍ^-3、５Ｅ１６ｃｍ^-3の
三つの場合について考えてみる。電源電圧、即ちＮ型Ｍ
ＯＳトランジスタのドレインに加える最大電圧は５Ｖ、
基板バイアスが−３Ｖであると仮定する。この時、Ｐウ
ェル１６０７のＰ型不純物濃度が５Ｅ１５ｃｍ^-3、１Ｅ
１６ｃｍ^-3、５Ｅ１６ｃｍ^-3の三つの場合に対し、ドレ
インの下に拡がる空乏層の幅はそれぞれ約１．５μｍ、
１．１μｍ、０．５μｍになる。

【００６０】次に、電源電圧、即ち、Ｎ型ＭＯＳトラン
ジスタのドレインに加える最大電圧が５Ｖ、基板バイア
スが０Ｖと仮定する。この時、Ｐウェル１６０７のＰ型
不純物濃度が５Ｅ１５ｃｍ^-3、１Ｅ１６ｃｍ^-3、５Ｅ１
６ｃｍ^-3の三つの場合に対し、ドレインの下に拡がる空
乏層の幅は、それぞれ約１．２μｍ、０．９μｍ、０．
４μｍである。

【００６１】故に、Ｐウェル１６０７のＰ型不純物濃度
が１Ｅ１６ｃｍ^-3で、かつドレインの深さが０．３μｍ
であると仮定した場合、電気絶縁物上の単結晶シリコン
の厚みは、基板バイアスが−３Ｖの時には、１．４μｍ
以下、基板バイアスが０Ｖの時には、１．２μｍ以下で
あることが望ましい。

【００６２】又、本発明のＳＯＩウエハの構造である
と、素子分離用のフィールド酸化膜と、シリコン酸化膜
からなるＢＯＸの間には単結晶シリコン層は全くない
か、あっても数μｍ程度の非常に薄い層に過ぎない。フ
ィールド酸化膜の底がＢＯＸに接している場合には、フ
ィールド酸化膜の下には単結晶シリコン層は存在してい
ないため、そのフィールド酸化膜下にキャリヤは全く流
れない。又フィールド酸化膜下に高々数μｍ以下の非常
に厚みの薄い単結晶シリコン層が残っている場合でも、
その単結晶シリコン層の抵抗は非常に高く、電子または
ホールのキャリヤは流れにくくなっている。このため、
ＣＭＯＳＩＣに特有に起こるラッチアップも、本発明の
ＳＯＩウエハに形成したＣＭＯＳＩＣでは全く起こらな
いか、非常に起こりにくい。

【００６３】我々の実験によれば、素子分離領域の下の
単結晶シリコンの最小厚みが２μｍより厚くなると、ラ
ッチアップは起こり得る。しかし、素子分離領域の下の
単結晶シリコンの最小厚みが２μｍより薄くなると、ラ
ッチアップは生じない。故に、素子分離領域の下の単結
晶シリコンの厚みは２μｍ以下であることが望ましい。

【００６４】以上の議論においては、本発明の半導体装
置はＳＯＩウエハ上にＣＭＯＳＩＣのみが形成されてい
る半導体装置について説明してきたが、本発明は、ＳＯ
Ｉウエハ上に形成されているＩＣがＣＭＯＳＩＣだけに
限定されるものではなく、ＣＭＯＳＩＣと共にバイポー
ラＩＣなどが一緒に形成されているＢｉＣＭＯＳＩＣ
（バイポーラ・ＣＭＯＳＩＣ）等に対しても適用できる
ものである。

【００６５】ところで、現在半導体単結晶シリコンを使
ったＳＯＩウエハの内、主に使われているウエハは２種
類ある。１つは単結晶シリコン基板に酸素をある深さに
イオン注入し、その後アニールすることにより、図２に
示す構造のＳＯＩウエハを形成することができる。この
ＳＯＩウエハはＳＩＭＯＸ(Separation by Implantatio
n of Oxygen)と呼ばれている。このウエハはＳＯＩ層の
シリコン厚みのウエハ内バラツキが非常に小さい利点を
持っている。しかし、このＳＩＭＯＸウエハでは、ＳＯ
Ｉシリコン層の厚みが約０．２μｍ以下でないと、アニ
ール後にＳＯＩ層が良好な単結晶シリコンの性質を持た
ない。

【００６６】又、このＳＩＭＯＸウエハでは、アニール
後、シリコン酸化膜の上にある単結晶シリコン層におけ
る転位密度を５００ケ／ｃｍ² 以下にすることは大変難
しい。更に、ＳＩＭＯＸウエハにおけるシリコン酸化膜
は、熱酸化によって得られるシリコン酸化膜が絶縁物と
して有する優れた性質をまだ実現できていない。

【００６７】ＳＯＩ層の単結晶シリコンの厚みがこのよ
うに薄いと、そのＳＯＩ層に形成したＮ型ＭＯＳトラン
ジスタとＰ型ＭＯＳトランジスタの両方のソース及びド
レインの底はＢＯＸについてしまい、図１に示すような
本発明の構造にすることは難しい。ＳＩＭＯＸウエハを
使用する場合、わざわざ本発明の構造のようにしなくて
も、図３に示す従来の半導体装置の構造にすれば高速性
は得られるのである。

【００６８】本発明は、以下に述べる張り合わせウエハ
により形成されたＳＯＩウエハを用いることを特徴とす
る。図１７（ａ）〜（ｄ）により、張り合わせウエハの
作成方法を示す。図１７（ａ）において、１枚の単結晶
シリコン基板１７０１は一方の面を熱酸化して、シリコ
ン酸化膜１７０２を形成してある。他の１枚の単結晶シ
リコン基板１７０３は熱酸化していない。

【００６９】図１７（ｂ）において、上記２枚の単結晶
シリコン基板をシリコン酸化膜１７０２を内側に挟ん
で、１１００℃〜１２００℃の高温酸素雰囲気中におい
て張り合わせる。２枚の単結晶シリコンの周囲は酸化さ
れ、厚さ１μｍ程度のシリコン酸化膜１７０４が形成さ
れる。

【００７０】図１７（ｃ）において、単結晶シリコン基
板１７０１を所望の厚さまで研磨して、薄い単結晶シリ
コン層（ＳＯＩ層）１７０５を形成する。さらに、図１
７（ｄ）に示すように単結晶シリコン基板の周辺のシリ
コン酸化膜１７０４を除去して、張り合わせＳＯＩウエ
ハができあがる。但し、図１７（ｃ）に示すように単結
晶シリコン基板の周辺の厚さ１μｍ程度のシリコン酸化
膜をつけたままの状態でも勿論張り合わせＳＯＩウエハ
として使用できる。この場合、図１７（ｄ）に示すウエ
ハよりウエハのソリが小さい。このため、半導体ＩＣを
作る工程、特にフォトリソ工程において、ウエハ内で均
一な露光、現像が可能になり、高い歩留りの製品を得る
ためには都合が良い。

【００７１】この張り合わせＳＯＩウエハは、通常素子
を形成する薄い単結晶シリコン層１７０５はウエハ内で
シリコン厚みが例えば±０．３μｍ程度のバラツキを持
つ。このウエハではＳＯＩウエハ内にＣＭＯＳＩＣを形
成した従来の図３に示す構造のＩＣは形成できない。

【００７２】即ち、ウエハ内のある箇所では単結晶シリ
コン層１７０５が全くないところがあったり、ウエハ内
の他の箇所では単結晶シリコン層１７０５の厚みが厚過
ぎてＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタ
の両方のソース及びドレインの底がＢＯＸにつかなかっ
たりして、ＩＣの歩留りが非常に低くなる。

【００７３】本発明の構造の半導体装置に対しては、こ
の張り合わせウエハでは半導体シリコン層１７０５の厚
みをウエハ内の平均値で約１．０μｍとした時、ウエハ
内では０．７〜１．３μｍの厚みのバラツキを持つ。し
かし、この厚みのバラツキがあっても、本発明の図１、
図６、図９、図１３及び図１４に示す構造の半導体装置
を形成することができ、何れの構造であっても、高速か
つラッチアップの生じないＣＭＯＳＩＣを形成すること
ができる。又、ＳＩＭＯＸウエハは１枚１枚イオン注入
装置で長い時間をかけて作られる。それ故に量産性に乏
しく、価格も張り合わせウエハより約４倍も高い。この
ことからも張り合わせウエハは、本発明の半導体装置に
とって適切なウエハと言える。

【００７４】更に、この張り合わせＳＯＩウエハでは、
シリコン酸化膜上に、転位密度が５００ケ／ｃｍ² 以下
の単結晶シリコン層を得ることは非常に簡単である。更
にこの張り合わせウエハでの薄い単結晶シリコン層の下
にあるシリコン酸化膜は、通常熱酸化によって形成され
るため、その絶縁膜としての性質は非常に優れているこ
とは言うまでもない。

【００７５】さて、次に本発明の半導体装置における、
素子分離の方法について述べる。図１８は本発明の半導
体装置の素子分離方法に関する一実施例を示す構造断面
である。図１８の本発明の実施例は、図９の本発明の実
施例に似ており、図９に示す各部の名称は、図１８にお
いてもそのまま使用できる。

【００７６】図１８において、９１３、９１４、９１５
は素子分離用の厚いシリコン酸化膜から成るフィールド
酸化膜を示す。９７はその中にＮ型ＭＯＳトランジスタ
が形成される領域であるＰウェルである。Ｐウェル９７
のＰ型不純物、例えばボロンの濃度は薄く、約１×１０
¹⁶ｃｍ^-3である。

【００７７】９１２はその中にＰ型ＭＯＳトランジスタ
が形成される領域であるＮウェルである。Ｎウェル９１
２のＮ型不純物、例えばリンの濃度はＰウェル９７と同
じく、約１×１０¹⁶ｃｍ^-3である。１８１はフィールド
酸化膜９１３及び９１４の左半分の下にある比較的高い
濃度のＰ型不純物から成る薄い単結晶シリコン層であ
る。１８１はＰウェル９７と連続している領域である
が、Ｐ型不純物の濃度を例えば約１×１０¹⁷ｃｍ^-3程度
に高くしてある。又、１８２はフィールド酸化膜９１４
の右半分及び９１５の下にある比較的高い濃度のＮ型不
純物から成る薄い単結晶シリコン層である。１８２はＮ
ウェル９１２と連続している領域であるが、Ｐ型不純物
の濃度を例えば約１×１０¹⁷ｃｍ^-3程度に高くしてあ
る。

【００７８】１８１の高濃度Ｐウェル領域と１８２の高
濃度Ｎウェル領域は、素子分離領域の単結晶シリコン層
であるが、不純物濃度が高いことにより、そこの単結晶
シリコン層とフィールド酸化膜の境界である単結晶シリ
コン層表面が電気的に反転しにくくなり、電流通路にな
りにくい特性を有する。その結果、フィールド酸化膜９
１４の両側にあるＮ型ＭＯＳトランジスタとＰ型ＭＯＳ
トランジスタの電気的分離が完全になり、図１８に示す
本発明の半導体装置では優れた素子分離構造になってい
る。

【００７９】図１９と図２０は本発明の半導体装置の素
子分離方法に関する他の実施例を示す構造断面である。
図１９は図１１の、又図１８は図６の本発明の実施例に
似ており、図１９と図２０における各部の名称は、それ
ぞれ図１１及び図６において使用した名称をそのまま使
用する。

【００８０】図１９と図２０において、１９１と２０４
の高濃度Ｐウェル及び１９２と２０６の高濃度Ｎウェル
の働きは、それぞれ図１８において説明した高濃度Ｐウ
ェル及び１８１と高濃度Ｎウェル１８２の働きと同じで
ある。そのため、本発明の実施例である図１９と図２０
の構造を持つ本発明の半導体装置は、図２０においては
フィールド酸化膜１１４の両側、図２０においてはフィ
ールド酸化膜６４の両側にあるＮ型ＭＯＳトランジスタ
とＰ型ＭＯＳトランジスタの電流通路が形成されにくく
なり、電気的分離が完全になり、優れた素子分離構造を
有する構造になっている。

【００８１】次に、本発明の半導体装置における素子分
離の他の方法について説明する。図２１、図２２、図２
３の本発明の実施例は、それぞれ図１８、図１９、図２
０に示す本発明の実施例と非常によく似た構造を有す
る。このため、共通の箇所の名称の説明は省略する。

【００８２】図２１、図２２、図２３において、２１
４、２２４、２３４は約１×１０¹⁶ｃｍ^-3の濃度のＰ型
不純物から成るＰウェル、２１５、２２５、２３５は、
比較的高濃度の例えば約１×１０¹⁷ｃｍ^-3程度の濃度の
Ｐ型不純物から成るＰウェル、２１６、２２６、２３６
は約１×１０¹⁶ｃｍ^-3の濃度のＮ型不純物から成るＮウ
ェル、２１７、２２７は、比較的高濃度の例えば約１×
１０¹⁷ｃｍ^-3程度の濃度のＮ型不純物から成るＮウェル
を示す。

【００８３】図２１、図２２、図２３に示す本発明の半
導体装置と図１８、図１９、図２０に示す本発明の半導
体装置の異なる点は、素子分離領域において、後者は厚
い酸化膜から成っていたが、前者においては、２１１、
２１２、２１３、２２１、２２２、２２３、２３１、２
３２、２３３に示すように、例えば数百〜１０００Å程
度の薄い絶縁膜から成っていることである。

【００８４】即ち、隣り合うＮ型ＭＯＳトランジスタと
Ｐ型ＭＯＳトランジスタの素子分離領域は、図２１にお
いては高い濃度のＰウェル領域２１５と高い濃度のＮウ
ェル領域２１７の領域である。図２２においては、素子
分離領域は高い濃度のＰウェル領域２２５と高い濃度の
Ｎウェル領域２２７の領域である。又、図２３において
は、素子分離領域は高い濃度のＰウェル領域２３５の領
域である。

【００８５】図２１においては、Ｎ型ＭＯＳトランジス
タとＰ型ＭＯＳトランジスタが形成されているＰウェル
２１４とＮウェル２１６の単結晶シリコン層の厚みはｔ
_SAである。図２２及び図２３においては、Ｎ型ＭＯＳト
ランジスタが形成されているＰウェル２２４と２３４の
単結晶シリコン層の厚みがｔ_SAである。

【００８６】これに対し、図２１においては高濃度のＰ
ウェル２１５、高濃度のＮウェル２１７、図２２と図２
３においては、高濃度のＰウェル２２５と２３５の単結
晶シリコン層の厚みがｔ_SFである。ｔ_SFはｔ_SAより小さ
い。例えば、ｔ_SAの値が１μｍ程度の時、ｔ_SFは０．１
〜０．５μｍと非常に小さい。このように、本発明の半
導体装置では素子分離領域の単結晶シリコン層の厚みが
非常に薄いため、その抵抗が非常に高く隣り合うトラン
ジスタ間に十分な電流は流れない。さらに、本発明の半
導体装置では素子分離領域の単結晶シリコン層の不純物
濃度が比較的高いことにより、単結晶シリコン表面に反
転層が生じにくい構造になっており、このことからも、
隣り合うトランジスタ間に十分な電流は流れない。

【００８７】このように、図１８、図１９、図２０に示
す本発明の実施例とは異なり、素子分離領域が厚い酸化
膜で形成されていなくても、図２１、図２２、図２３に
示す本発明の半導体装置は十分素子分離を実現すること
が可能である。図２４に、さらに本発明の半導体装置の
他の実施例を示す。図２４の構造は図９に示す本発明の
半導体装置の構造によく似ているため共通する箇所の名
称の説明は省略する。

【００８８】図２４において、９１３、９１４、９１５
は厚いシリコン酸化膜から成るフィールド酸化膜、２４
１、２４２、２４３、２４４は１×１０²⁰ｃｍ^-3以上の
リン等の不純物が含まれている多結晶シリコンを示す。
これは、アルミ等の金属であっても良い。厚いシリコン
酸化膜から成るフィールド酸化膜９１３と９１４の左半
分の上にある多結晶シリコン２４１と２４２には負の電
圧を加えている。又、厚いシリコン酸化膜から成るフィ
ールド酸化膜９１４の右半分と９１５の上にある多結晶
シリコン２４３と２４４に正の電圧を加えている。この
ように電圧を加えることにより、９１３と９１４の左半
分のフィールド酸化膜直下には、Ｐウェルを形成してい
るＰ型不純物が蓄積し、９１４の右半分と９１５のフィ
ールド酸化膜直下には、Ｎウェルを形成しているＮ型不
純物が蓄積する。

【００８９】このようにすると、Ｐウェル内に形成され
ているＮ型ＭＯＳトランジスタのキャリヤである電子は
フィールド酸化膜９１３の下や９１４の左半分の下を進
むことはできない。他方、Ｎウェル内に形成されている
Ｐ型ＭＯＳトランジスタのキャリヤであるホールはフィ
ールド酸化膜９１４の右半分の下や９１５の下を進むこ
とはできない。このため隣り合うトランジスタ間の電気
的分離が確実になる。

【００９０】図２５は、本発明の半導体装置の他の実施
例を示す。図２５の構造は図２２に示す本発明の半導体
装置の構造によく似ているため、共通する箇所の名称の
説明は省略する。図２５において、２５１、２５２、２
５３、２５４は１×１０２０ｃｍ−３以上のリン等の不
純物が含まれている多結晶シリコンを示す。これは、ア
ルミ等の金属であっても良い。薄い絶縁膜２２１と２２
２の左半分の上にある多結晶シリコン２５１と２５２に
は負の電圧を加えている。又、薄い絶縁膜２２２の右半
分と２２３の上にある多結晶シリコン２５３と２５４に
正の電圧を加えている。このように電圧を加えることに
より、２２１と２２４の左半分の絶縁膜直下には、Ｐウ
ェルを形成しているＰ型不純物が蓄積し、２２２の右半
分と２２３の絶縁膜直下には、Ｎウェルを形成している
Ｎ型不純物が蓄積する。

【００９１】このようにするとＰウェル内に形成されて
いるＮ型ＭＯＳトランジスタのキャリヤである電子は絶
縁膜２２１の下や絶縁膜２２２の左半分の下を進むこと
はできない。他方、Ｎウェル内に形成されているＰ型Ｍ
ＯＳトランジスタのキャリヤであるホールは絶縁膜２２
２の右半分の下や２２３の下を進むことはできない。こ
のため、たとえ絶縁膜２２１、２２２、２２３が薄くと
も、隣り合うトランジスタ間の電気的分離がさらに確実
にする。

【００９２】ところで本発明は前述したように、Ｎ型Ｍ
ＯＳトランジスタが形成されているＰウェルに負の電圧
を加えて相補型ＭＯＳトランジスタを動作させることを
特徴とする。通常、Ｎ型ＭＯＳトランジスタが形成され
ているＰウェル領域に負の電圧を加えると、ソース・ド
レイン間のシリコン表面に形成される電流通路を作るた
めに、必要なゲート電圧（Ｖｔｈ）は、Ｐウェル領域を
アース電位にとった場合に比べ高くなる。

【００９３】ところが、例えば図１５に示すフィールド
酸化膜１５０５の下の単結晶シリコンが薄過ぎると、基
板端子である高濃度Ｐ型不純物領域１５１０の負の電圧
を加えても、Ｎ型ＭＯＳトランジスタが形成されている
ゲート絶縁膜１５０９、ソース１５０６、ドレイン１５
０７の直下のＰウェルには負の電圧が加わらず、Ｖｔｈ
はＰウェルが０Ｖの時のＶｔｈと大差なく高くならな
い。実験結果によると、図１５におけるフィールド酸化
膜１５０５直下のシリコン厚みが０．１μｍ以上の時、
高濃度Ｐ型不純物領域１５１０に負の電圧を加えた時、
Ｎ型ＭＯＳトランジスタのソース１５０６、ドレイン１
５０７、ゲート絶縁膜１５０９の下のＰウェル領域に負
の電圧が加わり、それ以下の厚みの時は、負の電圧が加
わらないことが分かった。

【００９４】このことから、本発明では、図１に示すシ
リコン酸化膜１１３及び１１４の左半分の下の単結晶シ
リコンの厚みｔ_SF、図６に示すフィールド酸化膜６４の
左半分の下の単結晶シリコンの厚みｔ_SF、図９に示すフ
ィールド酸化膜９１３、９１４、９１５の下の単結晶シ
リコンの厚みｔ_SF、図２１に示す薄い絶縁膜２１１、２
１２、２１３の下の単結晶シリコンの厚みｔ_SF、図２２
に示す絶縁膜２２１の下及び２２２の左半分の下の単結
晶シリコンの厚みｔ_SF、図２３に示す薄い絶縁膜２３１
の下及び薄い絶縁膜２３２の左半分の下の単結晶シリコ
ンの厚みｔ_SFが０．１μｍ以上であることを特徴として
いる。

【００９５】以上の利点を持つ本発明の半導体装置は、
その産業上の利用の上で非常にすぐれている。

【００９６】

【発明の効果】以上詳細に説明したように、本発明の半
導体装置は以下の利点を持っている。 （１）ＳＯＩ基板上に形成されている相補型ＭＩＳトラ
ンジスタ集積回路のうち、Ｎ型ＭＩＳトランジスタの形
成されている領域のシリコンの厚みをＰ型ＭＩＳトラン
ジスタが形成されている領域のシリコンの厚みよりも厚
くし、かつ、Ｎ型ＭＩＳトランジスタのソースあるいは
ドレイン電極の底が電気絶縁性物質から離れていること
により、Ｎ型ＭＩＳトランジスタの寄生チャネルを生じ
ず、Ｎ型ＭＯＳトランジスタもＰ型ＭＩＳトランジスタ
もリーク電流が少なく、消費電力の少ない相補型ＭＩＳ
トランジスタ集積回路を提供できる。

【００９７】（２）ＳＯＩ基板上に形成されている相補
型ＭＩＳトランジスタ集積回路のうち、Ｎ型ＭＩＳトラ
ンジスタの形成されている領域のシリコンの厚みとＰ型
ＭＩＳトランジスタが形成されている領域のシリコンの
厚みを同じにし、かつ、Ｎ型ＭＩＳトランジスタのソー
スあるいはドレイン電極の底が電気絶縁性物質から離れ
ていることにより、従来からあるＣＭＯＳプロセスで容
易に、しかも、シリコンと電気絶縁性物質界面におい
て、Ｎ型ＭＩＳトランジスタの寄生チャネルを生じず、
Ｎ型ＭＩＳトランジスタもＰ型ＭＩＳトランジスタもリ
ーク電流が少なく、従って、消費電力の少ない相補型Ｍ
ＩＳ集積回路を提供できる。

【００９８】（３）Ｎ型ＭＩＳトランジスタのソースあ
るいはドレインが電気絶縁性物質から浮いた構造になっ
ていることにより、Ｐウェル側に負の電圧を加えること
ができ、Ｎ型ＭＩＳトランジスタのＰウェル内に形成さ
れる空乏層が大きく拡がるため、寄生容量が少ない。こ
のため、通常の単結晶シリコンウエハ上に形成された相
補型ＭＩＳトランジスタ集積回路に比べ、スピードが速
いことは勿論、図３に示す標準的なＳＯＩウエハに形成
されたＣＭＯＳＩＣと同等のスピードが得られる。

【００９９】（４）Ｎ型ＭＩＳトランジスタが形成され
ている薄い濃度のＰ型不純物の領域をはさむ素子分離部
の厚いシリコン酸化膜の底が電気絶縁性物質から離れて
いるので、素子分離部のバーズビーク直下のＰ型不純物
領域のボロン濃度が、電気絶縁性物質の底がＢＯＸに接
している場合のバーズビーク直下のＰ型不純物領域のボ
ロン濃度に比べかなり高いことにより、Ｎ型ＭＩＳトラ
ンジスタの幅方向両端部で寄生チャネルが生じない。

【０１００】（５）ＳＯＩ基板上に形成されている相補
型ＭＩＳトランジスタ集積回路のうち、Ｎ型ＭＩＳトラ
ンジスタの形成されている領域のシリコンの厚みとＰ型
ＭＩＳトランジスタが形成されている領域のシリコンの
厚みが同じ場合、電気絶縁性物質上の単結晶シリコンの
厚みは４μｍ以下であるので、素子分離用のフィールド
酸化膜とシリコン酸化膜からなるＢＯＸの間には単結晶
シリコン層は全くないか、あっても非常に薄い層である
ので、フィールド酸化膜下にはキャリアは全く流れない
か、流れてもごくわずかしか流れないので、ラッチアッ
プが全く起こらないか、あるいは非常に起こりにくくな
る。

【０１０１】（６）ＳＯＩ基板上に形成されている相補
型ＭＩＳトランジスタ集積回路のうち、Ｎ型ＭＩＳトラ
ンジスタの形成されている領域のシリコンの厚みをＰ型
ＭＩＳトランジスタが形成されている領域のシリコンの
厚みより厚くした場合、ＳＯＩウエハでなく通常の単結
晶シリコンウエハにＣＭＯＳＩＣを形成する時に使用す
るマスクをそのまま本発明の構造を持つＳＯＩウエハに
適用でき、また、このときにＮ型ＭＯＳトランジスタの
形成されている領域のシリコンの厚みをＰ型ＭＯＳトラ
ンジスタが形成されている領域のシリコンの厚みより厚
く形成したので、できあがったＣＭＯＳＩＣの、Ｎ型Ｍ
ＯＳトランジスタとＰ型ＭＯＳトランジスタを分離する
素子分離絶縁層のＰ型ＭＯＳトランジスタ側の部分と電
気絶縁性物質間の距離が短くなることにより、通常の単
結晶シリコンウエハ上に形成したＣＭＯＳＩＣに比べ、
ラッチアップを生じにくくすることができる。

【０１０２】（７）本発明の半導体装置において、素子
分離領域のフィールド酸化膜、あるいは薄い絶縁膜の下
の単結晶シリコンの領域（ウェル領域）の不純物濃度を
高くし、その領域の単結晶シリコン表面が電流通路にな
りにくい構造にすることにより、素子分離領域を挟んで
隣り合うトランジスタ間の電気的分離を確実に実現する
ことができる。

【０１０３】（８）本発明の半導体装置において、素子
分離領域のフィールド酸化膜、あるいは薄い絶縁膜の上
に設けた多結晶シリコン又はアルミ等の金属に電圧を加
えることにより、素子分離領域の単結晶シリコン表面を
反転しずらくし、そこが電流通路になりにくくすること
により、素子分離領域を挟んで隣り合うトランジスタ間
の電気的分離を確実に実現することができる。

【図面の簡単な説明】

【図１】本発明の半導体装置の断面構造図である。

【図２】ＳＯＩウエハの断面構造図である。

【図３】従来のＳＯＩウエハ上に形成した半導体装置の
構造断面図である。

【図４】Ｐウェルを形成しているボロンのＳＯＩウエハ
内の濃度分布を示すグラフである。

【図５】Ｎウェルを形成しているリンのＳＯＩウエハ内
の濃度分布を示すグラフである。

【図６】本発明の半導体装置の他の実施例を示す半導体
装置の断面構造図である。

【図７】（ａ）〜（ｃ）は本発明の半導体装置の製造工
程の一部を示す前半工程順断面図である。

【図８】（ａ）〜（ｃ）は本発明の半導体装置の製造工
程の一部を示す後半工程順断面図である。

【図９】本発明の半導体装置の断面構造図である。

【図１０】ＳＯＩウエハに形成されたＮ型ＭＯＳトラン
ジスタの平面図である。

【図１１】ＳＯＩウエハ上に形成されたＮ型ＭＯＳトラ
ンジスタの幅方向の断面図である。

【図１２】図９に示す本発明の半導体装置の中のＮ型Ｍ
ＯＳトランジスタの幅方向の断面図である。

【図１３】本発明の半導体装置の他の実施例を示す構造
断面図である。

【図１４】本発明の半導体装置の他の実施例を示す構造
断面図である。

【図１５】本発明の半導体装置の動作方法の一実施例を
示す構造断面図である。

【図１６】本発明の半導体装置の動作方法の他の実施例
を示す構造断面図である。

【図１７】（ａ）〜（ｄ）は張り合わせＳＯＩウエハの
製造方法を示す工程順断面図である。

【図１８】本発明の半導体装置の断面構造図である。

【図１９】本発明の半導体装置の他の断面構造図であ
る。

【図２０】本発明の半導体装置の他の断面構造図であ
る。

【図２１】本発明の半導体装置の他の断面構造図であ
る。

【図２２】本発明の半導体装置の他の断面構造図であ
る。

【図２３】本発明の半導体装置の他の断面構造図であ
る。

【図２４】本発明の半導体装置の素子分離領域を加える
電圧条件を示す断面構造図である。

【図２５】本発明の半導体装置の素子分離領域を加える
電圧条件を示す断面構造図である。

【符号の説明】

１１、９１、１３０１、１４０１ 単結晶シリコン基
板 １２、９２、１３０２、１４０２ シリコン酸化膜Ｂ
ＯＸ １３、９３、１３０３、１４０３ Ｎ型ＭＯＳトラン
ジスタのソース １４、９４、１３０４、１４０４ Ｎ型ＭＯＳトラン
ジスタのドレイン １５、１１０、９５、９１０ ゲート絶縁膜 １６、１１１、９６、９１１ ゲート絶縁膜 １７、９７、１３０７、１４０７ Ｐウェル １８、９８、１３０８、１４０８ Ｐ型ＭＯＳトラン
ジスタのソース １９、９９、１３０９、１４０９ Ｐ型ＭＯＳトラン
ジスタのドレイン １１２、９１２、１３１２、１４１２ Ｎウェル １１３、１１４、１１５、６４ フィールド酸化
膜 ２３ 単結晶シリコン層 ２１１、２１２、２１３ 薄い絶縁膜 １８１、１９１、２１５、２２５ 高濃度Ｐウェル １８２、１９２、２１７、２２７ 高濃度Ｎウェル

───────────────────────────────────────────────────── フロントページの続き (72)発明者 久原 健太郎 東京都江東区亀戸６丁目31番１号 セイ コー電子工業株式会社内 (72)発明者 小山内 潤 東京都江東区亀戸６丁目31番１号 セイ コー電子工業株式会社内 (72)発明者 中西 章滋 東京都江東区亀戸６丁目31番１号 セイ コー電子工業株式会社内 (72)発明者 石井 和敏 東京都江東区亀戸６丁目31番１号 セイ コー電子工業株式会社内 (56)参考文献 特開 平１−122154（ＪＰ，Ａ) 特開 平１−114070（ＪＰ，Ａ) 特開 昭60−180137（ＪＰ，Ａ) 特開 昭60−163458（ＪＰ，Ａ) 特開 昭61−51961（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8234 - 21/8238 H01L 27/08 - 27/092 H01L 29/786

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 シリコン酸化膜と、 前記シリコン酸化膜上に形成され、Pウェル領域と前記P
   ウェル領域より厚さの薄いNウェル領域とが形成された
   半導体単結晶シリコン層と、 前記シリコン酸化膜とＰウェル領域にて接触することな
   くＮウェル領域にて一部接触し、前記半導体単結晶シリ
   コン層の前記Pウェル領域と前記Nウェル領域とを分離す
   るフィールド酸化膜と、 前記Ｐウェル領域表面部に形成され、底が前記シリコン
   酸化膜から離れているソース・ドレインよりなるＮ型Ｍ
   ＩＳトランジスタと、 前記Ｎウェル領域表面部に形成されたＰ型ＭＩＳトラン
   ジスタと、 前記シリコン酸化膜表面と前記フィールド酸化膜との前
   記Ｐウェル領域側の接触部を含む領域にて、前記半導体
   単結晶シリコン層に設けられたＮ―領域よりなることを
   特徴とする半導体装置。