JPS62285463A - 相補型ｍｏｓ集積回路装置 - Google Patents
相補型ｍｏｓ集積回路装置Info
- Publication number
- JPS62285463A JPS62285463A JP61128607A JP12860786A JPS62285463A JP S62285463 A JPS62285463 A JP S62285463A JP 61128607 A JP61128607 A JP 61128607A JP 12860786 A JP12860786 A JP 12860786A JP S62285463 A JPS62285463 A JP S62285463A
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- JP
- Japan
- Prior art keywords
- well
- conductivity type
- integrated circuit
- transistor
- type substrate
- Prior art date
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- Pending
Links
- 230000000295 complement effect Effects 0.000 title claims description 7
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 239000004065 semiconductor Substances 0.000 claims description 7
- 229910044991 metal oxide Inorganic materials 0.000 claims 1
- 150000004706 metal oxides Chemical class 0.000 claims 1
- 230000002159 abnormal effect Effects 0.000 abstract description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
８、 発明の詳細な説明
〔産業上の利用分野〕
この発明は、相補ａｑＭＯＳ集積回路装置（以下ＣＭＯ
ＳＩＯと称す）Ｋ関するものである。
ＳＩＯと称す）Ｋ関するものである。
ＣＭＯＳＩＯでは、その動作中に端子に外米雑音が加わ
ると、寄生素子の影響により電源端子ＶＤＤとＶＳＳと
の間に異常な電流が定常的に流れ、電源を切るまで流れ
続ける現象が生ずる。これをラッチアップ現象というが
、この異常電流は半導体集積回路装置（以下工Ｃと称す
）の破嘆をひき起こす原因となる。
ると、寄生素子の影響により電源端子ＶＤＤとＶＳＳと
の間に異常な電流が定常的に流れ、電源を切るまで流れ
続ける現象が生ずる。これをラッチアップ現象というが
、この異常電流は半導体集積回路装置（以下工Ｃと称す
）の破嘆をひき起こす原因となる。
第２図は、ＣＭＯＳ工Ｃのインバータの断面図である。
図において、Ｈｌはｎ型基板、（２１は前記ｎ型基板ｉ
ｌｌ内に形成されたｐウェル、１３１は前記ｎ型基板＋
１１内に前記ｐウェル（２１と所定距ｉ隔てて形成され
たｎウェル、（４）は前記ｐウェル（２１内く形成され
たｎチャネルＭＯＳトランジスタのドレイン領域、＋６
）は前記ｎチャネルＭＣｌ５トランジスタのソース領域
、（６）は前記ｎウェル１３）内に形成さ “れたｐ
チャネルＭＯ日トランジスタのドレイン領域、（７）は
前記ｐチャネルＭＯＳトランジスタのソース領域、（８
）はｐウェル（２１とｎウェル１３）トの間に形成され
たフィールド絶ＭＩＩ、（ｓ＋は前記ｐチャネルＭＯＳ
トランジスタとｎチャネルトランジスタのそれぞれのド
レイン領域（４１と（６）に接続されたドレイン電極、
１ｌｏｌはゲート絶縁膜、ｔｌｌｌ ｌ−ｊゲート電極
、ａｓｈ前記ｐりｘ ルｉ２１にＶＳＳ電位を与えるｐ
十導電型領域、Ｉ濁は前記ｎウェル１３１にｖＤＤ電位
を与えるｎ十導電型＠域、α荀はソース電極である。
ｌｌ内に形成されたｐウェル、１３１は前記ｎ型基板＋
１１内に前記ｐウェル（２１と所定距ｉ隔てて形成され
たｎウェル、（４）は前記ｐウェル（２１内く形成され
たｎチャネルＭＯＳトランジスタのドレイン領域、＋６
）は前記ｎチャネルＭＣｌ５トランジスタのソース領域
、（６）は前記ｎウェル１３）内に形成さ “れたｐ
チャネルＭＯ日トランジスタのドレイン領域、（７）は
前記ｐチャネルＭＯＳトランジスタのソース領域、（８
）はｐウェル（２１とｎウェル１３）トの間に形成され
たフィールド絶ＭＩＩ、（ｓ＋は前記ｐチャネルＭＯＳ
トランジスタとｎチャネルトランジスタのそれぞれのド
レイン領域（４１と（６）に接続されたドレイン電極、
１ｌｏｌはゲート絶縁膜、ｔｌｌｌ ｌ−ｊゲート電極
、ａｓｈ前記ｐりｘ ルｉ２１にＶＳＳ電位を与えるｐ
十導電型領域、Ｉ濁は前記ｎウェル１３１にｖＤＤ電位
を与えるｎ十導電型＠域、α荀はソース電極である。
従来のＣＭＯＳＩＣ！は以上のように構成されているた
め、図において点線で示すような寄生素子が存在する。
め、図において点線で示すような寄生素子が存在する。
筐ず、ｎチャネルＭＯＳトランジスタのソース領域）６
）または、ドレイン領域（６）と、ｐウェル（２）およ
びΩ型基板（１）によってｎｐｎ型バイポーラトランジ
スタＴｒ７およびＴｒ、が構成される。筐た、ｐチャネ
ルＭＯＳトランジスタのソース領域（７）またはドレイ
ン領域（６）とｎウェル（３１（またはｎ型基板１１１
）およびｐウェル（２）によってｐｎｐＷバイポーラト
ランジスタ゛Ｌ′ｒ９および“ｆｒｌ。が構成される。
）または、ドレイン領域（６）と、ｐウェル（２）およ
びΩ型基板（１）によってｎｐｎ型バイポーラトランジ
スタＴｒ７およびＴｒ、が構成される。筐た、ｐチャネ
ルＭＯＳトランジスタのソース領域（７）またはドレイ
ン領域（６）とｎウェル（３１（またはｎ型基板１１１
）およびｐウェル（２）によってｐｎｐＷバイポーラト
ランジスタ゛Ｌ′ｒ９および“ｆｒｌ。が構成される。
これらの寄生バイポーラトランジスタがサイリスタと同
じ構成になるため、外米雑音が卯わることによって王に
バイボー？トランジスタ’Ｆｒｙとバイポーラトランジ
スタ“Ｔｒ９がオン状態になり、ＶＤＤとＶＳＳの間に
定常電流が流れる。
じ構成になるため、外米雑音が卯わることによって王に
バイボー？トランジスタ’Ｆｒｙとバイポーラトランジ
スタ“Ｔｒ９がオン状態になり、ＶＤＤとＶＳＳの間に
定常電流が流れる。
この発明は上記のような従来の問題点を取除くためにな
されたものであり、ラッチアップ現象を起こしにくい相
補型ＭＯＳ集積回路装置を得ることを目的とする。
されたものであり、ラッチアップ現象を起こしにくい相
補型ＭＯＳ集積回路装置を得ることを目的とする。
この発明に係る相補型ＭＯＳ集積回路は、第１導電型の
半導体基板内に形成された第２のウェルを包囲する第２
導電型の第８のウェルを設けたものである。
半導体基板内に形成された第２のウェルを包囲する第２
導電型の第８のウェルを設けたものである。
この発明における相補型ＭＯＳ集積回路は、第８のウェ
ルを設けることにより外米雑音？この部分で吸収するこ
とができる。
ルを設けることにより外米雑音？この部分で吸収するこ
とができる。
第１図はこの発明の一実施例を示す断面図であり、第８
図と同一符号は同一またｒ／ｉ泪当部分を示す。
図と同一符号は同一またｒ／ｉ泪当部分を示す。
図において、ｐウェル（２）ｔ−囲む領域にｎウェルミ
ルを設けＶＤＤと同電位にする。ま念、ｎウェル１３１
を囲む頭載にｐクエルリｅを設けｖＳＳと同電位にする
。この構成においても以下のような寄生素子が存在する
。まず、ｎチャネルＭＯＳトランジスタのソース領域１
６）または、ドレイン領域：４１、ｐウェル（２１およ
びｎウェルａＩ５１’ｔたはｎ型基板Ｉｌ＋によってｎ
ｐｎ型のバイポーラトランジスタＴｒ１および°Ｅｒ、
が構成され、ｐウェル（２）、ｎクエルｌ］６１または
ｎ型基板ｉｌ＋およびｐウェルミ・によってｐｎｐ型バ
イポーラトランジスタＴｒ１１が構成され、ｎ型基板＋
１１またはｎウェル（ＩＦＡ、ｐウェル（ＩＱおよびｎ
ウェル（３１によってｎｐＨ型バイポーラトランジスタ
゛ｒｒＩが構成され、ｐウェルｕｓ、ｎウェル（３１お
よびｐチャネルＭＯＳトランジスタのソース領域＋７１
またけドレイン領域（６）によってｐｎｐｆｉバイポ
ーラトランジスタＩＩ： ｒ、およびＴｒ４ が構成さ
れる。この場合、外来雑音が加わるとバイポーラトラン
ジスタＴｒ１あるいはＰｒＩはオンするが、電流はＶＳ
ＳあるいはＶＤＤＫｆｆｌれるだけであり、バイポーラ
トランジスタｌ１ｌｒ、およびＴｒ６はオフ状態のまま
である。したがって定常的な異常電流は流れず、ラッチ
アップ現象を防ぐことができる。
ルを設けＶＤＤと同電位にする。ま念、ｎウェル１３１
を囲む頭載にｐクエルリｅを設けｖＳＳと同電位にする
。この構成においても以下のような寄生素子が存在する
。まず、ｎチャネルＭＯＳトランジスタのソース領域１
６）または、ドレイン領域：４１、ｐウェル（２１およ
びｎウェルａＩ５１’ｔたはｎ型基板Ｉｌ＋によってｎ
ｐｎ型のバイポーラトランジスタＴｒ１および°Ｅｒ、
が構成され、ｐウェル（２）、ｎクエルｌ］６１または
ｎ型基板ｉｌ＋およびｐウェルミ・によってｐｎｐ型バ
イポーラトランジスタＴｒ１１が構成され、ｎ型基板＋
１１またはｎウェル（ＩＦＡ、ｐウェル（ＩＱおよびｎ
ウェル（３１によってｎｐＨ型バイポーラトランジスタ
゛ｒｒＩが構成され、ｐウェルｕｓ、ｎウェル（３１お
よびｐチャネルＭＯＳトランジスタのソース領域＋７１
またけドレイン領域（６）によってｐｎｐｆｉバイポ
ーラトランジスタＩＩ： ｒ、およびＴｒ４ が構成さ
れる。この場合、外来雑音が加わるとバイポーラトラン
ジスタＴｒ１あるいはＰｒＩはオンするが、電流はＶＳ
ＳあるいはＶＤＤＫｆｆｌれるだけであり、バイポーラ
トランジスタｌ１ｌｒ、およびＴｒ６はオフ状態のまま
である。したがって定常的な異常電流は流れず、ラッチ
アップ現象を防ぐことができる。
この発明は以上説明したとおり、相補型ＭＯＳ集積回路
装置において、第１４１を型の半導体基板内て形成され
た第２のウェルを包囲する第２導電型の第８のウェルを
設けたので、ラッチアップ現象を起こしにくいという利
点がある。
装置において、第１４１を型の半導体基板内て形成され
た第２のウェルを包囲する第２導電型の第８のウェルを
設けたので、ラッチアップ現象を起こしにくいという利
点がある。
第１図はこの発明の一実施例を示す０ＭＯＳのインバー
タの断面図、第２図は従来の０ＭＯＳのインバータを示
す断面図である。 図において、（１：ばｎ型基板、（２１はｐウェル、（
３１ばｎウェル、（４１はｎチャネルＭＯＳトランジス
タのドレイン領域、＋５１ばｎチャネルＭＯＳトランジ
スタのソース領域、’＋６１ばｐチャネルＭ。 Ｓトランジスタのドレイン領域、（））はｐチャネルＭ
ＯＳトランジスタのソース領域、（８）はフィールド絶
縁膜、（９１はドレイン電極ｓ １０１はゲート絶縁膜
、（Ｉｌｌにゲート電極、Ｕりはｐウェル（２）に７８
日電位を与える導電型領域、０３）けｎウェル（３１に
ＶＤＤ篭位を与える導電型頭域、ａ４はソース電極、（
ＩＩ５１ばｎウェル、ＧＯはｐウェルである。 なお、図中、同一符号は同一、または相当部分を示す。
タの断面図、第２図は従来の０ＭＯＳのインバータを示
す断面図である。 図において、（１：ばｎ型基板、（２１はｐウェル、（
３１ばｎウェル、（４１はｎチャネルＭＯＳトランジス
タのドレイン領域、＋５１ばｎチャネルＭＯＳトランジ
スタのソース領域、’＋６１ばｐチャネルＭ。 Ｓトランジスタのドレイン領域、（））はｐチャネルＭ
ＯＳトランジスタのソース領域、（８）はフィールド絶
縁膜、（９１はドレイン電極ｓ １０１はゲート絶縁膜
、（Ｉｌｌにゲート電極、Ｕりはｐウェル（２）に７８
日電位を与える導電型領域、０３）けｎウェル（３１に
ＶＤＤ篭位を与える導電型頭域、ａ４はソース電極、（
ＩＩ５１ばｎウェル、ＧＯはｐウェルである。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- 第１導電型の半導体基板に設けられた第２導電型の第
１のウェルと、この第１のウェルに設けられた第１導電
型の第１の金属酸化膜半導体（以下ＭＯＳと称する）ト
ランジスタと、この第１のＭＯＳトランジスタと離隔し
前記半導体基板に設けられた第１導電型の第２のウェル
と、この第２のウェルに形成され前記第１のＭＯＳトラ
ンジスタと接続される第２導電型の第２のＭＯＳトラン
ジスタと、前記半導体基板に設けられ、前記第２のウェ
ルを包囲する第２導電型の第３のウェルとを備えた相補
型ＭＯＳ集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61128607A JPS62285463A (ja) | 1986-06-03 | 1986-06-03 | 相補型ｍｏｓ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61128607A JPS62285463A (ja) | 1986-06-03 | 1986-06-03 | 相補型ｍｏｓ集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62285463A true JPS62285463A (ja) | 1987-12-11 |
Family
ID=14988960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61128607A Pending JPS62285463A (ja) | 1986-06-03 | 1986-06-03 | 相補型ｍｏｓ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62285463A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH029161A (ja) * | 1988-06-28 | 1990-01-12 | Nec Corp | 半導体集積回路装置 |
| US5336915A (en) * | 1991-01-09 | 1994-08-09 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device having analog circuit and digital circuit formed on one chip |
| JPH06314773A (ja) * | 1993-03-03 | 1994-11-08 | Nec Corp | 半導体装置 |
-
1986
- 1986-06-03 JP JP61128607A patent/JPS62285463A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH029161A (ja) * | 1988-06-28 | 1990-01-12 | Nec Corp | 半導体集積回路装置 |
| US5336915A (en) * | 1991-01-09 | 1994-08-09 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device having analog circuit and digital circuit formed on one chip |
| JPH06314773A (ja) * | 1993-03-03 | 1994-11-08 | Nec Corp | 半導体装置 |
| US5714796A (en) * | 1993-03-03 | 1998-02-03 | Nec Corporation | Integrated circuit device fabricated on semiconductor substrate blocking power supply lines from noise |
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