JPH029161A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH029161A JPH029161A JP15962588A JP15962588A JPH029161A JP H029161 A JPH029161 A JP H029161A JP 15962588 A JP15962588 A JP 15962588A JP 15962588 A JP15962588 A JP 15962588A JP H029161 A JPH029161 A JP H029161A
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- circuit
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- analog
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- channel transistor
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- 239000000758 substrate Substances 0.000 claims abstract description 13
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- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特にディジタル・
アナログ回路混在の半導体集積回路装置に関する。
アナログ回路混在の半導体集積回路装置に関する。
従来、ディジタル・アナログ回路混在の半導体集積回路
装置は第２図に示すように同一半導体基板１０１上に、
ディジタル回路１２０．アナログ回路１３０が形成され
ており、製造面においてはディジタル回路部とアナログ
回路部は選択酸化法によってＬＯＧＯ５（Ｌｏｃａｌ
Ｏｘｉｄｉｇａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ）１０
２を形成して分離することにより互いの影響を受は難い
ように施しである。また、マスクレイアウト面において
ディジタル回路はディジタル回路部領域で、アナログ回
路はアナログ回路部領域でレイアウトを施し、ディジタ
ル回路部とアナログ回路部が点在しないように配置を考
慮しており、がっ、アナログ回路は電源をＶＤＤ１０６
．ディジタル回路は電源をＶＤｏ１０７というようにそ
れぞれ独立した電源を使用している。１０３はＮウェル
、１０４はＮチャンネルトランジスタ、１０５はＰチャ
ンネルトランジスタ、１０９、１１０．１１１はＧＮＤ
である。
装置は第２図に示すように同一半導体基板１０１上に、
ディジタル回路１２０．アナログ回路１３０が形成され
ており、製造面においてはディジタル回路部とアナログ
回路部は選択酸化法によってＬＯＧＯ５（Ｌｏｃａｌ
Ｏｘｉｄｉｇａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ）１０
２を形成して分離することにより互いの影響を受は難い
ように施しである。また、マスクレイアウト面において
ディジタル回路はディジタル回路部領域で、アナログ回
路はアナログ回路部領域でレイアウトを施し、ディジタ
ル回路部とアナログ回路部が点在しないように配置を考
慮しており、がっ、アナログ回路は電源をＶＤＤ１０６
．ディジタル回路は電源をＶＤｏ１０７というようにそ
れぞれ独立した電源を使用している。１０３はＮウェル
、１０４はＮチャンネルトランジスタ、１０５はＰチャ
ンネルトランジスタ、１０９、１１０．１１１はＧＮＤ
である。
上述した従来のディジタル・アナログ回路混在の半導体
集積回路装置は先に述べた製造面、レイアウト面からの
対策にもかかわらず、半導体基板の共通接地ＧＮＤ １
１１を使用しているため、ディジタル回路１２０のディ
ジタルノイズが共通接地ＧＮＤＩＩ１を通じてアナログ
回路１３０に影響を与え、Ｓ／Ｎ比の劣化などの悪影響
を与えるという欠点がある。
集積回路装置は先に述べた製造面、レイアウト面からの
対策にもかかわらず、半導体基板の共通接地ＧＮＤ １
１１を使用しているため、ディジタル回路１２０のディ
ジタルノイズが共通接地ＧＮＤＩＩ１を通じてアナログ
回路１３０に影響を与え、Ｓ／Ｎ比の劣化などの悪影響
を与えるという欠点がある。
本発明の目的は前記課題を解決した半導体集積回路装置
を提供することにある。
を提供することにある。
前記目的を達成するため、本発明はＭＯＳディジタル回
路とＭＯＳアナログ回路とが混在する半導体集積回路装
置において、前記ＭＯＳディジタル回路及び前記ＭＯＳ
アナログ回路の内、一方の回路を第１の導電型の半導体
基板上に形成し、他方の回路を、第２の導′社型のウェ
ル領域に形成された第１の導電型からなるウェル領域内
に形成したものである。
路とＭＯＳアナログ回路とが混在する半導体集積回路装
置において、前記ＭＯＳディジタル回路及び前記ＭＯＳ
アナログ回路の内、一方の回路を第１の導電型の半導体
基板上に形成し、他方の回路を、第２の導′社型のウェ
ル領域に形成された第１の導電型からなるウェル領域内
に形成したものである。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す縦断面図である。
Ｐ型半導体基板１上に形成したＮチャンネルトランジス
タ７とＮウェル６の領域に形成したＰチャンネルトラン
ジスタ８で構成された回路を相補型ＭＯＳアナログ回路
４０とし、Ｐ型のチャンネルストッパ１１と、Ｎチャン
ネルトランジスタ７のソース２１を電気的に接続して相
補型ＭＯＳアナログ回路の接地（ＧＮＤ） ６１とし、
Ｐチャンネルトランジスタ８のソース２４とＮ型のチャ
ン、ネルストッパ１２を電気的に接続してこの回路の電
源６２として回路を構成する。２２．２３はドレインで
ある。
タ７とＮウェル６の領域に形成したＰチャンネルトラン
ジスタ８で構成された回路を相補型ＭＯＳアナログ回路
４０とし、Ｐ型のチャンネルストッパ１１と、Ｎチャン
ネルトランジスタ７のソース２１を電気的に接続して相
補型ＭＯＳアナログ回路の接地（ＧＮＤ） ６１とし、
Ｐチャンネルトランジスタ８のソース２４とＮ型のチャ
ン、ネルストッパ１２を電気的に接続してこの回路の電
源６２として回路を構成する。２２．２３はドレインで
ある。
次に、Ｎウェル３の領域内に形成されたＰウェル４領域
に形成したＮチャンネルトランジスタ９と、Ｐウェル４
領域内に形成されたＮウェル５領域に形成したＰチャン
ネルトランジスタ１０とで構成された回路を相補型ＭＯ
Ｓディジタル回路５０とし、Ｐ型のチャンネルストッパ
１３とＮチャンネルトランジスタ９のソース３１を電気
的に接続してこの回路の接地（ＧＮＤ） ６４とし、Ｎ
ウェル５領域内のＰチャンネルトランジスタ１０のソー
ス３４とＮ型のチャンネルストッパ１４を電気的に接続
してこの回路の電源６３として回路を構成する。半導体
基板としてＰ型を使用したので、基板の電位を接地（Ｇ
ＮＤ） ６５としておく。２はＬＯＧＯ３，３２，３３
はドレインである。
に形成したＮチャンネルトランジスタ９と、Ｐウェル４
領域内に形成されたＮウェル５領域に形成したＰチャン
ネルトランジスタ１０とで構成された回路を相補型ＭＯ
Ｓディジタル回路５０とし、Ｐ型のチャンネルストッパ
１３とＮチャンネルトランジスタ９のソース３１を電気
的に接続してこの回路の接地（ＧＮＤ） ６４とし、Ｎ
ウェル５領域内のＰチャンネルトランジスタ１０のソー
ス３４とＮ型のチャンネルストッパ１４を電気的に接続
してこの回路の電源６３として回路を構成する。半導体
基板としてＰ型を使用したので、基板の電位を接地（Ｇ
ＮＤ） ６５としておく。２はＬＯＧＯ３，３２，３３
はドレインである。
尚、実施例において、相補型ＭＯ５回路で説明したが、
これに限らず、Ｎ型、Ｐ型回路でも良い。
これに限らず、Ｎ型、Ｐ型回路でも良い。
また、半導体基板上に形成した回路をアナログ回路とし
て説明したが、これに限らず、ディジタル回路でもよく
、さらに半導体基板をＰ型で説明したが、もちろんＮ型
であってもよい。
て説明したが、これに限らず、ディジタル回路でもよく
、さらに半導体基板をＰ型で説明したが、もちろんＮ型
であってもよい。
以上説明したように本発明はＭＯＳディジタル回路とＭ
ＯＳアナログ回路とが混在する１つの半導体集積回路装
置において双方の回路のうち一方の回路は第１の導電型
の半導体基板上に形成し、他方の回路は第２の導電型の
ウェル領域内に第１の導電型で形成したウェル領域に形
成することにより。
ＯＳアナログ回路とが混在する１つの半導体集積回路装
置において双方の回路のうち一方の回路は第１の導電型
の半導体基板上に形成し、他方の回路は第２の導電型の
ウェル領域内に第１の導電型で形成したウェル領域に形
成することにより。
ＭＯＳディジタル回路とＭＯＳアナログ回路の電源、接
地を各々独立することができ、特にＭＯＳディジタル回
路の接地を通じてのディジタルノイズのアナログ回路へ
の回り込みを防ぐことができ、Ｓ／Ｎ比のよいＭＯＳデ
ィジタル・アナログ混在の半導体集積回路装置が製造で
きる効果がある。
地を各々独立することができ、特にＭＯＳディジタル回
路の接地を通じてのディジタルノイズのアナログ回路へ
の回り込みを防ぐことができ、Ｓ／Ｎ比のよいＭＯＳデ
ィジタル・アナログ混在の半導体集積回路装置が製造で
きる効果がある。
第１図は本発明の一実施例による相補型ＭＯＳディジタ
ル・アナログ混在の半導体集積回路装置を示す縦断面図
、第２図は従来の相補型ＭＯＳディジタル・アナログ混
在の半導体集積回路装置を示す断面図である。 １・・・Ｐ型半導体基板 ３，５．６・・・Ｎウェ
ル４・・・Ｐウェル ７．９・・・Ｎチャンネルトランジスタ８．１０・・・
Ｐチャンネルトランジスタ２２．２３，３２．３３・・
・ドレイン ２１，２４，３１．３４・・・ソース１１
．１２，１３．１４・・・チャンネルストッパ６２・・
・アナログ回路の電源 ６３・・・ディジタル回路の電源 ４０・・・相補型ＭＯＳアナログ回路
ル・アナログ混在の半導体集積回路装置を示す縦断面図
、第２図は従来の相補型ＭＯＳディジタル・アナログ混
在の半導体集積回路装置を示す断面図である。 １・・・Ｐ型半導体基板 ３，５．６・・・Ｎウェ
ル４・・・Ｐウェル ７．９・・・Ｎチャンネルトランジスタ８．１０・・・
Ｐチャンネルトランジスタ２２．２３，３２．３３・・
・ドレイン ２１，２４，３１．３４・・・ソース１１
．１２，１３．１４・・・チャンネルストッパ６２・・
・アナログ回路の電源 ６３・・・ディジタル回路の電源 ４０・・・相補型ＭＯＳアナログ回路
Claims (1)
- （１）ＭＯＳディジタル回路とＭＯＳアナログ回路とが
混在する半導体集積回路装置において、前記ＭＯＳディ
ジタル回路及び前記ＭＯＳアナログ回路の内、一方の回
路を第１の導電型の半導体基板上に形成し、他方の回路
を、第２の導電型のウェル領域に形成された第１の導電
型からなるウェル領域内に形成したことを特徴とする半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63159625A JP2564894B2 (ja) | 1988-06-28 | 1988-06-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63159625A JP2564894B2 (ja) | 1988-06-28 | 1988-06-28 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH029161A true JPH029161A (ja) | 1990-01-12 |
| JP2564894B2 JP2564894B2 (ja) | 1996-12-18 |
Family
ID=15697810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63159625A Expired - Lifetime JP2564894B2 (ja) | 1988-06-28 | 1988-06-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2564894B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000164729A (ja) * | 1998-11-25 | 2000-06-16 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP2014165503A (ja) * | 2013-02-27 | 2014-09-08 | Fitipower Integrated Technology Inc | 表示装置及びその半導体デバイス |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59111357A (ja) * | 1982-12-17 | 1984-06-27 | Nec Corp | Ｃ−ｍｏｓ集積回路とその使用方法 |
| JPS62285463A (ja) * | 1986-06-03 | 1987-12-11 | Mitsubishi Electric Corp | 相補型ｍｏｓ集積回路装置 |
-
1988
- 1988-06-28 JP JP63159625A patent/JP2564894B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59111357A (ja) * | 1982-12-17 | 1984-06-27 | Nec Corp | Ｃ−ｍｏｓ集積回路とその使用方法 |
| JPS62285463A (ja) * | 1986-06-03 | 1987-12-11 | Mitsubishi Electric Corp | 相補型ｍｏｓ集積回路装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000164729A (ja) * | 1998-11-25 | 2000-06-16 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP4517410B2 (ja) * | 1998-11-25 | 2010-08-04 | エルピーダメモリ株式会社 | 半導体装置 |
| JP2014165503A (ja) * | 2013-02-27 | 2014-09-08 | Fitipower Integrated Technology Inc | 表示装置及びその半導体デバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2564894B2 (ja) | 1996-12-18 |
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