JP2564894B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP2564894B2 JP2564894B2 JP63159625A JP15962588A JP2564894B2 JP 2564894 B2 JP2564894 B2 JP 2564894B2 JP 63159625 A JP63159625 A JP 63159625A JP 15962588 A JP15962588 A JP 15962588A JP 2564894 B2 JP2564894 B2 JP 2564894B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- complementary
- conductive type
- complementary mos
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 25
- 230000000295 complement effect Effects 0.000 claims description 30
- 239000000758 substrate Substances 0.000 claims description 13
- 108091006146 Channels Proteins 0.000 description 7
- 239000000203 mixture Substances 0.000 description 3
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に関し、特にディジタル
・アナログ回路混在の半導体集積回路装置に関する。
・アナログ回路混在の半導体集積回路装置に関する。
〔従来の技術〕 従来、ディジタル・アナログ回路混在の半導体集積回
路装置は第２図に示すように同一半導体基板101上に、
ディジタル回路120,アナログ回路130が形成されてお
り、製造面においてはディジタル回路部とアナログ回路
部は選択酸化法によってLOCOS（Local Oxidigation of
Sillicon）102を形成して分離することにより互いの影
響を受け難いように施してある。また、マスクレイアウ
ト面においてディジタル回路はディジタル回路部領域
で、アナログ回路はアナログ回路部領域でレイアウトを
施し、ディジタル回路部とアナログ回路部が点在しない
ように配置を考慮しており、かつ、アナログ回路は電源
をVDD106、ディジタル回路は電源をVDD107というように
それぞれ独立した電源を使用している。103はＮウェ
ル、104はＮチャンネルトランジスタ、105はＰチャンネ
ルトランジスタ、109,110,111はGNDである。
路装置は第２図に示すように同一半導体基板101上に、
ディジタル回路120,アナログ回路130が形成されてお
り、製造面においてはディジタル回路部とアナログ回路
部は選択酸化法によってLOCOS（Local Oxidigation of
Sillicon）102を形成して分離することにより互いの影
響を受け難いように施してある。また、マスクレイアウ
ト面においてディジタル回路はディジタル回路部領域
で、アナログ回路はアナログ回路部領域でレイアウトを
施し、ディジタル回路部とアナログ回路部が点在しない
ように配置を考慮しており、かつ、アナログ回路は電源
をVDD106、ディジタル回路は電源をVDD107というように
それぞれ独立した電源を使用している。103はＮウェ
ル、104はＮチャンネルトランジスタ、105はＰチャンネ
ルトランジスタ、109,110,111はGNDである。
上述した従来のディジタル・アナログ回路混在の半導
体集積回路装置は先に述べた製造面、レイアウト面から
の対策にもかかわらず、半導体基板の共通接地GND111を
使用しているため、ディジタル回路120のディジタルノ
イズが共通接地GND111を通じてアナログ回路130に影響
を与え、S/N比の劣化などの悪影響を与えるという欠点
がある。
体集積回路装置は先に述べた製造面、レイアウト面から
の対策にもかかわらず、半導体基板の共通接地GND111を
使用しているため、ディジタル回路120のディジタルノ
イズが共通接地GND111を通じてアナログ回路130に影響
を与え、S/N比の劣化などの悪影響を与えるという欠点
がある。
本発明の目的は前記課題を解決した半導体集積回路装
置を提供することにある。
置を提供することにある。
前記目的を達成するため、本発明に係る半導体集積回
路装置は、相補型MOSアナログ回路と、相補型MOSディジ
タル回路と、対をなす電源端子及び接地端子とを有する
半導体集積回路装置であって、 相補型MOSアナログ回路と相補型MOSディジタル回路と
は、相補型トランジスタの組合せにより、同一の入力信
号に対し、それぞれ逆特性の出力信号を生ずる相補回路
であり、 前記相補型MOSアナログ回路と相補型MOSディジタル回
路のうち一方の回路は、第１導電型の半導体基板上に形
成され、他方の回路は、前記半導体基板上に第２導電型
のウェル領域を介して形成された第１導電型のウェル領
域内に分離して形成されたものであり、 対をなす電源端子と接地端子のうち電源端子は、前記
相補回路に電源を供給するものであり、接地端子は前記
相補回路を接地するものであり、 前記対をなす電源端子と接地端子とは、相互に分離さ
れた前記相補型MOSアナログ回路と前記相補型MOSディジ
タル回路とに対して別個独立に設けられたものである。
路装置は、相補型MOSアナログ回路と、相補型MOSディジ
タル回路と、対をなす電源端子及び接地端子とを有する
半導体集積回路装置であって、 相補型MOSアナログ回路と相補型MOSディジタル回路と
は、相補型トランジスタの組合せにより、同一の入力信
号に対し、それぞれ逆特性の出力信号を生ずる相補回路
であり、 前記相補型MOSアナログ回路と相補型MOSディジタル回
路のうち一方の回路は、第１導電型の半導体基板上に形
成され、他方の回路は、前記半導体基板上に第２導電型
のウェル領域を介して形成された第１導電型のウェル領
域内に分離して形成されたものであり、 対をなす電源端子と接地端子のうち電源端子は、前記
相補回路に電源を供給するものであり、接地端子は前記
相補回路を接地するものであり、 前記対をなす電源端子と接地端子とは、相互に分離さ
れた前記相補型MOSアナログ回路と前記相補型MOSディジ
タル回路とに対して別個独立に設けられたものである。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す縦断面図である。
Ｐ型半導体基板１上に形成したＮチャンネルトランジ
スタ７とＮウェル６の領域に形成したＰチャンネルトラ
ンジスタ８で構成された回路を相補型MOSアナログ回路4
0とし、Ｐ型チャンネルストッパ11と、Ｎチャンネルト
ランジスタ７のソース21を電気的に接続して相補型MOS
アナログ回路の接地（GND）61とし、Ｐチャンネルトラ
ンジスタ８のソース24とＮ型のチャンネルストッパ12を
電気的に接続してこの回路の電源62として回路を構成す
る。22,23はドレインである。
スタ７とＮウェル６の領域に形成したＰチャンネルトラ
ンジスタ８で構成された回路を相補型MOSアナログ回路4
0とし、Ｐ型チャンネルストッパ11と、Ｎチャンネルト
ランジスタ７のソース21を電気的に接続して相補型MOS
アナログ回路の接地（GND）61とし、Ｐチャンネルトラ
ンジスタ８のソース24とＮ型のチャンネルストッパ12を
電気的に接続してこの回路の電源62として回路を構成す
る。22,23はドレインである。
次に、Ｎウェル３の領域内に形成されたＰウェル４領
域に形成したＮチャンネルトランジスタ９と、Ｐウェル
４領域内に形成されたＮウェル５領域に形成したＰチャ
ンネルトランジスタ10とで構成された回路を相補型MOS
ディジタル回路50とし、Ｐ型のチャンネルストッパ13と
Ｎチャンネルトランジスタ９のソース31を電気的に接続
してこの回路の接地（GND）64とし、Ｎウェル５領域内
のＰチャンネルトランジスタ10のソース34とＮ型のチャ
ンネルストッパ14を電気的に接続してこの回路の電源63
として回路を構成する。半導体基板としてＰ型を使用し
たので、基板の電位を接地（GND）65としておく。２はL
OCOS、32,33はドレインである。
域に形成したＮチャンネルトランジスタ９と、Ｐウェル
４領域内に形成されたＮウェル５領域に形成したＰチャ
ンネルトランジスタ10とで構成された回路を相補型MOS
ディジタル回路50とし、Ｐ型のチャンネルストッパ13と
Ｎチャンネルトランジスタ９のソース31を電気的に接続
してこの回路の接地（GND）64とし、Ｎウェル５領域内
のＰチャンネルトランジスタ10のソース34とＮ型のチャ
ンネルストッパ14を電気的に接続してこの回路の電源63
として回路を構成する。半導体基板としてＰ型を使用し
たので、基板の電位を接地（GND）65としておく。２はL
OCOS、32,33はドレインである。
尚、実施例において、相補型MOS回路で説明したが、
これに限らず、Ｎ型,P型回路でも良い。また半導体基板
上に形成した回路をアナログ回路として説明したが、こ
れに限らず、ディジタル回路でもよく、さらに半導体基
板をＰ型で説明したが、もちろんＮ型であってもよい。
これに限らず、Ｎ型,P型回路でも良い。また半導体基板
上に形成した回路をアナログ回路として説明したが、こ
れに限らず、ディジタル回路でもよく、さらに半導体基
板をＰ型で説明したが、もちろんＮ型であってもよい。
以上説明したように本発明はMOSディジタル回路とMOS
アナログ回路とが混在する１つの半導体集積回路装置に
おいて双方の回路のうち一方の回路は第１の導電型の半
導体基板上に形成し、他方の回路は第２の導電型のウェ
ル領域内に第１の導電型で形成したウェル領域に形成す
ることにより、MOSディジタル回路のMOSアナログ回路の
電源、接地を各々独立することができ、特にMOSディジ
タル回路の接地を通じてのディジタルノイズのアナログ
回路への回り込みを防ぐことができ、S/N比のよいMOSデ
ィジタル・アナログ混在の半導体集積回路装置が製造で
きる効果がある。
アナログ回路とが混在する１つの半導体集積回路装置に
おいて双方の回路のうち一方の回路は第１の導電型の半
導体基板上に形成し、他方の回路は第２の導電型のウェ
ル領域内に第１の導電型で形成したウェル領域に形成す
ることにより、MOSディジタル回路のMOSアナログ回路の
電源、接地を各々独立することができ、特にMOSディジ
タル回路の接地を通じてのディジタルノイズのアナログ
回路への回り込みを防ぐことができ、S/N比のよいMOSデ
ィジタル・アナログ混在の半導体集積回路装置が製造で
きる効果がある。
第１図は本発明の一実施例による相補型MOSディジタル
・アナログ混在の半導体集積回路装置を示す縦断面図、
第２図は従来の相補型MOSディジタル・アナログ混在の
半導体集積回路装置を示す断面図である。 １……Ｐ型半導体基板、3,5,6……Ｎウェル ４……Ｐウェル 7,9……Ｎチャンネルトランジスタ 8,10……Ｐチャンネルトランジスタ 22,23,32,33……ドレイン、21,24,31,34……ソース 11,12,13,14……チャンネルストッパ 62……アナログ回路の電源 63……ディジタル回路の電源 40……相補型MOSアナログ回路 50……相補型MOSディジタル回路
・アナログ混在の半導体集積回路装置を示す縦断面図、
第２図は従来の相補型MOSディジタル・アナログ混在の
半導体集積回路装置を示す断面図である。 １……Ｐ型半導体基板、3,5,6……Ｎウェル ４……Ｐウェル 7,9……Ｎチャンネルトランジスタ 8,10……Ｐチャンネルトランジスタ 22,23,32,33……ドレイン、21,24,31,34……ソース 11,12,13,14……チャンネルストッパ 62……アナログ回路の電源 63……ディジタル回路の電源 40……相補型MOSアナログ回路 50……相補型MOSディジタル回路
Claims (1)
- 【請求項１】相補型MOSアナログ回路と、相補型MOSディ
ジタル回路と、対をなす電源端子及び接地端子とを有す
る半導体集積回路装置であって、 相補型MOSアナログ回路と相補型MOSディジタル回路と
は、相補型トランジスタの組合せにより、同一の入力信
号に対し、それぞれ逆特性の出力信号を生ずる相補回路
であり、 前記相補型MOSアナログ回路と相補型MOSディジタル回路
のうち一方の回路は、第１導電型の半導体基板上に形成
され、他方の回路は、前記半導体基板上に第２導電型ウ
ェル領域を介して形成された第１導電型のウェル領域内
に分離して形成されたものであり、 前記第１導電型のウェル領域内には、第１導電型のウェ
ルを有する第２導電型のチャンネルトランジスタを含
み、さらに前記第１導電型のウェルの中に、第２導電型
のウェルを有する第１導電型のチャンネルトランジスタ
を含み、 対をなす電源端子と接地端子のうち電源端子は、前記相
補回路に電源を供給するものであり、接地端子は前記相
補回路を接地するものであり、 前記対をなす電源端子と接地端子とは、相互に分離され
た前記相補型MOSアナログ回路と前記相補型MOSディジタ
ル回路とに対応して別個独立に設けられたものであるこ
とを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63159625A JP2564894B2 (ja) | 1988-06-28 | 1988-06-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63159625A JP2564894B2 (ja) | 1988-06-28 | 1988-06-28 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH029161A JPH029161A (ja) | 1990-01-12 |
| JP2564894B2 true JP2564894B2 (ja) | 1996-12-18 |
Family
ID=15697810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63159625A Expired - Lifetime JP2564894B2 (ja) | 1988-06-28 | 1988-06-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2564894B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4517410B2 (ja) * | 1998-11-25 | 2010-08-04 | エルピーダメモリ株式会社 | 半導体装置 |
| TW201434136A (zh) * | 2013-02-27 | 2014-09-01 | Fitipower Integrated Tech Inc | 半導體器件及顯示裝置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59111357A (ja) * | 1982-12-17 | 1984-06-27 | Nec Corp | Ｃ−ｍｏｓ集積回路とその使用方法 |
| JPS62285463A (ja) * | 1986-06-03 | 1987-12-11 | Mitsubishi Electric Corp | 相補型ｍｏｓ集積回路装置 |
-
1988
- 1988-06-28 JP JP63159625A patent/JP2564894B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH029161A (ja) | 1990-01-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4825275A (en) | Integrated bipolar-CMOS circuit isolation for providing different backgate and substrate bias | |
| US5376816A (en) | Bi-cmos integrated circuit device having buried region use in common for bipolar and mos transistors | |
| JPH07105447B2 (ja) | 伝送ゲート | |
| JPH0758734B2 (ja) | 絶縁ゲ−ト型セミカスタム集積回路 | |
| US5060044A (en) | Integrated bipolar-CMOS circuit isolation for providing different backgate and substrate bias | |
| JP2564894B2 (ja) | 半導体集積回路装置 | |
| JPH0691200B2 (ja) | 両方向入出力セル | |
| JP2602974B2 (ja) | Ｃｍｏｓ半導体集積回路装置 | |
| US5168341A (en) | Bipolar-cmos integrated circuit having a structure suitable for high integration | |
| JPH08115985A (ja) | 低雑音の半導体集積回路 | |
| JP2714996B2 (ja) | 半導体集積回路装置 | |
| JPS6362904B2 (ja) | ||
| JP2953213B2 (ja) | Ｃｍｏｓ集積回路 | |
| JPH04234160A (ja) | 一体型バイシーモス論理回路 | |
| JPH0427159A (ja) | 半導体装置 | |
| JPH0412627B2 (ja) | ||
| JPH0567738A (ja) | 半導体集積回路装置 | |
| JP2584500B2 (ja) | Ｂｉ−ｃｍｏｓ半導体装置 | |
| JPH05326862A (ja) | 半導体装置 | |
| JPS63228661A (ja) | 半導体集積回路装置 | |
| JPS61208864A (ja) | Ｃ−ｍｏｓ集積回路装置 | |
| JPH029459B2 (ja) | ||
| JPS62268154A (ja) | 半導体装置 | |
| JPH04213919A (ja) | 半導体集積回路 | |
| JPH0314232B2 (ja) |