JPS63228661A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、半導体集
積回路装置のバッファ回路に関するものである。

〔従来技術〕

半導体集積回路装置（以下、ＩＣという）は、ＭＩＳＦ
ＥＴやバイポーラトランジスタ等で構成されるが、この
ＩＣへの信号の入出力は、半導体チップの周辺に設けら
れるバッファ回路を通してなされる。ＭＩＳＦＥＴで構
成するＩＣでは、前記バッファ回路をＰチャネルＭＩＳ
ＦＥＴとＮチャネルＭＩＳＦＥＴからなる相補型ＭＩＳ
ＦＥＴ（Ｃ−ＭＩ　５ＦＥＴ）で構成する傾向にある。

なお、ＭＩＳＦＥＴを使ったＩＣに関しては、例えば、
ＭＯＳインチグリ−テッド　サーキット、ア−ル、イー
、クリーガー　パブリッシング　カンパニー（ＭＯＳ　
　ＩＮＴＥＧＲＡＴＥＤ　　ＣＩＲＣＵＩＴＳ　；Ｒ，
Ｅ、ＫＲＩＥＧＥＲ，ＰＵＢＬＩＳＨＩＮＧ　　ＣＯＭ
ＰＡＮＹ）に記載されている。

〔発明が解決しようとする問題点〕

本発明者は、Ｃ−ＭＩＳＦＥＴからなるバッファ回路に
ついて検討した結果、次の問題点を見出した。

前記ＩＣは、ＭＩＳＦＥＴの微細化に伴って電源電位ｖ
０゜が例えば５ｖから３ｖに低くされる。

しかし、バイポーラトランジスタで構成されるＩＣは、
３ｖより高い電源電圧ＶＣＣ例えば５ｖで動作される。

バイポーラトランジスタで構成されたＩＣの出力も、Ｏ
〜３ｖの範囲で動作するように設計されるのだが、素子
の電気的特性のバラツキによって、′Ｈ″レベルが例え
ば２．５ｖ〜４ｖ程度の範囲で大きく異る。このため、
システムを構成した場合、バイポーラトランジスタで構
成したＩＣとＭＩＳＦＥＴで構成したＩＣが同一のバス
配線に接続されると、ＭＩＳＦＥＴで構成されているＩ
Ｃが高インピーダンス状態とされているときに、その出
力バッファ回路の出力端子に電源電位■。。より高い電
位例えば４ｖが印加されることがある。こうなると、Ｍ
ＩＳＦＥＴからなるＩＣのバッファ回路を構成している
ＰチャネルＭＩＳＦＥＴのソース又はドレインとウェル
領域又は基板の間のＰＮ接合が導通状態となり、ラッチ
アップ等を誘発するようになる。

本発明の目的は、ＩＣの電気的動作の安定化を図ること
にある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、ＰチャネルＭＩＳＦＥＴとＮチャネルＭＩＳ
ＦＥＴからなるバッファ回路の出力端子と、前記Ｐチャ
ネルＭＩＳＦＥＴの間にエンハンスメント型またはディ
プレッション型の第２のＮチャネルＭＩＳＦＥＴを設け
るものである。

〔作用〕

上述した手段によれば、前記バッファ回路が高インピー
ダンス状態とされるときに、出力端子とＰチャネルＭＩ
ＳＦＥＴの間が前記第２のＮチャネルＭＩＳＦＥＴで遮
断されるので、ＰチャネルＭＩＳＦＥＴのソース又はド
レインとウェル領域又は基板の間が導通することがなく
、電気的動作の安定化を図ることができる。

〔発明の実施例〕

以下、本発明の一実施例を図面を用いて説明する。

第１図は、複数の半導体チップで構成したシステムの模
式図である。

第１図において、Ｃｈ−１乃至Ｃｈ−５は単結晶シリコ
ンからなる半導体チップである。ここで、半導体チップ
Ｃｈ−１の回路は例えばバイポーラトランジスタのＴＴ
Ｌ回路で構成され、その電源電圧は５ｖが印加されその
出力電圧は“Ｈ′ルベルが例えば４ｖ、゛′Ｌ′″レベ
ルが例えばＯｖである。その他の半導体チップＣｈ−２
乃至Ｃｈ−５の回路はＣ−ＭＩＳＦＥＴで構成され、そ
の電源電圧は例えば３ｖが印加されその出力電圧はＬｄ
　ＨＩＩレベルが例えば３ｖ、“Ｌ′″レベルが例えば
Ｏｖである。半導体チップＣｈ−１乃至Ｃｈ−５の周辺
にはバッファ回路１が構成されているが、このバッファ
回路１も半導体チップＣｈ−１においては例えばバイポ
ーラトランジスタで構成され、半導体チップｃｈ−２乃
至Ｃｈ−５においてはＣ−ＭＩＳＦＥＴで構成されてい
る。半導体チップＣｈ−１乃至Ｃｈ−４の間は、バス配
線２によって接続されている。このため、後述するよう
に、半導体チップＣｈ−２乃至Ｃｈ−４のバス配線２が
接続されているバッファ回路１は、その半導体チップＣ
ｈ−２乃至Ｃｈ−４の１１　Ｈ！ｊレベルの基準電位■
。。例えば３ｖより高い電位が印加されても正常な電気
的動作を維持できる構成となっている。

一方、半導体チップＣｈ−２とｃｈ−ｓの間は専用の配
線２Ａで接続しているため、Ｃ−ＭＩＳＦＥＴの“Ｈ”
レベルの基準電位ｖ０゜例えば３ｖより高い電位が印加
されることがない。このため、配線２Ａが接続している
バッファ回路１は、後述するように、高速動作を重視し
た構成になっている。

次に、前記バッファ回路１の具体的な構成を説明する。

第２図は、前記バス配線２が接続されるバッファ回路１
の平面図、 第３図は、第１図のＡ−Ａ切断線における断面図である
。

第４図は、第１図に示されたバッファ回路の等価回路で
ある。なお、第１図は、素子の構成を見易くするため、
フィールド絶縁膜４以外の絶縁膜を図示していない。

第２図及び第３図に示すように、半導体チップｃｈは、
Ｎ−型単結晶シリコンからなっており、その表面には半
導体チップｃｈ表面の選択的な熱酸化による酸化シリコ
ン膜からなるフィールド絶縁膜４が、素子領域を規定す
るように形成しである。

また、半導体チップｃｈのＮチャネルＭＩＳＦＥＴが構
成される表面部にはＰ°型ウェル領域３が形成されてい
る。フィールド絶縁膜４のウェル領域３を除いた下の部
分には、Ｐチャネルストッパ領域５を形成している。基
板ｃｈは電源電位ｖ０゜例えば３ｖに接続されて、Ｐチ
ャネルＭＩＳＦＥＴＱ、の電気的動作の安定化を図るよ
うにしている。

第２図において、ポイントＰ□、ｐ、、　ｐ３、Ｐ。

（それぞれｒ、」で示す）で囲んだ領域が、第１図に示
されたバッファ回路１を構成している領域である。なお
、ポイントＰ、、Ｐ、、Ｐｌ、Ｐ４で囲んだ領域には、
出力バッファを構成するＭＩＳＦＥＴのみ示しているが
、図に示されたＭＩＳＦＥＴの他に、入力バッファを構
成するＰチャネルＭＩＳＦＥＴＱ、、ＮチャネルＭＩＳ
ＦＥＴＱ、を設けるようにしてもよい。

第２図及び第３図には、エンハンスメント型のＰチャネ
ルＭ　Ｉ　Ｓ　ＦＥＴＱ、、ディプレッション型のＮチ
ャネルＭＩＳＦＥＴＱ、、エンハンスメント型のＮチャ
ネルＭＩＳＦＥＴＱ、がそれぞれ１個ずつ示されている
。この３個のＭＩＳＦＥＴＱ、、　Ｑ、、　Ｑ、を第４
図に示したように、直列接続してバッファ略凹１を構成
している。第４図に示されたゲートＧ、、Ｇ２、Ｇ３、
Ｇ４のそれぞれは、図示したように接続されてバッファ
回路１の制御回路を構成している。端子ＩＮは、前記制
御回路の入力端子であり、半導体チップｃｈ内で形成さ
れ、他の半導体チップｃｈへ向けて出力されるべき信号
が入力される。ＯＵＴはバッファ回路１の出力端子であ
り、第２図に示したポンディングパッドＰＡＤに接続し
ている。■は、イネーブル端子であり、バッファ回路１
を高インピーダンスにするときにはイネーブル信号ＥＮ
の“Ｈ”レベルが入力され、バッファ回路１を゛′Ｈ″
レベル例えば３ｖから“Ｌ”レベル例えばＯｖの間で動
作させるときは、イネーブル信号ＥＮの“Ｌ”レベルが
入力される。

前記ＰチャネルＭＩＳＦＥＴＱ、は、基板ｃｈ（チップ
）すなわちＮ゛領域、基板ｃｈ表面の熱酸化による酸化
シリコン膜からなるゲート絶縁膜６、Ｐ０型ソース、ド
レイン領域９、例えばＣＶＤによる多結晶シリコン膜か
らなるゲート電極１０のそれぞれを設けて構成している
。ディプレッションＭＩＳＦＥＴＱＤはウェル領域３に
、ゲート絶縁膜６、Ｎ゛型ソース、ドレイン領域７、Ｎ
Ｗ−Ｆ−ヤネル領域８、ゲート電極１０を設けて構成し
ている。

ＮチャネルＭＩＳＦＥＴＱ、はウェル領域３の前記ＭＩ
ＳＦＥＴＱ、から離隔された部分に、ゲート絶縁膜６．
Ｎ＋ソース、ドレイン領域７．ゲート電極１０を設けて
構成している。ＰチャネルＭＩＳＦ　Ｅ　Ｔ　Ｑ、のソ
ース領域９に、第１層目のアルミニウム膜からなる配線
１３ｄが、第１層目の層間絶縁［１１とゲート絶縁膜６
を選択的に除去してなる接続孔１２を通して接続し、こ
れによって電源電位ｖ０゜例えば３ｖが印加される。な
お、前記層間絶縁膜１１は１例えばＣＶＤによる酸化シ
リコン膜又はリンシリケートガラス（Ｐ　Ｓ　Ｇ）膜か
らなり、また、配線１３ｄを構成するためのアルミニウ
ム膜は１例えばスパッタによって形成される。ＭＩＳＦ
ＥＴＱ、のゲート電極１０には、接続孔１２を通してア
ルミニウム配線１３ｆが接続している。この配線１３ｆ
は、第４図のＮＡＮＤゲートＧ□の出力端子に接続して
いる。ドレイン領域９には接続孔１２を通してアルミニ
ウム配線１３ｃが接続し、この配ｍ１３ｃによってディ
プレッションＭＩ　Ｓ　ＦＥＴＱｏの一方の半導体領域
７（ドレイン）と接続している。ＭＩＳＦＥＴＱ、のゲ
ート電極１０にはアルミニウム配線１３ｅが接続孔１２
を通して接続している。配線１３ｅは、第４図に示した
ゲートＧ４の出力端子に接続している。ＭＩＳＦＥＴＱ
Ｏの他方の半導体領域（ソース）７と、ＮチャネルＭＩ
ＳＦ　Ｅ　Ｔ　Ｑ　Ｎのドレイン領域７の間をアルミニ
ウム配線１３ｂが接続し、この配線１３ｂによってバッ
ファ回路１の出力端子であるパッドＰＡＤに接続し′て
いる。ＭＩＳＦＥＴＱ、のゲート電極１０には。

アルミニウム配線１３ｇが接続孔１２を通して接続して
いる。配線１３ｇは第４図に示したゲートＧ３の出力端
子に接続している。ＭＩＳＦＥＴＱ、のソース領域７に
は、アルミニウム配線１３ａが接続孔１２を通して接続
し、この配線１３ａによって回路の接地電位Ｖｓｓ例え
ば○■にされている。

次に、回路動作を説明する。

まず、第２図に示した例えば半導体チップｃｈ−２（Ｃ
−ＭＩＳＦＥＴ動作）のバッファ回路１の出力端子が高
インピーダンス状態であり、半導体チップＣｈ−１（Ｔ
ＴＬ動作）からバス配線２に、ｖｏ。レベル例えば３ｖ
より高い電位例えば４Ｖの信号が出力されているとする
。

ここで、半導体チップＣｈ−２のバッファ回路１が高イ
ンピーダンス状態のときには、第４図のイネーブル端子
ＥＮに“Ｈ″レベルイネーブル信号ＥＮが入力されてい
る。これにより１Ｍｌ５Ｆ　Ｅ　Ｔ　Ｑｐ　、Ｑｏ、Ｑ
、のいずれのゲート電極１０も“Ｌ　Ｐ？レベル例えば
Ｏｖが印加される。これにより、まず、ＰチャネルＭＩ
ＳＦＥＴＱ、及びＮチャネルＭＩＳＦＥＴＱ、４は非導
通状態にされる。

ディプレッションＭＩＳＦＥＴＱ、のソース７すなわち
配！１３ｂ及びパッドＰＡＤを通してバス配線２に接続
している半導体領域７は、電源電位Ｖ。。より高い電位
例えば４ｖにされる。ところが、ＰチャネルＭＩＳＦＥ
ＴＱＰが設けられているＮ−領域ｃｈは、電源電位■。

。レベル例えば３ｖとなっているので、ＰチャネルＭＩ
ＳＦＥＴＱ、のドレイン領域９の電位が例えば３ｖ以上
にならないとリークを生じない、一方、ディプレッショ
ンＭＩＳＦＥＴＱ、のゲート電極１０はＯＶに維持され
ているので、ソース、ドレイン７の双方が例えば３ｖに
なると非導通状態となる。すなわち、いずれのＭ　Ｉ　
Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　Ｐ　−Ｑ　ｏ、Ｑ、も非導通状態
とされ、バス配線２の電位がＶ。。例えば３ｖより高電
位例えば４ｖであっても、ＰチャネルＭＩＳＦＥＴＱ、
のドレイン領域９と基板ｃｈの間が順バイアスされるこ
とはなく、リーク電流を生じることがない。

次に、前記バッファ回路１からバス配線２へ信号を出力
するときの回路動作について説明する。

まず、第４図に示したイネーブル端子ＥＮにｔｌ　Ｌ”
レベルのイネーブル信号ＥＮが入力される。

これにより、入力端子ＩＮにＩＩ　ＨＩＩレベルの信号
が入力されると、ＰチャネルＭＩＳＦＥＴＱ、とディプ
レッションＭＩＳＦＥＴＱ、は導通状態。

ＮチャネルＭＩＳＦＥＴＱ、は非導通状態にされ、出力
端子ＯＵＴからバス配線２へ電源電位Ｖ。、レベル例え
ば約３■の信号が出力される。

ここで、ＰチャネルＭＩＳＦＥＴＱ、と出力端子ＯＵＴ
の間の素子をディプレッションＭＩＳＦＥＴＱ、とする
ことにより、バッファ回路１からの出力信号のレベルを
下げないようにしている。

前記入力端子ＩＮに′″Ｌ″Ｌ″レベルが人力されると
、ＰチャネルＭＩＳＦＥＴＱ、とディプレッションＭＩ
ＳＦＥＴＱ、は非導通状態とされ、ＮチャネルＭＩＳＦ
ＥＴＱ、は導通状態とされる。

これにより、出力端子ＯＵＴからバス配線２に接地電位
Ｖｓｓレベルの信号例えばＯｖが出力される。

ディプレッションＭＩＳＦＥＴＱ、のしきい値は１例え
ば−１ｖ〜−３ｖ程度、すなわち出力端子ＯＵＴに電源
電位ｖ０゜より高い電位が印加されたときに、その電位
を遮断できる程度のものであればよい。

次に５第１図に示した配線２Ａに接続されるバッファ回
路１すなわちバス配線２に接続されず。

したがって出力端子ＯＵＴに電源電位ｖ０゜例えば３Ｖ
以上の電位が印加されないバッファ回路１の構成につい
て説明する。

第５図はバス配線２に接続されないバッファ回路１の平
面図、 第６図は、第５図に示した回路の等価回路である。

第６図に示したように、バス配線２に接続されないバッ
ファ回路１は、ＰチャネルＭＩＳＦＥＴＱ、とＮチャネ
ルＭＩＳＦＥＴＱＨとで構成されている。すなわち、パ
ッドＰＡＤから延在する出力配線１３ｂが、Ｐチャネル
ＭＩＳＦＥＴＱ、のドレイン領域９と、ＮチャネルＭ　
Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　ＱＮのドレイン領域７とにそれぞ
れ接続孔１２を通して接続している。また、アルミニウ
ム配線１３ｇすなわちバッファ回路１の入力端子が、Ｐ
チャネルＭＩＳＦＥＴＱ、のゲート電極１０と、Ｎチャ
ネルＭＩＳＦ　Ｅ　Ｔ　Ｑ、４のゲート電極１０のそれ
ぞれに接続孔１２を通して接続している。ＰチャネルＭ
ＩＳＦＥＴＱ、のソース領域９には、電源電位ｖ０゜例
えば３Ｖの配線１３ｄが接続孔１２を通して接続してい
る。

また、ＮチャネルＭＩＳＦＥＴＱ、のソース領域７には
接地電位Ｖｓｇ例えばＯｖの配線１３ａが接続孔１２を
通して接続している。

このように、バス配線２に接続されないバッファ回路１
では、ＰチャネルＭＩＳＦＥＴＱ、と出力端子ＯＵＴの
間にディプレッションＭＩＳＦＥＴ　Ｑ　ｏを接続しな
いようにして、動作速度の高速化を図るようにしている
。

第５図と、第２図を較べると、ＰチャネルＭＩＳＦＥＴ
Ｑ、、ディプレッションＭＩＳＦＥＴＱ、。

ＮチャネルＭＩＳＦＥＴＱＨのそれぞれのレイアウトは
、バス配線２に接続するバッファ回路１とバス配線２に
接続されないバッファ回路１とで同じになっている。す
なわち、バッファ回路１の構成にディプレッションＭＩ
ＳＦＥＴＱ、を加えるか否は、アルミニウム配線１３の
レイアウトによっている。

なお、第５図に示したバッファ回路１には、ポイントＰ
工、Ｐ２、Ｐ３、Ｐ４で示したセル領域内に。

入カバソファを構成するＰチャネルＭＩＳＦＥＴＱ、及
びＮチャネルＭＩＳＦＥＴＱ工が設けられていないが、
それら人力バッファ回路を構成するためのＰチャネルＭ
ＩＳＦＥＴＱ、、ＮチャネルＭＩＳＦＥＴＱ、を設ける
ようにしてもよい。

次に、ディプレッションＭＩＳＦＥＴＱ、を容量素子と
して使用し、これによってノイズ低減を図った出カバソ
ファ回路について説明する。

第７図は、ディプレッションＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　
Ｑ。

を容量素子として使用したバッファ回路１の平面図。

第８図は、第７図に示したバッファ回路１の等価回路で
ある。

第７図に示すように、入力端子であるアルミニウム配線
１３ｇが、ＰチャネルＭＩＳＦＥＴＱ、とＮチャネルＭ
ＩＳＦＥＴＱＮのそれぞれのゲート電極１０に接続孔１
２を通して接続している。また。

ＰチャネルＭＩＳＦＥＴＱＰと、ディプレッションＭＩ
ＳＦＥＴＱ、のゲート電極１０の間をアルミニウム配ｍ
１３ｓが接続している。また、パッドＰＡＤから延在す
る出力配線１３ｂが、ＰチャネルＭＩＳＦＥＴＱ、とＮ
チャネルＭＩＳＦＥＴＱ、のそれぞれのドレイン領域９
，７に、ディプレッションＭＩＳＦＥＴＱ、の両方のＮ
３型半導体領域７にそれぞれ接続孔１２を通して接続し
ている。これにより、ＰチャネルＭＩＳＦＥＴＱ、、デ
ィプレッションＭＩＳＦＥＴＱＤ、ＮチャネルＭＩＳＦ
ＥＴＱＮは、第８図に示したように接続される。ディプ
レッションＭＩＳＦＥＴＱｏのゲート電極１０、ゲート
絶縁膜６、双方のＮ゛型半導体領域７及びＮ型半導体領
域８（第３図参照）によって容量素子が構成されている
。

容量素子を入力端子ＩＮと出力端子ＯＵＴの間に接続す
ることにより、低ノイズ化を図ったバッファ回路１が得
られる。

ディプレッションＭＩＳＦＥＴＱ、で容量素子を構成す
るか否かは、アルミニウム配置１Ａ１３の形成工程で決
定される。

なお、ポイントＰ１、Ｐ２．Ｐ、、Ｐ４で囲ったセル領
域内に、入力バッファ回路を構成するためのＰチャネル
ＭＩＳＦＥＴＱ、とＮチャネルＭＩＳＦＥＴＱ、を設け
たものであってもよい。

以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

例えば、バス配線２に接続される出力バッファ回路１の
出力の動作範囲が、ＴＴＬレベルとの間で電気的動作に
支障をきたさない範囲内であれば。

ディプレッションＭＩＳＦＥＴＱ、をエンハンスメント
型のＮチャネルＭＩＳＦＥＴＱ、にしてもよい。

ま−た、第２図、第５図、第７図に示された出力バッフ
ァ回路１は、ＰチャネルＭＩＳＦＥＴＱ、。

ＮチャネルＭＩＳＦＥＴＱ、のそれぞれが１個ずつ設け
られているが、この前段に出力バッファ（プリバッファ
）を構成するためのＰチャネルＭＩＳＦＥＴＱ、、Ｎチ
ャネルＭＩＳＦＥＴＱ、を設けるようにしてもよい。す
なわち、セル内のＰチャネルＭＩＳＦＥＴＱ、及びＮチ
ャネルＭＩＳＦＥＴＱ、の個数は限定されるものではな
く、少くとも出力バッファの最終段を構成するＰチャネ
ルＭＩＳＦＥＴＱ、と出力端子ＯＵＴとの間に、ディプ
レッション型またはエンハンスメント型のＮチャネルＭ
ＩＳＦＥＴを接続できるような構成のものであればよい
。

また、基板ｃｈはＰ−型のもを用い、これにＮ−型ウェ
ル領域を形成し、これらに前記ＰチャネルＭＩＳＦＥＴ
Ｑ、、ディプレッションＭＩＳＦＥＴＱ０、Ｎチャネル
ＭＩＳＦＥＴＱ、を設けるようにしてもよい。

〔発明の効果〕

本願において開示される発明のうち代表的゛なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。

ＰチャネルＭＩＳＦＥＴとＮチャネルＭＩ　５ＦＥＴか
らなるバッファ回路の出力端子と、前記ＰチャネルＭＩ
ＳＦＥＴの間に、ディプレッション型又はエンハンスメ
ント型の第２のＮチャネルＭＩＳＦＥＴを設けたことに
より、バッファ回路が高インピーダンスとされるときに
、出力端子とＰチャネルＭＩＳＦＥＴの間が前記第２の
ＮチャネルＭＩＳＦＥＴによって遮断されるので、出力
端子に電源電位Ｖ。。より高い電圧が印加されてもＰチ
ャネルＭＩＳＦＥＴのソース、ドレイン領域と基板（又
はウェル領域）の間が導通することがない。これにより
、電気的動作の安定化を図ることができる。

【図面の簡単な説明】

第１図は、バイポーラトランジスタからなる半導体チッ
プとＣ−ＭＩＳＦＥＴからなる半導体チップとで構成さ
れるシステムの模式図。 第２図は、バス配線に接続される出カバソファ回路の平
面図、 第３図は、第２図のＡ−Ａ切断線における断面図、 第４図は、前記バッファ回路の等価回路、第５図は、バ
ス配線に接続されない出カバソファ回路の平面図、 第６図は、第５図に示したバッファ回路の等価回路、 第７図は、低ノイズ化を図った出カバソファ回路の平面
図。 第８図は、第７図に示した出カバソファ回路の等価回路
である。 図中、ｃｈ・・・基板、ＱＰ・・・ＰチャネルＭＩＳＦ
ＥＴ、Ｑ、−・・ディプレッジ目ンＭＩＳＦＥＴ、Ｑ。 ・・・ＮチャネルＭＩＳＦＥＴ、Ｐｌ、Ｐ、、Ｐ３．　
Ｐ４・・・セル領域を示すポイント、１・・・バッファ
回路。 ２・・・バス配線、２Ａ・・・チップ間配線、２・・・
ウェル領域、４・・・フィールド絶縁膜、５・・・Ｐチ
ャネルストッパ領域、６・・・ゲート絶縁膜、７・・・
Ｎ゛型ソース、ドレイン領域、８・・・Ｎ型半導体領域
、９・・・Ｐ°型半導体領域、１０・・・ゲート電極、
１１・・・層間絶縁膜、１２．１２Ａ・・・接続孔、１
３・・・アルミニウム配線、１４・・・Ｐ゛型第　　２
　　図 多二ソ１．ｒｙＦ禿、＝ｚｔム

Claims (1)

1. 【特許請求の範囲】 １、半導体チップから出力される信号のバッファ回路を
   ＰチャネルＭＩＳＦＥＴと第１のＮチャネルＭＩＳＦＥ
   Ｔで構成し、前記バッファ回路の出力端子と前記Ｐチャ
   ネルＭＩＳＦＥＴの間にエンハンスメント型またはディ
   プレッション型の第２のＮチャネルＭＩＳＦＥＴを設け
   たことを特徴とする半導体集積回路装置。 ２、前記バッファ回路の出力端子は、バス配線に接続さ
   れ前記出力端子の高インピーダンス時に、前記Ｐチャネ
   ルＭＩＳＦＥＴが接続されている電源電位より高い電位
   が印加可能なことを特徴とする特許請求の範囲第１項記
   載の半導体集積回路装置。 ３、前記第２のＮチャネルＭＩＳＦＥＴは、前記Ｐチャ
   ネルＭＩＳＦＥＴ及び第１のＮチャネルＭＩＳＦＥＴが
   設けられているセルと同一セル内に設けられ、マスタス
   ライス方式によって前記バッファ回路の出力端子とＰチ
   ャネルＭＩＳＦＥＴの間に接続したことを特徴とする特
   許請求の範囲第１項記載の半導体集積回路装置。