JPS59111357A - Ｃ−ｍｏｓ集積回路とその使用方法 - Google Patents
Ｃ−ｍｏｓ集積回路とその使用方法Info
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- JPS59111357A JPS59111357A JP57221217A JP22121782A JPS59111357A JP S59111357 A JPS59111357 A JP S59111357A JP 57221217 A JP57221217 A JP 57221217A JP 22121782 A JP22121782 A JP 22121782A JP S59111357 A JPS59111357 A JP S59111357A
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- 239000000758 substrate Substances 0.000 claims abstract description 25
- 239000004065 semiconductor Substances 0.000 claims abstract description 22
- 238000009792 diffusion process Methods 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims abstract description 9
- 238000002955 isolation Methods 0.000 claims abstract description 4
- 238000000926 separation method Methods 0.000 claims description 13
- 239000010410 layer Substances 0.000 description 11
- 230000000903 blocking effect Effects 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
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- 239000000203 mixture Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
本発明はＣ−ＭＯ８集積回路とその使用方法に関する。
Ｃ−ＭＯ８集積回路はその雑音余裕度の大きさ、低消費
電力、動作電源電圧範囲及び使用温度範囲の広さ等の利
点を有することから適用分野が拡大してきている。
電力、動作電源電圧範囲及び使用温度範囲の広さ等の利
点を有することから適用分野が拡大してきている。
特に最近は、Ｄ−Ａ、Ａ−Ｄ変換器、通信用のコーデッ
ク、アナログ信号処理用ＬＳＩ等のディジタル・アナロ
グ混載ＬＳＩが開発されつつある。
ク、アナログ信号処理用ＬＳＩ等のディジタル・アナロ
グ混載ＬＳＩが開発されつつある。
Ｃ−ＭＯＳ集積回路は一般に半導体の表面領域を利用す
るデバイスであり、信号の担い手であるキャリアは、半
導体基板の表面層数μｍの領域を移動する。しかし、ア
ナログ回路部とデイジタル回路部が混在するＣ−ＭＯＳ
集積回路ではディジタル回路部で生じた電気的ノイズ
がアナログ回路部に影響を与える事が多い。これはその
電気的ノイズ、例えば、ディジタル高周波信号等がキャ
リアとして半導体基板の表面層を伝搬し、アナログ回路
部に吸収される為生じる。
るデバイスであり、信号の担い手であるキャリアは、半
導体基板の表面層数μｍの領域を移動する。しかし、ア
ナログ回路部とデイジタル回路部が混在するＣ−ＭＯＳ
集積回路ではディジタル回路部で生じた電気的ノイズ
がアナログ回路部に影響を与える事が多い。これはその
電気的ノイズ、例えば、ディジタル高周波信号等がキャ
リアとして半導体基板の表面層を伝搬し、アナログ回路
部に吸収される為生じる。
第１図はディジタル回路部とアナログ回路部を有する従
来のＣ−ＭＯ８集稍回路の一例の断面図である。
来のＣ−ＭＯ８集稍回路の一例の断面図である。
第１図において、Ｎ型半導体基板１にはＰウェル２、Ｎ
型拡散層３．Ｐ型拡散層４、酸化膜５及び電極６が形成
され、ディジタル回路部１ｏ及びアナログ回路部２ｏと
が形成されている。
型拡散層３．Ｐ型拡散層４、酸化膜５及び電極６が形成
され、ディジタル回路部１ｏ及びアナログ回路部２ｏと
が形成されている。
このディジタル回路部１ｏとアナログ回路部２００間に
は特別な拡散層等はな■ため、例えばディジタル回路ｓ
１０で発生した電気的ノイズはキャリアとしてＮ型基板
１の中を矢印Ａの様に伝搬し、アナログ回路部２ｏのＰ
ウェル２に吸収され、その中にある能ＴＲｈ素子の特性
に変調を与える欠点を有する。
は特別な拡散層等はな■ため、例えばディジタル回路ｓ
１０で発生した電気的ノイズはキャリアとしてＮ型基板
１の中を矢印Ａの様に伝搬し、アナログ回路部２ｏのＰ
ウェル２に吸収され、その中にある能ＴＲｈ素子の特性
に変調を与える欠点を有する。
本発明の目的は、上記欠点を除去し、ディジタル回路部
とアナログ回路部の間に電気的ノイズをしゃ断するため
の分離部を設けたＣ−ＭＯ８集積回路を提供することに
ある。
とアナログ回路部の間に電気的ノイズをしゃ断するため
の分離部を設けたＣ−ＭＯ８集積回路を提供することに
ある。
本発明の他の目的は、Ｃ−ＭＯ８集積回路の基板がＮ型
半導体基板の場合は前記分離部に最低電位を印加し、Ｃ
−ＭＯ８集積回路の基板がＰ型半導体基板の場合は前記
分離部に最高電位を印加して使用することにより電気的
ノイズの影響をなくすＣ−ＭＯ８集槓回路の使用方法を
提供することにある。
半導体基板の場合は前記分離部に最低電位を印加し、Ｃ
−ＭＯ８集積回路の基板がＰ型半導体基板の場合は前記
分離部に最高電位を印加して使用することにより電気的
ノイズの影響をなくすＣ−ＭＯ８集槓回路の使用方法を
提供することにある。
本発明のＣ−ＭＯ８集積回路は、−導電型半導体基板上
に形成されたディジタル回路部と、アナログ回路部と、
前記ディジタル回路部とアナログ回路部間に形成された
前記ディジタル回路部とアナログ回路部とを分離するた
めの反対導電型拡散層と該拡散層に接続する電極とを有
する分離部とを含んで構成される。
に形成されたディジタル回路部と、アナログ回路部と、
前記ディジタル回路部とアナログ回路部間に形成された
前記ディジタル回路部とアナログ回路部とを分離するた
めの反対導電型拡散層と該拡散層に接続する電極とを有
する分離部とを含んで構成される。
また、本発明のＣ−ＭＯ８集積回路の使用方法は、−導
電型半導体基板上に形成されたディジタル回路部と、ア
ナログ回路部と、前記ディジタル回路部とアナログ回路
部間に形成された前記ディジタル回路部とアナログ回路
部とを分離するための反対導電型拡散層と該拡散層に接
続する電極とを有する分離部とを含んで構成されるＣ−
ＭＯ８集積回路の前記−導電型半導体基板がＮ型半導体
基板の場合は前記分離部を使用する電位の最低電位に保
ち、前記−導電型半導体基板がＰ型半導体基板の場合は
前記分離部を使用する電位の最高電位に保って使用する
ことにある。
電型半導体基板上に形成されたディジタル回路部と、ア
ナログ回路部と、前記ディジタル回路部とアナログ回路
部間に形成された前記ディジタル回路部とアナログ回路
部とを分離するための反対導電型拡散層と該拡散層に接
続する電極とを有する分離部とを含んで構成されるＣ−
ＭＯ８集積回路の前記−導電型半導体基板がＮ型半導体
基板の場合は前記分離部を使用する電位の最低電位に保
ち、前記−導電型半導体基板がＰ型半導体基板の場合は
前記分離部を使用する電位の最高電位に保って使用する
ことにある。
第２図は本発明の一実施例の断面図である。
第２図において、ディジタル回路部１ｏとアナログ回路
部２ｏの間にはＰウェル２′、Ｐ型拡散層４′及び電極
６′ からなる分離部３ｏが形成しである。そしてこの
Ｃ−ＭＯ８集瑣回路を使用する場合は、を極６′ にこ
のＣ−ＭＯ８集積回路で使用する最低電位を与えておく
。
部２ｏの間にはＰウェル２′、Ｐ型拡散層４′及び電極
６′ からなる分離部３ｏが形成しである。そしてこの
Ｃ−ＭＯ８集瑣回路を使用する場合は、を極６′ にこ
のＣ−ＭＯ８集積回路で使用する最低電位を与えておく
。
この様なＣ−ＭＯ８集桜回路とその使用方法によれば、
例えばディジタル回路部１ｏで発生した電気ノイズは分
離部３ｏでカットされアナログ回路部２０に達すること
はない。すなわち、電気ノイズが正電荷より構成される
ものであればＰウェル２′ により吸収され、電極６′
で外部に引出される。又電気ノイズが負電荷より構成
されるものであれば、Ｐウェル２′ 近傍に形成される
空乏層により反ばつされアナログ回路ｇ（１２０に達す
ることはない。
例えばディジタル回路部１ｏで発生した電気ノイズは分
離部３ｏでカットされアナログ回路部２０に達すること
はない。すなわち、電気ノイズが正電荷より構成される
ものであればＰウェル２′ により吸収され、電極６′
で外部に引出される。又電気ノイズが負電荷より構成
されるものであれば、Ｐウェル２′ 近傍に形成される
空乏層により反ばつされアナログ回路ｇ（１２０に達す
ることはない。
上記説明ではＣ−ＭＯ８集積回路をＮ型半導体基板上に
形成した場合について述べたが、Ｃ−ＭＯ８集権回路を
Ｐ型半導体基板上に形成した場合は分離部の電極を使用
する最高電位に保つことにより、上記説明と同様に電気
的ノイズの影響をなくすことができる。
形成した場合について述べたが、Ｃ−ＭＯ８集権回路を
Ｐ型半導体基板上に形成した場合は分離部の電極を使用
する最高電位に保つことにより、上記説明と同様に電気
的ノイズの影響をなくすことができる。
以上評紬に説明したように、本発明によれば、ディジタ
ル回路部とアナログ回路部の間に′電気的ノイズをしゃ
断するための分離部を設けたＣ −ＭＯ８集梳回路と、
このＣ−ＭＯ５集積回路の基板の棟頬によシ分離部の電
ｔｉを使用する最低又は最高の電位に保つことにより電
気的ノイズの影響をなくすＣ−ＭＯ８集積回路の使用方
法が得られるのでその効果は大きい。
ル回路部とアナログ回路部の間に′電気的ノイズをしゃ
断するための分離部を設けたＣ −ＭＯ８集梳回路と、
このＣ−ＭＯ５集積回路の基板の棟頬によシ分離部の電
ｔｉを使用する最低又は最高の電位に保つことにより電
気的ノイズの影響をなくすＣ−ＭＯ８集積回路の使用方
法が得られるのでその効果は大きい。
第１図はディジタル回路部とアナログ回路部を有する従
来のＣ，−ＭＯ８集積回路の一例の断面図、第２図は本
発明の一実施例の断面図である。 １・・・・・・Ｎ型半導体基板、２．２’・・・・・・
Ｐウェル、３・・・・・・Ｎ型拡散層、４．４’ ・・
・・・・Ｐ型拡散層、５・・・・・・酸化膜、６．６’
・・・・・・電極、１０・・・・・・ディジタル回
路部、２０・・・・・・アナログ回路部、３０・・・・
・・分離部。
来のＣ，−ＭＯ８集積回路の一例の断面図、第２図は本
発明の一実施例の断面図である。 １・・・・・・Ｎ型半導体基板、２．２’・・・・・・
Ｐウェル、３・・・・・・Ｎ型拡散層、４．４’ ・・
・・・・Ｐ型拡散層、５・・・・・・酸化膜、６．６’
・・・・・・電極、１０・・・・・・ディジタル回
路部、２０・・・・・・アナログ回路部、３０・・・・
・・分離部。
Claims (2)
- （１）−導電型半導体基板上に形成されたディジタル回
路部と、アナログ回路部と、前記ディジタル回路部とア
ナログ回路部間に形成された前記ディジタル回路部とア
ナログ回路部とを分離するための反対導電型拡散層と該
拡散層に接続する電極とを有する分離部とを含むことを
特徴とするＣ−ＭＯ８集積回路。 - （２）−導電型半導体基板上に形成されたディジタル回
路部と、アナログ回路部と、前記ディジタル回路部とア
ナログ回路部間に形成された前記ディジタル回路部とア
ナログ回路部とを分離するための反対導電型拡散層と該
拡散層に接続する電極とを有する分離部とを含んで構成
されるＣ−ＭＯ８集積回路の前記−導電型半導体基板が
Ｎ型半導体基板の場合は前記分離部を使用電位の最低電
位に保ち、前記−導電型半導体基板がＰ型半導体基板の
場合は前記分離部を使用電位の最高電位に保って使用す
ることを特徴とするＣ−ＭＯ８集積回路の使用方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57221217A JPS59111357A (ja) | 1982-12-17 | 1982-12-17 | Ｃ−ｍｏｓ集積回路とその使用方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57221217A JPS59111357A (ja) | 1982-12-17 | 1982-12-17 | Ｃ−ｍｏｓ集積回路とその使用方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59111357A true JPS59111357A (ja) | 1984-06-27 |
| JPS6258668B2 JPS6258668B2 (ja) | 1987-12-07 |
Family
ID=16763295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57221217A Granted JPS59111357A (ja) | 1982-12-17 | 1982-12-17 | Ｃ−ｍｏｓ集積回路とその使用方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59111357A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH029161A (ja) * | 1988-06-28 | 1990-01-12 | Nec Corp | 半導体集積回路装置 |
| EP0407048A2 (en) * | 1989-07-03 | 1991-01-09 | Advanced Micro Devices, Inc. | A dual channel A/D and D/A converter |
| JPH10242312A (ja) * | 1997-02-27 | 1998-09-11 | Sony Corp | 半導体装置及びその製造方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02139770U (ja) * | 1989-04-26 | 1990-11-21 | ||
| JPH0593852U (ja) * | 1991-12-20 | 1993-12-21 | 株式会社ビビッド | 表装電話帳 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5279787A (en) * | 1975-12-26 | 1977-07-05 | Toshiba Corp | Integrated circuit device |
-
1982
- 1982-12-17 JP JP57221217A patent/JPS59111357A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5279787A (en) * | 1975-12-26 | 1977-07-05 | Toshiba Corp | Integrated circuit device |
| US4163245A (en) * | 1975-12-26 | 1979-07-31 | Tokyo Shibaura Electric Co., Ltd. | Integrated circuit device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH029161A (ja) * | 1988-06-28 | 1990-01-12 | Nec Corp | 半導体集積回路装置 |
| EP0407048A2 (en) * | 1989-07-03 | 1991-01-09 | Advanced Micro Devices, Inc. | A dual channel A/D and D/A converter |
| JPH10242312A (ja) * | 1997-02-27 | 1998-09-11 | Sony Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6258668B2 (ja) | 1987-12-07 |
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