JPH10242312A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH10242312A JPH10242312A JP9044312A JP4431297A JPH10242312A JP H10242312 A JPH10242312 A JP H10242312A JP 9044312 A JP9044312 A JP 9044312A JP 4431297 A JP4431297 A JP 4431297A JP H10242312 A JPH10242312 A JP H10242312A
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- layer
- semiconductor layer
- buried layer
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 366
- 238000004519 manufacturing process Methods 0.000 title claims description 31
- 238000002955 isolation Methods 0.000 claims abstract description 136
- 239000000758 substrate Substances 0.000 claims description 107
- 238000000926 separation method Methods 0.000 claims description 33
- 238000000034 method Methods 0.000 claims description 20
- 238000000605 extraction Methods 0.000 claims description 19
- 238000009792 diffusion process Methods 0.000 claims description 18
- 230000015572 biosynthetic process Effects 0.000 claims description 14
- 230000005669 field effect Effects 0.000 claims 2
- 230000035945 sensitivity Effects 0.000 abstract description 9
- 239000010410 layer Substances 0.000 description 370
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 54
- 229910052710 silicon Inorganic materials 0.000 description 54
- 239000010703 silicon Substances 0.000 description 54
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 20
- 229910052814 silicon oxide Inorganic materials 0.000 description 20
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 18
- 238000000137 annealing Methods 0.000 description 18
- 238000005468 ion implantation Methods 0.000 description 15
- 239000000969 carrier Substances 0.000 description 14
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 12
- 229910052796 boron Inorganic materials 0.000 description 12
- 238000010438 heat treatment Methods 0.000 description 12
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 10
- 239000012535 impurity Substances 0.000 description 10
- 150000002500 ions Chemical class 0.000 description 10
- 229910052698 phosphorus Inorganic materials 0.000 description 10
- 239000011574 phosphorus Substances 0.000 description 10
- 239000012299 nitrogen atmosphere Substances 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 239000012298 atmosphere Substances 0.000 description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 6
- 230000007547 defect Effects 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 239000001301 oxygen Substances 0.000 description 6
- 229910052760 oxygen Inorganic materials 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000010953 base metal Substances 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000031700 light absorption Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
- H01L27/14689—MOS based technologies
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/1463—Pixel isolation structures
Landscapes
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Electromagnetism (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Light Receiving Elements (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】性能の良好なフォトトランジスタ間のクロスト
ークが良好で、同じ基板に形成されているバイポーラト
ランジスタ、ＭＯＳトランジスタの相互作用を抑制でき
る半導体装置を提供する。 【解決手段】受光素子等の素子ブロック相互をＮ型分離
領域で分離し、受光素子を含む素子ブロックではＰ型埋
込層を共通として設け、その他の素子ブロックでブロッ
ク毎に独立したＰ型埋込層を設ける。
ークが良好で、同じ基板に形成されているバイポーラト
ランジスタ、ＭＯＳトランジスタの相互作用を抑制でき
る半導体装置を提供する。 【解決手段】受光素子等の素子ブロック相互をＮ型分離
領域で分離し、受光素子を含む素子ブロックではＰ型埋
込層を共通として設け、その他の素子ブロックでブロッ
ク毎に独立したＰ型埋込層を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、受光素子、バイポ
ーラ素子、ＣＭＯＳ素子等を一つの半導体基板に搭載
し、これらの半導体素子の分離を良好にした半導体装置
及び製造方法に関し、更に詳しくは、受光素子の場合に
は隣接するフォトダイオード間での漏れ電流が少なくク
ロストーク特性に優れ、バイポーラ素子、ＣＭＯＳ素子
等の半導体装置の場合には、半導体基板を通して回り込
むノイズ、回路動作の干渉を防止できる半導体装置及び
その製造方法に関する。
ーラ素子、ＣＭＯＳ素子等を一つの半導体基板に搭載
し、これらの半導体素子の分離を良好にした半導体装置
及び製造方法に関し、更に詳しくは、受光素子の場合に
は隣接するフォトダイオード間での漏れ電流が少なくク
ロストーク特性に優れ、バイポーラ素子、ＣＭＯＳ素子
等の半導体装置の場合には、半導体基板を通して回り込
むノイズ、回路動作の干渉を防止できる半導体装置及び
その製造方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】多くの
素子を一つの半導体基板に集積して半導体集積回路を作
るためには、各々の素子がそれぞれ分離されていなけれ
ばならない。
素子を一つの半導体基板に集積して半導体集積回路を作
るためには、各々の素子がそれぞれ分離されていなけれ
ばならない。
【０００３】一般的に、半導体素子の分離は、周囲と底
部をｐ型シリコンの分離用拡散層とｐ型基板で取り囲ま
れたＮ型シリコンの中に素子を作りこみ、Ｐ型シリコン
基板の電位を半導体集積回路の最低電位とする。そうす
ることにより、Ｎ型シリコン部分は、Ｐ型シリコン基板
の電位と同じか、正の電位となるため、逆バイアスされ
たＰＮ接合が形成され、素子間を分離している。
部をｐ型シリコンの分離用拡散層とｐ型基板で取り囲ま
れたＮ型シリコンの中に素子を作りこみ、Ｐ型シリコン
基板の電位を半導体集積回路の最低電位とする。そうす
ることにより、Ｎ型シリコン部分は、Ｐ型シリコン基板
の電位と同じか、正の電位となるため、逆バイアスされ
たＰＮ接合が形成され、素子間を分離している。
【０００４】フォトダイオードを複数個ワンチップ化し
た半導体装置の断面構造の例を図１６に示す。この図に
は示さないが、同じ半導体基板にはフォトダイオードの
他に例えばフォトダイオードの出力を増幅する機能を有
するバイポーラ素子などが集積されている。そのため、
図１６に示すフォトダイオードを含む半導体装置は、一
般的にバイポーラトランジスタの製造方法に従って製造
される。
た半導体装置の断面構造の例を図１６に示す。この図に
は示さないが、同じ半導体基板にはフォトダイオードの
他に例えばフォトダイオードの出力を増幅する機能を有
するバイポーラ素子などが集積されている。そのため、
図１６に示すフォトダイオードを含む半導体装置は、一
般的にバイポーラトランジスタの製造方法に従って製造
される。
【０００５】図１６に示す半導体装置は、低濃度のＰ型
シリコン基板１１を共通のアノードとするアノードコモ
ンタイプのフォトダイオードのペアＰＤ１とＰＤ２、Ｐ
型埋込層１２ａを共通のアノードとするアノードコモン
タイプのフォトダイオードのペアＰＤ３とＰＤ４とを有
している。Ｐ型半導体基板１１の上にはＮ型エピタキシ
ャル半導体層１３が形成され、Ｐ型半導体基板１１とＰ
Ｎ接合を構成している。そのＮ型エピタキシャル半導体
層１３の表面にはＮ型拡散層１４が形成され、カソード
取り出し層を構成している。フォトダイオードＰＤ１と
ＰＤ２とは、Ｎ型エピタキシャル半導体層１３とＰ型半
導体基板１１の境界領域に形成されたＰ型高濃度埋込層
１２ｂとＮ型エピタキシャル半導体層１３表面からその
Ｐ型高濃度埋込層１２ｂに到達するＰ型分離層１６とか
ら構成されるＰ型分離領域で分離されている。フォトダ
イオードのＰＤ１とＰＤ２のＮ型エピタキシャル半導体
層１３は、それぞれ周囲と底面をＰ型半導体領域１６、
１２ａ、１２ｂ、１１で囲まれている。
シリコン基板１１を共通のアノードとするアノードコモ
ンタイプのフォトダイオードのペアＰＤ１とＰＤ２、Ｐ
型埋込層１２ａを共通のアノードとするアノードコモン
タイプのフォトダイオードのペアＰＤ３とＰＤ４とを有
している。Ｐ型半導体基板１１の上にはＮ型エピタキシ
ャル半導体層１３が形成され、Ｐ型半導体基板１１とＰ
Ｎ接合を構成している。そのＮ型エピタキシャル半導体
層１３の表面にはＮ型拡散層１４が形成され、カソード
取り出し層を構成している。フォトダイオードＰＤ１と
ＰＤ２とは、Ｎ型エピタキシャル半導体層１３とＰ型半
導体基板１１の境界領域に形成されたＰ型高濃度埋込層
１２ｂとＮ型エピタキシャル半導体層１３表面からその
Ｐ型高濃度埋込層１２ｂに到達するＰ型分離層１６とか
ら構成されるＰ型分離領域で分離されている。フォトダ
イオードのＰＤ１とＰＤ２のＮ型エピタキシャル半導体
層１３は、それぞれ周囲と底面をＰ型半導体領域１６、
１２ａ、１２ｂ、１１で囲まれている。
【０００６】同様に、Ｐ型埋込層１２ａを共通のアノー
ドとするＰＤ３とＰＤ４のＮ型半導体領域は、Ｎ型エピ
タキシャル半導体層１３の表面からＰ型埋込層１２ａに
到達しているＰ型分離層１６とＰ型埋込層１２ａとで周
囲と底面を包囲されて互いに分離されている。
ドとするＰＤ３とＰＤ４のＮ型半導体領域は、Ｎ型エピ
タキシャル半導体層１３の表面からＰ型埋込層１２ａに
到達しているＰ型分離層１６とＰ型埋込層１２ａとで周
囲と底面を包囲されて互いに分離されている。
【０００７】この図１６に示すフォトダイオードには、
次のような問題点がある。まず、Ｐ型シリコン基板１１
を共通のアノードとするアノードコモンタイプのＰＤ
１、ＰＤ２について説明する。これらのフォトダイオー
ド下部のＰ型シリコン基板１１は低濃度であり、少数キ
ャリアの拡散長が長い。そのため、空乏層２０が大きい
ため受光感度は良いが、アノードであるＰ型シリコン基
板１１の寄生抵抗が高く、周波数特性が低いという問題
がある。
次のような問題点がある。まず、Ｐ型シリコン基板１１
を共通のアノードとするアノードコモンタイプのＰＤ
１、ＰＤ２について説明する。これらのフォトダイオー
ド下部のＰ型シリコン基板１１は低濃度であり、少数キ
ャリアの拡散長が長い。そのため、空乏層２０が大きい
ため受光感度は良いが、アノードであるＰ型シリコン基
板１１の寄生抵抗が高く、周波数特性が低いという問題
がある。
【０００８】また、いわゆるクロストーク特性も問題で
ある。即ち、一方のフォトダイオード（図ではＰＤ１）
に光が入射した際に、共通のアノードであるＰ型シリコ
ン基板１１中での少数キャリアである電子の拡散長が長
いため、他方のフォトダイオードのＰＮ接合部まで少数
キャリアである電子が到達し、本来は光が当たっていな
いため出力電流がゼロであるはずのフォトダイオード
（図ではＰＤ２）からも光電流が検出されるいわゆるク
ロストーク現象が生じる。
ある。即ち、一方のフォトダイオード（図ではＰＤ１）
に光が入射した際に、共通のアノードであるＰ型シリコ
ン基板１１中での少数キャリアである電子の拡散長が長
いため、他方のフォトダイオードのＰＮ接合部まで少数
キャリアである電子が到達し、本来は光が当たっていな
いため出力電流がゼロであるはずのフォトダイオード
（図ではＰＤ２）からも光電流が検出されるいわゆるク
ロストーク現象が生じる。
【０００９】このようなクロストーク現象を抑制する目
的で、図１７に示すような構造が用いられる。この図１
７においては、図１６と共通の構成部分には同一の符号
を付してその説明は省略する。このフォトダイオードの
構造は、各フォトダイオードの周囲をｐ型埋込層１２ｂ
とＰ型分離層１６で構成されるＰ型分離領域で包囲して
いる。また、Ｐ型基板１１とｎ型エピタキシャル半導体
層１３との境界に設けられたｎ型埋込層１８とＮ型エピ
タキシャル半導体層表面からＮ型埋込層１８に到達して
いるＮ型分離層１９で構成されるＮ型分離領域で各フォ
トダイオードを包囲し、このＮ型分離領域の電位をＰ型
シリコン基板１１より高い電位の、例えば半導体集積回
路の電源電圧（Ｖｃｃ）電位とし、Ｎ型分離領域とＰ型
分離領域との間に生成する空乏層２２によりＰ型シリコ
ン基板１１を走行するキャリアをこのＮ型分離領域で捕
獲するものである。
的で、図１７に示すような構造が用いられる。この図１
７においては、図１６と共通の構成部分には同一の符号
を付してその説明は省略する。このフォトダイオードの
構造は、各フォトダイオードの周囲をｐ型埋込層１２ｂ
とＰ型分離層１６で構成されるＰ型分離領域で包囲して
いる。また、Ｐ型基板１１とｎ型エピタキシャル半導体
層１３との境界に設けられたｎ型埋込層１８とＮ型エピ
タキシャル半導体層表面からＮ型埋込層１８に到達して
いるＮ型分離層１９で構成されるＮ型分離領域で各フォ
トダイオードを包囲し、このＮ型分離領域の電位をＰ型
シリコン基板１１より高い電位の、例えば半導体集積回
路の電源電圧（Ｖｃｃ）電位とし、Ｎ型分離領域とＰ型
分離領域との間に生成する空乏層２２によりＰ型シリコ
ン基板１１を走行するキャリアをこのＮ型分離領域で捕
獲するものである。
【００１０】しかし、この図１７に示した構造において
も、同図に示すように、Ｐ型シリコン基板１１内部で発
生したキャリアは完全にはＮ型分離領域に捕獲されず、
Ｐ型シリコン基板１１内部を走行し、フォトダイオード
ＰＤ１から隣接するフォトダイオードＰＤ２に到達する
キャリアも、Ｎ型分離領域がない場合に比べれば良好な
ものの、クロストーク特性は必ずしも満足できる程度に
はなかった。
も、同図に示すように、Ｐ型シリコン基板１１内部で発
生したキャリアは完全にはＮ型分離領域に捕獲されず、
Ｐ型シリコン基板１１内部を走行し、フォトダイオード
ＰＤ１から隣接するフォトダイオードＰＤ２に到達する
キャリアも、Ｎ型分離領域がない場合に比べれば良好な
ものの、クロストーク特性は必ずしも満足できる程度に
はなかった。
【００１１】一方、図１６に戻って、Ｐ型埋込層１２ａ
を共通のアノードとするアノードコモンタイプのＰＤ
３、ＰＤ４、及び図示していないが、Ｎ型埋込層を共通
のカソードとするカソードコモンタイプのフォトダイオ
ードでは、Ｐ型埋込層１２ａ、Ｎ型埋込層の内部は高濃
度拡散層であるため、少数キャリアの拡散長が短く、光
の当たっていない隣接したフォトダイオードまで到達す
るキャリアが少ないため、クロストークは比較的良好で
ある。
を共通のアノードとするアノードコモンタイプのＰＤ
３、ＰＤ４、及び図示していないが、Ｎ型埋込層を共通
のカソードとするカソードコモンタイプのフォトダイオ
ードでは、Ｐ型埋込層１２ａ、Ｎ型埋込層の内部は高濃
度拡散層であるため、少数キャリアの拡散長が短く、光
の当たっていない隣接したフォトダイオードまで到達す
るキャリアが少ないため、クロストークは比較的良好で
ある。
【００１２】しかしながら、アノードコモンタイプのフ
ォトダイオードＰＤ３、ＰＤ４、カソードコモンタイプ
のフォトダイオードは、共に埋め込み層位置がシリコン
表面からＮ型エピタキシャル層１３の厚さの分だけ深い
位置にあり、そのエピタキシャル層の厚さは同時に形成
されるバイポーラトランジスタの特性を最適化する厚さ
（１〜４μｍ程度）であるため、光の吸収長（７８０μ
ｍの光で９〜１０μｍ）に比べて浅く、空乏層２１が薄
い。そのため、Ｐ型埋込層１２ａ内部で再結合する割合
が多く、受光感度が低下するという問題がある。
ォトダイオードＰＤ３、ＰＤ４、カソードコモンタイプ
のフォトダイオードは、共に埋め込み層位置がシリコン
表面からＮ型エピタキシャル層１３の厚さの分だけ深い
位置にあり、そのエピタキシャル層の厚さは同時に形成
されるバイポーラトランジスタの特性を最適化する厚さ
（１〜４μｍ程度）であるため、光の吸収長（７８０μ
ｍの光で９〜１０μｍ）に比べて浅く、空乏層２１が薄
い。そのため、Ｐ型埋込層１２ａ内部で再結合する割合
が多く、受光感度が低下するという問題がある。
【００１３】また、バイポーラ素子とＣＭＯＳとを一つ
の半導体基板に集積するいわゆるＢｉＣＭＯＳにおいて
も、従来、素子分離が不十分であった。図１８は従来構
造のＢｉＣＭＯＳプロセスで製造されたＮＰＮバイポー
ラトランジスタとＣＭＯＳトランジスタを含む半導体装
置の断面構造を示す。
の半導体基板に集積するいわゆるＢｉＣＭＯＳにおいて
も、従来、素子分離が不十分であった。図１８は従来構
造のＢｉＣＭＯＳプロセスで製造されたＮＰＮバイポー
ラトランジスタとＣＭＯＳトランジスタを含む半導体装
置の断面構造を示す。
【００１４】この半導体装置は、Ｐ型半導体基板３１の
上にＮ型エピタキシャル半導体層３２が形成され、ＮＭ
ＯＳトランジスタとＰＭＯＳトランジスタとで構成され
るＣＭＯＳとＮＰＮトランジスタとがＮ型エピタキシャ
ル半導体層に形成されている。ＣＭＯＳのブロックとＮ
ＰＮトランジスタのブロックがそれぞれ素子ブロックと
なっており、これらの素子ブロックは、上記図１７と同
じくＰ型埋込層３３とＰ型分離層３４とから構成される
Ｐ型分離領域と、Ｎ型埋込層３６とＮ型分離層３７とか
ら構成されるＮ型分離領域とで包囲され、Ｎ型分離領域
の電位をＰ型分離領域より高い電位の、例えば半導体集
積回路の電源電圧（Ｖｃｃ）電位とし、Ｎ型分離領域と
Ｐ型分離領域との間に生成する空乏層によりＰ型シリコ
ン基板３１を走行するキャリアをこのＮ型分離領域で捕
獲するものである。
上にＮ型エピタキシャル半導体層３２が形成され、ＮＭ
ＯＳトランジスタとＰＭＯＳトランジスタとで構成され
るＣＭＯＳとＮＰＮトランジスタとがＮ型エピタキシャ
ル半導体層に形成されている。ＣＭＯＳのブロックとＮ
ＰＮトランジスタのブロックがそれぞれ素子ブロックと
なっており、これらの素子ブロックは、上記図１７と同
じくＰ型埋込層３３とＰ型分離層３４とから構成される
Ｐ型分離領域と、Ｎ型埋込層３６とＮ型分離層３７とか
ら構成されるＮ型分離領域とで包囲され、Ｎ型分離領域
の電位をＰ型分離領域より高い電位の、例えば半導体集
積回路の電源電圧（Ｖｃｃ）電位とし、Ｎ型分離領域と
Ｐ型分離領域との間に生成する空乏層によりＰ型シリコ
ン基板３１を走行するキャリアをこのＮ型分離領域で捕
獲するものである。
【００１５】バイポーラ素子においては、半導体集積回
路中の最低電位（ＧＮＤ）ラインを流れる電流は、Ｐ型
シリコン基板３１内部を流れる。この場合、電流の流れ
るＰ型シリコン基板３１部分は、高抵抗のＰ型シリコン
基板３１内部の抵抗により、本来のＧＮＤ電位より上が
ってしまう。また、Ｐ型シリコン基板３１内部にＡＣ電
流が流れる場合、Ｐ型シリコン基板３１とバイポーラ素
子のＮ型拡散層３６との間に形成されるＰＮ接合容量
も、Ｐ型シリコン基板３１に流れるＡＣ電流の周波数に
従って変化する。そのため、このＰＮ接合容量を通して
Ｐ型シリコン基板３１を通して異なる周波数で動作する
回路ブロック同士でクロストークが生じ、回路動作の干
渉の問題がある。
路中の最低電位（ＧＮＤ）ラインを流れる電流は、Ｐ型
シリコン基板３１内部を流れる。この場合、電流の流れ
るＰ型シリコン基板３１部分は、高抵抗のＰ型シリコン
基板３１内部の抵抗により、本来のＧＮＤ電位より上が
ってしまう。また、Ｐ型シリコン基板３１内部にＡＣ電
流が流れる場合、Ｐ型シリコン基板３１とバイポーラ素
子のＮ型拡散層３６との間に形成されるＰＮ接合容量
も、Ｐ型シリコン基板３１に流れるＡＣ電流の周波数に
従って変化する。そのため、このＰＮ接合容量を通して
Ｐ型シリコン基板３１を通して異なる周波数で動作する
回路ブロック同士でクロストークが生じ、回路動作の干
渉の問題がある。
【００１６】また、この問題は、バイポーラ素子間の問
題にとどまらず、特に、ＢｉＣＭＯＳプロセスにおいて
は、バイポーラ素子部分とＣＭＯＳ部分の間で顕著であ
る。特に、ＣＭＯＳ部分で発生するノイズがバイポーラ
素子部分にＰ型シリコン基板を通じて侵入すると、ノイ
ズがバイポーラ素子で増幅されてしまうという問題があ
る。
題にとどまらず、特に、ＢｉＣＭＯＳプロセスにおいて
は、バイポーラ素子部分とＣＭＯＳ部分の間で顕著であ
る。特に、ＣＭＯＳ部分で発生するノイズがバイポーラ
素子部分にＰ型シリコン基板を通じて侵入すると、ノイ
ズがバイポーラ素子で増幅されてしまうという問題があ
る。
【００１７】本発明は、上記事情に鑑みなされたもの
で、第１に、複数の受光素子、とりわけ複数のフォトト
ランジスタとバイポーラトランジスタ等が同一の半導体
基板に形成された半導体装置における隣接するフォトト
ランジスタ間のクロストークを効果的に抑制し、また、
フォトトランジスタの受光感度の改良、フォトトランジ
スタの周波数特性の改良をすることができる半導体装置
を提供することを目的とする。
で、第１に、複数の受光素子、とりわけ複数のフォトト
ランジスタとバイポーラトランジスタ等が同一の半導体
基板に形成された半導体装置における隣接するフォトト
ランジスタ間のクロストークを効果的に抑制し、また、
フォトトランジスタの受光感度の改良、フォトトランジ
スタの周波数特性の改良をすることができる半導体装置
を提供することを目的とする。
【００１８】また、本発明は、第２に、かかる半導体装
置の製造方法を提供することを目的とする。
置の製造方法を提供することを目的とする。
【００１９】次に、本発明は、第３に、異なる周波数で
動作する複数の素子やＢｉＣＭＯＳが形成された半導体
装置における素子ブロック間のクロストークやノイズの
侵入を防止できる半導体装置を提供することを目的とす
る。
動作する複数の素子やＢｉＣＭＯＳが形成された半導体
装置における素子ブロック間のクロストークやノイズの
侵入を防止できる半導体装置を提供することを目的とす
る。
【００２０】また、本発明は、第４に、かかる半導体装
置の製造方法を提供することを目的とする。
置の製造方法を提供することを目的とする。
【００２１】
【課題を解決するための手段】本発明は、まず第１に、
半導体基板に形成された少なくとも一つの素子を含む素
子ブロックが、底面部を第１導電型埋込層で、側面部を
第１導電型分離領域でそれぞれ包囲され、かつ該第１導
電型分離領域が第２導電型分離領域で包囲されているこ
とを特徴とする半導体装置を提供する。
半導体基板に形成された少なくとも一つの素子を含む素
子ブロックが、底面部を第１導電型埋込層で、側面部を
第１導電型分離領域でそれぞれ包囲され、かつ該第１導
電型分離領域が第２導電型分離領域で包囲されているこ
とを特徴とする半導体装置を提供する。
【００２２】第１発明によれば、例えばフォトトランジ
スタを含む素子ブロックは、底面部と側面部とが第１導
電型領域で囲まれ、更にその第１導電型領域の側面部が
第２導電型分離領域で囲まれている。そのため、例えば
第２導電型分離領域と第１導電型領域の間に逆バイアス
の電圧を印加することにより、第２導電型分離領域の周
囲に広がる空乏層が形成され、隣接する素子ブロックに
向かうキャリアをこの空乏層で取り込み、隣接する素子
ブロックに到達するキャリアを極めて少なくすることが
できるので、クロストーク特性が良好である。
スタを含む素子ブロックは、底面部と側面部とが第１導
電型領域で囲まれ、更にその第１導電型領域の側面部が
第２導電型分離領域で囲まれている。そのため、例えば
第２導電型分離領域と第１導電型領域の間に逆バイアス
の電圧を印加することにより、第２導電型分離領域の周
囲に広がる空乏層が形成され、隣接する素子ブロックに
向かうキャリアをこの空乏層で取り込み、隣接する素子
ブロックに到達するキャリアを極めて少なくすることが
できるので、クロストーク特性が良好である。
【００２３】また、素子ブロックを取り囲む第２導電型
分離領域に逆バイアスの電圧を印加することにより第２
導電型分離領域の周囲に広がる空乏層が、第１導電型埋
込層に到達するように条件を設定すれば、素子ブロック
は、第２導電型分離領域と第１導電型埋込層と空乏層で
取り囲まれることになるので、クロストーク特性はより
向上する。
分離領域に逆バイアスの電圧を印加することにより第２
導電型分離領域の周囲に広がる空乏層が、第１導電型埋
込層に到達するように条件を設定すれば、素子ブロック
は、第２導電型分離領域と第１導電型埋込層と空乏層で
取り囲まれることになるので、クロストーク特性はより
向上する。
【００２４】更に、素子ブロックの下方に配置されてい
る第１導電型埋込層は、フォトダイオードのアノード取
り出し層として機能することができ、この場合、取り出
し配線までの寄生抵抗を低減することができ、これによ
りフォトダイオードの周波数特性を向上させることが可
能である。
る第１導電型埋込層は、フォトダイオードのアノード取
り出し層として機能することができ、この場合、取り出
し配線までの寄生抵抗を低減することができ、これによ
りフォトダイオードの周波数特性を向上させることが可
能である。
【００２５】また更に、第１導電型埋込層の上に第１導
電型エピタキシャル半導体層を設け、更にその上に第２
導電型エピタキシャル半導体層を設ける構造とし、フォ
トトランジスタをこれらのエピタキシャル半導体層に形
成し、バイポーラトランジスタを第２導電型エピタキシ
ャル半導体層に形成する構成とすることができる。これ
により、最適な厚さの第２導電型エピタキシャル半導体
層にバイポーラトランジスタを形成すると共に、深い領
域で受光することができるフォトトランジスタを形成す
ることが可能であり、特性の良好なバイポーラトランジ
スタと受光感度が良好なフォトトランジスタを一つの半
導体基板に形成した半導体装置とすることができる。
電型エピタキシャル半導体層を設け、更にその上に第２
導電型エピタキシャル半導体層を設ける構造とし、フォ
トトランジスタをこれらのエピタキシャル半導体層に形
成し、バイポーラトランジスタを第２導電型エピタキシ
ャル半導体層に形成する構成とすることができる。これ
により、最適な厚さの第２導電型エピタキシャル半導体
層にバイポーラトランジスタを形成すると共に、深い領
域で受光することができるフォトトランジスタを形成す
ることが可能であり、特性の良好なバイポーラトランジ
スタと受光感度が良好なフォトトランジスタを一つの半
導体基板に形成した半導体装置とすることができる。
【００２６】次に、本発明は、第２に、第１導電型半導
体基板上に第１の第１導電型高濃度埋込層を形成する工
程と、該第１導電型半導体基板面に第１導電型エピタキ
シャル半導体層を形成する工程と、該第１導電型エピタ
キシャル半導体層の半導体素子形成予定領域を包囲する
素子分離領域に選択的に上記第１導電型埋込層に達しな
い深さで第２導電型埋込層を形成する工程と、該第１導
電型エピタキシャル半導体層の該第２導電型高濃度埋込
層の内方の素子分離領域に第２の第１導電型埋込層を選
択的に形成する工程と、上記第１導電型エピタキシャル
半導体層の上に第２導電型エピタキシャル半導体層を形
成する工程と、該第２導電型エピタキシャル半導体層の
素子分離領域において該第２導電型エピタキシャル半導
体層の表面から上記第２導電型埋込層に到達する第２導
電型半導体層を形成する工程と、該第２導電型エピタキ
シャル半導体層の素子分離領域において該第２導電型エ
ピタキシャル半導体層の表面から上記第２の第１導電型
埋込層に到達する第１導電型半導体層を形成する工程と
を有することを特徴とする半導体装置の製造方法を提供
する。
体基板上に第１の第１導電型高濃度埋込層を形成する工
程と、該第１導電型半導体基板面に第１導電型エピタキ
シャル半導体層を形成する工程と、該第１導電型エピタ
キシャル半導体層の半導体素子形成予定領域を包囲する
素子分離領域に選択的に上記第１導電型埋込層に達しな
い深さで第２導電型埋込層を形成する工程と、該第１導
電型エピタキシャル半導体層の該第２導電型高濃度埋込
層の内方の素子分離領域に第２の第１導電型埋込層を選
択的に形成する工程と、上記第１導電型エピタキシャル
半導体層の上に第２導電型エピタキシャル半導体層を形
成する工程と、該第２導電型エピタキシャル半導体層の
素子分離領域において該第２導電型エピタキシャル半導
体層の表面から上記第２導電型埋込層に到達する第２導
電型半導体層を形成する工程と、該第２導電型エピタキ
シャル半導体層の素子分離領域において該第２導電型エ
ピタキシャル半導体層の表面から上記第２の第１導電型
埋込層に到達する第１導電型半導体層を形成する工程と
を有することを特徴とする半導体装置の製造方法を提供
する。
【００２７】この製造方法によれば、上記第１発明のク
ロストーク特性が良好で、特性の良好なバイポーラトラ
ンジスタ等と受光感度が良好なフォトトランジスタを一
つの半導体基板に形成した半導体装置の構造を実現する
ことができる。
ロストーク特性が良好で、特性の良好なバイポーラトラ
ンジスタ等と受光感度が良好なフォトトランジスタを一
つの半導体基板に形成した半導体装置の構造を実現する
ことができる。
【００２８】次に、本発明は、第３に、半導体基板に形
成された少なくとも一つの素子を含む素子ブロックが、
底面部に各素子ブロック毎に独立して設けられている第
１導電型埋込層を含む第１導電型分離領域で包囲され、
かつ該第１導電型分離領域の側部が第２導電型分離領域
で包囲されていることを特徴とする半導体装置を提供す
る。
成された少なくとも一つの素子を含む素子ブロックが、
底面部に各素子ブロック毎に独立して設けられている第
１導電型埋込層を含む第１導電型分離領域で包囲され、
かつ該第１導電型分離領域の側部が第２導電型分離領域
で包囲されていることを特徴とする半導体装置を提供す
る。
【００２９】第３の発明の半導体装置は、素子ブロック
毎に底面部は各ブロック毎に独立して配置されている第
１導電型埋込層を含む第１導電型分離領域で囲まれ、更
に素子ブロック毎に側面部は第２導電型分離領域で包囲
されている。
毎に底面部は各ブロック毎に独立して配置されている第
１導電型埋込層を含む第１導電型分離領域で囲まれ、更
に素子ブロック毎に側面部は第２導電型分離領域で包囲
されている。
【００３０】そのため、第１導電型埋込層は各素子ブロ
ック毎に独立し、かつ各素子ブロックの周囲を第２導電
型分離領域が取り囲んでいるので、異なるブロック間の
半導体基板に流れる電流はほとんど同一ブロック内で閉
じており、異なるブロック間を流れる電流は極めて少な
い。また、例えば第２導電型分離領域と第１導電型分離
領域の間に逆バイアスの電圧を印加することにより形成
される第２導電型分離領域の周囲に広がる空乏層によ
り、隣接する半導体素子に向かうキャリアは半導体素子
を取り囲む第２導電型分離領域に取り囲まれるため、隣
接した半導体素子に到達するキャリアを極めて少なくす
ることができる。
ック毎に独立し、かつ各素子ブロックの周囲を第２導電
型分離領域が取り囲んでいるので、異なるブロック間の
半導体基板に流れる電流はほとんど同一ブロック内で閉
じており、異なるブロック間を流れる電流は極めて少な
い。また、例えば第２導電型分離領域と第１導電型分離
領域の間に逆バイアスの電圧を印加することにより形成
される第２導電型分離領域の周囲に広がる空乏層によ
り、隣接する半導体素子に向かうキャリアは半導体素子
を取り囲む第２導電型分離領域に取り囲まれるため、隣
接した半導体素子に到達するキャリアを極めて少なくす
ることができる。
【００３１】更に、各素子ブロックの側面部のみならず
全体を第２導電型領域で囲うことによって素子ブロック
間に流れる電流をほぼ完全に抑制することが可能であ
る。
全体を第２導電型領域で囲うことによって素子ブロック
間に流れる電流をほぼ完全に抑制することが可能であ
る。
【００３２】次に、本発明は、第４に、第１導電型基板
表面の素子ブロック形成予定領域毎に各々選択的に第１
の第１導電型埋込層を形成する工程と、該第１導電型基
板面に第１導電型エピタキシャル半導体層を形成する工
程と、各素子ブロックの周囲の素子分離領域に第２の第
１導電型埋込層とこの第２の第１導電型埋込層を包囲す
る第２導電型埋込層とをそれぞれ上記第１の第１導電型
埋込層と離間させて選択的に形成する工程と、上記第１
導電型エピタキシャル半導体層の上に第２導電型エピタ
キシャル半導体層を形成する工程と、該第２導電型エピ
タキシャル半導体層の素子分離領域において該第２導電
型エピタキシャル半導体層の表面から上記第２の第１導
電型埋込層に到達する第１導電型半導体層を形成する工
程と、該第２導電型エピタキシャル半導体層の素子分離
領域において該第２導電型エピタキシャル半導体層の表
面から上記第２導電型埋込層に到達する第２導電型半導
体層を形成する工程とを有することを特徴とする半導体
装置の製造方法を提供する。
表面の素子ブロック形成予定領域毎に各々選択的に第１
の第１導電型埋込層を形成する工程と、該第１導電型基
板面に第１導電型エピタキシャル半導体層を形成する工
程と、各素子ブロックの周囲の素子分離領域に第２の第
１導電型埋込層とこの第２の第１導電型埋込層を包囲す
る第２導電型埋込層とをそれぞれ上記第１の第１導電型
埋込層と離間させて選択的に形成する工程と、上記第１
導電型エピタキシャル半導体層の上に第２導電型エピタ
キシャル半導体層を形成する工程と、該第２導電型エピ
タキシャル半導体層の素子分離領域において該第２導電
型エピタキシャル半導体層の表面から上記第２の第１導
電型埋込層に到達する第１導電型半導体層を形成する工
程と、該第２導電型エピタキシャル半導体層の素子分離
領域において該第２導電型エピタキシャル半導体層の表
面から上記第２導電型埋込層に到達する第２導電型半導
体層を形成する工程とを有することを特徴とする半導体
装置の製造方法を提供する。
【００３３】第４発明の半導体装置の製造方法によれ
ば、各素子ブロックを第１導電型領域で包囲し、かつ側
面部を第２導電型分離領域で包囲する上記第３発明の構
造を実現することができる。
ば、各素子ブロックを第１導電型領域で包囲し、かつ側
面部を第２導電型分離領域で包囲する上記第３発明の構
造を実現することができる。
【００３４】
【発明の実施の形態】以下、本発明の実施の形態につい
て具体的に説明するが、本発明は下記の実施の形態に限
定されるものではない。なお、本明細書において、高濃
度半導体とは、不純物濃度が概略１×１０17〜１×１０
21／ｃｍ3 程度の不純物濃度であり、低濃度半導体とは
不純物濃度が概略１×１０11〜１×１０16／ｃｍ3 程度
を意味する。
て具体的に説明するが、本発明は下記の実施の形態に限
定されるものではない。なお、本明細書において、高濃
度半導体とは、不純物濃度が概略１×１０17〜１×１０
21／ｃｍ3 程度の不純物濃度であり、低濃度半導体とは
不純物濃度が概略１×１０11〜１×１０16／ｃｍ3 程度
を意味する。
【００３５】［第１実施形態］図１は、本発明の第１発
明にかかる半導体装置の平面構造の一形態を表すもの
で、この半導体装置は、図１に示す一対のフォトダイオ
ードＰＤ１、ＰＤ２と図示しないバイポーラトランジス
タとを同一基板に混載して構成した半導体装置である。
このような半導体装置は、例えば光ディスクプレーヤー
の光学ピックアップ用受光素子とその出力信号を増幅す
るバイポーラトランジスタがワンチップ化されたもので
ある。これらのフォトダイオードは、バイポーラトラン
ジスタの製造工程に従って形成されている。
明にかかる半導体装置の平面構造の一形態を表すもの
で、この半導体装置は、図１に示す一対のフォトダイオ
ードＰＤ１、ＰＤ２と図示しないバイポーラトランジス
タとを同一基板に混載して構成した半導体装置である。
このような半導体装置は、例えば光ディスクプレーヤー
の光学ピックアップ用受光素子とその出力信号を増幅す
るバイポーラトランジスタがワンチップ化されたもので
ある。これらのフォトダイオードは、バイポーラトラン
ジスタの製造工程に従って形成されている。
【００３６】図１に示す半導体装置は、アノードコモン
タイプの互いに隣接するフォトダイオードＰＤ１、ＰＤ
２を含んでおり、これ以外のフォトダイオードを含む場
合がある。各フォトダイオードＰＤ１、ＰＤ２は、Ｐ型
基板の上に形成されたエピタキシャル半導体層に設けら
れている。各フォトダイオードの周囲はＰ型分離領域１
５０で包囲され、更にその周囲をＮ型分離領域１５１で
包囲され、更にＮ型分離領域の周囲はＰ型領域１５２で
囲まれている。図１のＸ−Ｘ線に沿った断面図を図２に
示す。
タイプの互いに隣接するフォトダイオードＰＤ１、ＰＤ
２を含んでおり、これ以外のフォトダイオードを含む場
合がある。各フォトダイオードＰＤ１、ＰＤ２は、Ｐ型
基板の上に形成されたエピタキシャル半導体層に設けら
れている。各フォトダイオードの周囲はＰ型分離領域１
５０で包囲され、更にその周囲をＮ型分離領域１５１で
包囲され、更にＮ型分離領域の周囲はＰ型領域１５２で
囲まれている。図１のＸ−Ｘ線に沿った断面図を図２に
示す。
【００３７】図２に示す半導体装置は、半導体基板が、
低濃度Ｐ型シリコン基板１０１と、その上に設けられた
低濃度Ｐ型エピタキシャル半導体層１０２と、そのＰ型
エピタキシャル半導体層１０２の上に形成された低濃度
Ｎ型エピタキシャル半導体層１０３とで構成されてい
る。Ｐ型基板１０１とＰ型エピタキシャル半導体層１０
２との境界領域には、Ｐ型半導体基板１０１全体に亘っ
て第１のＰ型高濃度埋込層１０４が形成されている。
低濃度Ｐ型シリコン基板１０１と、その上に設けられた
低濃度Ｐ型エピタキシャル半導体層１０２と、そのＰ型
エピタキシャル半導体層１０２の上に形成された低濃度
Ｎ型エピタキシャル半導体層１０３とで構成されてい
る。Ｐ型基板１０１とＰ型エピタキシャル半導体層１０
２との境界領域には、Ｐ型半導体基板１０１全体に亘っ
て第１のＰ型高濃度埋込層１０４が形成されている。
【００３８】また、フォトダイオードＰＤ１、ＰＤ２の
それぞれの周囲を覆って分離領域が形成されている。こ
の分離領域は、Ｐ型エピタキシャル半導体層１０２とＮ
型エピタキシャル半導体層１０３との境界領域において
それぞれのフォトトランジスタを包囲して形成されてい
る第２のＰ型高濃度埋込層１０６とＮ型エピタキシャル
半導体層１０３の表面からこのＰ型埋込層１０６に到達
している高濃度のＰ型アイソレーション層１０７とを含
むＰ型分離領域１５０が形成されている。この第２のＰ
型埋込層１０６の下端は、第１のＰ型埋込層１０４と分
離して設けられている。
それぞれの周囲を覆って分離領域が形成されている。こ
の分離領域は、Ｐ型エピタキシャル半導体層１０２とＮ
型エピタキシャル半導体層１０３との境界領域において
それぞれのフォトトランジスタを包囲して形成されてい
る第２のＰ型高濃度埋込層１０６とＮ型エピタキシャル
半導体層１０３の表面からこのＰ型埋込層１０６に到達
している高濃度のＰ型アイソレーション層１０７とを含
むＰ型分離領域１５０が形成されている。この第２のＰ
型埋込層１０６の下端は、第１のＰ型埋込層１０４と分
離して設けられている。
【００３９】Ｐ型分離領域１５０の外側の領域はＮ型分
離領域１５１が形成されており、Ｎ型分離領域１５１
は、Ｐ型エピタキシャル半導体層１０２とＮ型エピタキ
シャル半導体層１０３との境界領域においてそれぞれの
フォトトランジスタＰＤ１、ＰＤ２をそれぞれ包囲して
形成されているＮ型高濃度埋込層１１０とＮ型エピタキ
シャル半導体層１０３の表面からこのＮ型埋込層１１０
に到達している高濃度Ｎ型プラグイン層１１１とを有す
る。Ｎ型埋込層１１０の下端は、Ｐ型高濃度埋込層１０
４と離間するように設けられている。このＮ型分離領域
１５０は、Ｎ型エピタキシャル半導体層表面を覆うシリ
コン酸化膜１２０に開口したコンタクトホールに形成さ
れた配線層１２１に高濃度Ｎ型拡散層１１２を介して接
続されており、この配線層１２１にはＰ型シリコン基板
１０１と同じか、又は高い電位、例えば回路中の電源電
位（Ｖｃｃ）に接続されている。そして、Ｎ型分離領域
１５１に所定の電圧を印加することにより生じる空乏層
１３０が第１のＰ型高濃度埋込層１０４に到達するよう
にＮ型高濃度埋込層１１０の下端と第１のＰ型埋込層１
０４との距離が設定されている。
離領域１５１が形成されており、Ｎ型分離領域１５１
は、Ｐ型エピタキシャル半導体層１０２とＮ型エピタキ
シャル半導体層１０３との境界領域においてそれぞれの
フォトトランジスタＰＤ１、ＰＤ２をそれぞれ包囲して
形成されているＮ型高濃度埋込層１１０とＮ型エピタキ
シャル半導体層１０３の表面からこのＮ型埋込層１１０
に到達している高濃度Ｎ型プラグイン層１１１とを有す
る。Ｎ型埋込層１１０の下端は、Ｐ型高濃度埋込層１０
４と離間するように設けられている。このＮ型分離領域
１５０は、Ｎ型エピタキシャル半導体層表面を覆うシリ
コン酸化膜１２０に開口したコンタクトホールに形成さ
れた配線層１２１に高濃度Ｎ型拡散層１１２を介して接
続されており、この配線層１２１にはＰ型シリコン基板
１０１と同じか、又は高い電位、例えば回路中の電源電
位（Ｖｃｃ）に接続されている。そして、Ｎ型分離領域
１５１に所定の電圧を印加することにより生じる空乏層
１３０が第１のＰ型高濃度埋込層１０４に到達するよう
にＮ型高濃度埋込層１１０の下端と第１のＰ型埋込層１
０４との距離が設定されている。
【００４０】更に、Ｎ型エピタキシャル半導体層１０３
の表面近傍には、高濃度のＮ型拡散層１１２からなるカ
ソード取り出し部が形成されている。このカソード取り
出し部は、シリコン酸化膜１２１に開口したコンタクト
ホールに形成されたカソード取り出し配線１２２に接続
されている。一方、隣接するフォトダイオード、あるい
はバイポーラ素子形成領域との境界領域に形成された高
濃度Ｐ型アイソレーション層１０７は、シリコン酸化膜
１２０に開口されたコンタクトホールに形成されたアノ
ード取り出し配線１２３にＰ型高濃度拡散層１０８を介
して接続されている。第１のＰ型高濃度埋込層１０４と
カソード取り出し部１１２は、寄生抵抗を低減させる目
的で形成されたものである。
の表面近傍には、高濃度のＮ型拡散層１１２からなるカ
ソード取り出し部が形成されている。このカソード取り
出し部は、シリコン酸化膜１２１に開口したコンタクト
ホールに形成されたカソード取り出し配線１２２に接続
されている。一方、隣接するフォトダイオード、あるい
はバイポーラ素子形成領域との境界領域に形成された高
濃度Ｐ型アイソレーション層１０７は、シリコン酸化膜
１２０に開口されたコンタクトホールに形成されたアノ
ード取り出し配線１２３にＰ型高濃度拡散層１０８を介
して接続されている。第１のＰ型高濃度埋込層１０４と
カソード取り出し部１１２は、寄生抵抗を低減させる目
的で形成されたものである。
【００４１】これらの分離用配線層１２１、アノード取
り出し配線１２２、カソード取り出し配線１２３は、例
えば酸化シリコン膜１２５で被覆され、その酸化シリコ
ン上に第２層目の金属配線層１２６が形成されており、
更にこの金属配線を覆ってオーバーパッシベーション膜
１２７が形成されている。
り出し配線１２２、カソード取り出し配線１２３は、例
えば酸化シリコン膜１２５で被覆され、その酸化シリコ
ン上に第２層目の金属配線層１２６が形成されており、
更にこの金属配線を覆ってオーバーパッシベーション膜
１２７が形成されている。
【００４２】一方、バイポーラトランジスタ形成領域で
は、図３に示すように、Ｐ型高濃度埋込層１０４がバイ
ポーラトランジスタ領域のＰ型基板１０１とＰ型エピタ
キシャル半導体層１０２の境界領域全面に形成されてい
る。Ｎ型エピタキシャル半導体層１０２とＰ型エピタキ
シャル半導体層１０３の境界領域に形成されているＮ型
高濃度埋込層１１０がバイポーラトランジスタ毎に形成
され、Ｎ型エピタキシャル半導体層１０３がＮ型高濃度
埋込層１１０の上に形成されている。バイポーラトラン
ジスタは、Ｎ型エピタキシャル半導体層１０３に形成さ
れている。このため、表面からＮ型高濃度埋込層１１０
までの深さはＮ−エピタキシャル半導体層１０３の厚さ
のみで決まる。
は、図３に示すように、Ｐ型高濃度埋込層１０４がバイ
ポーラトランジスタ領域のＰ型基板１０１とＰ型エピタ
キシャル半導体層１０２の境界領域全面に形成されてい
る。Ｎ型エピタキシャル半導体層１０２とＰ型エピタキ
シャル半導体層１０３の境界領域に形成されているＮ型
高濃度埋込層１１０がバイポーラトランジスタ毎に形成
され、Ｎ型エピタキシャル半導体層１０３がＮ型高濃度
埋込層１１０の上に形成されている。バイポーラトラン
ジスタは、Ｎ型エピタキシャル半導体層１０３に形成さ
れている。このため、表面からＮ型高濃度埋込層１１０
までの深さはＮ−エピタキシャル半導体層１０３の厚さ
のみで決まる。
【００４３】このようなフォトダイオードＰＤ１、ＰＤ
２は、Ｐ型エピタキシャル半導体層１０２とＮ型エピタ
キシャル半導体層１０３のＰＮ接合領域近傍に空乏層１
３１が形成され、光がエピタキシャル半導体層１０２、
１０３に照射されると、その光は波長に応じてダイオー
ドＰＤ１、ＰＤ２内で吸収され、電子１６０と正孔１６
１を生成する。Ｐ型エピタキシャル半導体層１０２で生
成した電子１６０は、Ｎ型シリコン１０３内を通ってカ
ソード取り出し層１１２へ移動し、カソード取り出し配
線１２２から外部へ取り出される。また、Ｐ型エピタキ
シャル半導体層１０２で生じた電子の一部はＰ型高濃度
埋込層１０４で再結合して消滅する。Ｎ型エピタキシャ
ル半導体層１０３内では、正孔はＰ型エピタキシャル半
導体層１０２内を通ってアノード取り出し電極１２３か
ら外部へ取り出される。
２は、Ｐ型エピタキシャル半導体層１０２とＮ型エピタ
キシャル半導体層１０３のＰＮ接合領域近傍に空乏層１
３１が形成され、光がエピタキシャル半導体層１０２、
１０３に照射されると、その光は波長に応じてダイオー
ドＰＤ１、ＰＤ２内で吸収され、電子１６０と正孔１６
１を生成する。Ｐ型エピタキシャル半導体層１０２で生
成した電子１６０は、Ｎ型シリコン１０３内を通ってカ
ソード取り出し層１１２へ移動し、カソード取り出し配
線１２２から外部へ取り出される。また、Ｐ型エピタキ
シャル半導体層１０２で生じた電子の一部はＰ型高濃度
埋込層１０４で再結合して消滅する。Ｎ型エピタキシャ
ル半導体層１０３内では、正孔はＰ型エピタキシャル半
導体層１０２内を通ってアノード取り出し電極１２３か
ら外部へ取り出される。
【００４４】また、Ｎ型分離領域１５０に印加された逆
方向バイアス電圧によりＮ型分離領域１１０、１１１の
周囲に空乏層１３０が生じ、この空乏層１３０は第１の
Ｐ型高濃度埋込層１０４に達する。
方向バイアス電圧によりＮ型分離領域１１０、１１１の
周囲に空乏層１３０が生じ、この空乏層１３０は第１の
Ｐ型高濃度埋込層１０４に達する。
【００４５】このような態様の半導体素子のフォトダイ
オードＰＤ１、ＰＤ２の領域においては、第１のＰ型高
濃度埋込層１０４がアノードコモンタイプのフォトトラ
ンジスタの取り出し層としてフォトトランジスタＰＤ
１、ＰＤ２の下部に配置されている。そのため、フォト
トランジスタのアノード取り出し配線１２３までの寄生
抵抗を低減することができ、フォトトランジスタの周波
数特性を向上させることができる。
オードＰＤ１、ＰＤ２の領域においては、第１のＰ型高
濃度埋込層１０４がアノードコモンタイプのフォトトラ
ンジスタの取り出し層としてフォトトランジスタＰＤ
１、ＰＤ２の下部に配置されている。そのため、フォト
トランジスタのアノード取り出し配線１２３までの寄生
抵抗を低減することができ、フォトトランジスタの周波
数特性を向上させることができる。
【００４６】また、フォトトランジスタＰＤ１、ＰＤ２
の側部の周囲はＮ型半導体層であるＮ型高濃度埋込層１
１０とＮ型高濃度プラグイン層１１１によって取り囲ま
れている。上記Ｎ型分離領域１５１とＰ型エピタキシャ
ル半導体層１０２とで形成されるＰＮ接合に逆バイアス
を印加すると、空乏層１３０がＮ型埋込領域１５１を覆
うようにＮ型埋込領域１５１と第１のＰ型高濃度埋込層
１０４の間に形成される。そのため、隣接するフォトダ
イオードＰＤ１、ＰＤ２のうち、フォトダイオードＰＤ
２に光が入力した際に発生するキャリアのうち、隣接し
た光の当たっていないフォトダイオードＰＤ１に向かう
キャリアも、フォトダイオードＰＤ２を取り囲むＮ型分
離領域１５１に取り込まれるため、隣接したフォトダイ
オードＰＤ１に到達するキャリアを極めて少なくするこ
とができる。
の側部の周囲はＮ型半導体層であるＮ型高濃度埋込層１
１０とＮ型高濃度プラグイン層１１１によって取り囲ま
れている。上記Ｎ型分離領域１５１とＰ型エピタキシャ
ル半導体層１０２とで形成されるＰＮ接合に逆バイアス
を印加すると、空乏層１３０がＮ型埋込領域１５１を覆
うようにＮ型埋込領域１５１と第１のＰ型高濃度埋込層
１０４の間に形成される。そのため、隣接するフォトダ
イオードＰＤ１、ＰＤ２のうち、フォトダイオードＰＤ
２に光が入力した際に発生するキャリアのうち、隣接し
た光の当たっていないフォトダイオードＰＤ１に向かう
キャリアも、フォトダイオードＰＤ２を取り囲むＮ型分
離領域１５１に取り込まれるため、隣接したフォトダイ
オードＰＤ１に到達するキャリアを極めて少なくするこ
とができる。
【００４７】更に、Ｎ型分離領域１５１に印加する電圧
と、Ｎ型埋込層１１０の下端とＰ型高濃度埋込層１０４
との距離との関係をＮ型分離領域１５１の周囲に広がる
空乏層１３０が第１のＰ型埋込層１０４にまで到達する
条件に設定すれば、図２に示すように、フォトダイオー
ドＰＤ１、ＰＤ２間は、高濃度半導体層１０４、１５
１、及び空乏層１３０で取り囲まれるので、電子の移動
が妨げられてクロストーク特性は更に良好になる。
と、Ｎ型埋込層１１０の下端とＰ型高濃度埋込層１０４
との距離との関係をＮ型分離領域１５１の周囲に広がる
空乏層１３０が第１のＰ型埋込層１０４にまで到達する
条件に設定すれば、図２に示すように、フォトダイオー
ドＰＤ１、ＰＤ２間は、高濃度半導体層１０４、１５
１、及び空乏層１３０で取り囲まれるので、電子の移動
が妨げられてクロストーク特性は更に良好になる。
【００４８】また、フォトダイオードＰＤ１、ＰＤ２の
領域においては、Ｐ型高濃度埋込層１０４の上には、従
来のように低濃度のＮ−エピタキシャル半導体層が直接
配置されているのではなく、低濃度のＰ型エピタキシャ
ル半導体層１０２を介して低濃度Ｎ型エピタキシャル半
導体層１０３が設けられている。従って、この領域で
は、表面からＰ型高濃度埋込層１０４までの厚さ、言い
換えればフォトダイオードとして機能する半導体層の深
さは、Ｎ型型エピタキシャル半導体層１０３の厚さとＰ
型エピタキシャル半導体層１０２の厚さの和によって決
まる。
領域においては、Ｐ型高濃度埋込層１０４の上には、従
来のように低濃度のＮ−エピタキシャル半導体層が直接
配置されているのではなく、低濃度のＰ型エピタキシャ
ル半導体層１０２を介して低濃度Ｎ型エピタキシャル半
導体層１０３が設けられている。従って、この領域で
は、表面からＰ型高濃度埋込層１０４までの厚さ、言い
換えればフォトダイオードとして機能する半導体層の深
さは、Ｎ型型エピタキシャル半導体層１０３の厚さとＰ
型エピタキシャル半導体層１０２の厚さの和によって決
まる。
【００４９】一方、図３に示すバイポーラ素子形成領域
においては、Ｎ型埋込層１１０の上にはＰ型エピタキシ
ャル半導体層は存在せず、Ｎ型エピタキシャル半導体層
１０３が直接Ｎ型埋込層１１０の上に形成されているの
で、表面からＮ型埋込層１１０までの深さは、Ｎ型エピ
タキシャル半導体層１０３の厚さのみで決まる。
においては、Ｎ型埋込層１１０の上にはＰ型エピタキシ
ャル半導体層は存在せず、Ｎ型エピタキシャル半導体層
１０３が直接Ｎ型埋込層１１０の上に形成されているの
で、表面からＮ型埋込層１１０までの深さは、Ｎ型エピ
タキシャル半導体層１０３の厚さのみで決まる。
【００５０】従って、Ｎ型エピタキシャル半導体層１０
３の厚さは、ＮＰＮバイポーラトランジスタの特性を最
適化させることができるような厚さにすることだけを考
慮して決定でき、例えば１〜２μｍ程度という比較的小
さい値を採用することができる。
３の厚さは、ＮＰＮバイポーラトランジスタの特性を最
適化させることができるような厚さにすることだけを考
慮して決定でき、例えば１〜２μｍ程度という比較的小
さい値を採用することができる。
【００５１】一方、フォトダイオードＰＤ１、ＰＤ２領
域では、このようなバイポーラトランジスタの特性に合
わせてＮ型エピタキシャル半導体層１０３の厚さを薄く
しても、Ｐ型エピタキシャル半導体層１０２を十分厚く
形成すれば、結局ＰＮ接合面は表面から十分深い位置に
形成されることとなり、アノードコモンタイプのフォト
ダイオードＰＤ１、ＰＤ２の特性（受光感度）を最適化
させるための条件を満たすことができる。
域では、このようなバイポーラトランジスタの特性に合
わせてＮ型エピタキシャル半導体層１０３の厚さを薄く
しても、Ｐ型エピタキシャル半導体層１０２を十分厚く
形成すれば、結局ＰＮ接合面は表面から十分深い位置に
形成されることとなり、アノードコモンタイプのフォト
ダイオードＰＤ１、ＰＤ２の特性（受光感度）を最適化
させるための条件を満たすことができる。
【００５２】即ち、アノードコモンタイプのフォトダイ
オード形成領域においては、少数キャリアの拡散長が短
いことから受光感度の低下の要因となるＰ型高濃度埋込
層１０４を十分深い位置に形成したり、あるいは受光波
長に応じて最適な深さに配置することが可能である。従
って、Ｐ型エピタキシャル半導体層１０２の厚さはこの
ようなフォトトランジスタの特性を最適化する観点から
決定できる。一方、Ｎ−型エピタキシャル半導体層の厚
さは上述したようにバイポーラトランジスタの高速性を
十分確保するというような観点から十分薄く設定でき
る。
オード形成領域においては、少数キャリアの拡散長が短
いことから受光感度の低下の要因となるＰ型高濃度埋込
層１０４を十分深い位置に形成したり、あるいは受光波
長に応じて最適な深さに配置することが可能である。従
って、Ｐ型エピタキシャル半導体層１０２の厚さはこの
ようなフォトトランジスタの特性を最適化する観点から
決定できる。一方、Ｎ−型エピタキシャル半導体層の厚
さは上述したようにバイポーラトランジスタの高速性を
十分確保するというような観点から十分薄く設定でき
る。
【００５３】また、アノードコモンタイプのフォトダイ
オードＰＤ１、ＰＤ２形成領域におけるＰＮ接合は、低
濃度のＰ型エピタキシャル半導体層１０２と低濃度のＮ
型エピタキシャル半導体層１０３という共に低濃度層か
らなるので、図２に示すように空乏層１３１幅が十分広
がり、ＰＮ接合容量を下げることができ、応答速度を向
上させることが可能となる。
オードＰＤ１、ＰＤ２形成領域におけるＰＮ接合は、低
濃度のＰ型エピタキシャル半導体層１０２と低濃度のＮ
型エピタキシャル半導体層１０３という共に低濃度層か
らなるので、図２に示すように空乏層１３１幅が十分広
がり、ＰＮ接合容量を下げることができ、応答速度を向
上させることが可能となる。
【００５４】このように、本実施形態の半導体装置は、
フォトダイオード間のクロストークを低減させることが
できる。また、バイポーラトランジスタ形成領域に要求
される形成条件とアノードコモンタイプのフォトダイオ
ードに要求される形成条件とを同時に満足させることが
できる。
フォトダイオード間のクロストークを低減させることが
できる。また、バイポーラトランジスタ形成領域に要求
される形成条件とアノードコモンタイプのフォトダイオ
ードに要求される形成条件とを同時に満足させることが
できる。
【００５５】なお、本実施形態においては、Ｐ型高濃度
埋込層１０４はＰ型シリコン基板１０１とＰ型エピタキ
シャル半導体層１０２の境界領域全面に形成されている
ので、Ｐ型高濃度埋込層１０４を形成する代わりに高濃
度のＰ型シリコン基板を用いることが可能である。
埋込層１０４はＰ型シリコン基板１０１とＰ型エピタキ
シャル半導体層１０２の境界領域全面に形成されている
ので、Ｐ型高濃度埋込層１０４を形成する代わりに高濃
度のＰ型シリコン基板を用いることが可能である。
【００５６】次に、図１〜図３に示した構造の半導体装
置を製造する工程について図４〜図６を参照しながら説
明する。
置を製造する工程について図４〜図６を参照しながら説
明する。
【００５７】まず、抵抗率２０Ω・ｃｍ程度のＰ型シリ
コン基板１０１に表面に通常の熱酸化法により例えば１
００ｎｍ程度の膜厚のシリコン酸化膜を形成した後、ボ
ロン（Ｂ＋）をシリコン基板１０１全面に例えばエネル
ギー３０ｋｅＶ、ドーズ量２．５×１０15／ｃｍ2 でイ
オン注入する。
コン基板１０１に表面に通常の熱酸化法により例えば１
００ｎｍ程度の膜厚のシリコン酸化膜を形成した後、ボ
ロン（Ｂ＋）をシリコン基板１０１全面に例えばエネル
ギー３０ｋｅＶ、ドーズ量２．５×１０15／ｃｍ2 でイ
オン注入する。
【００５８】次に、例えば１２００℃の窒素雰囲気中で
８０分程度アニール（熱処理）を行い、上記工程でイオ
ン注入された不純物イオンを活性化した後、更に例えば
１２００℃のウエット酸素（Ｈ2 ＋Ｏ2 ）雰囲気中で２
０分程度アニール（熱処理）を行い、イオン注入時のダ
メージに起因する格子欠陥を酸化除去する。そして、フ
ッ酸（ＨＦ）を用いてシリコン酸化膜をエッチング除去
する。これにより、図４に示すように、Ｐ型シリコン基
板１０１表面にＰ型高濃度埋込層１０４が形成される。
８０分程度アニール（熱処理）を行い、上記工程でイオ
ン注入された不純物イオンを活性化した後、更に例えば
１２００℃のウエット酸素（Ｈ2 ＋Ｏ2 ）雰囲気中で２
０分程度アニール（熱処理）を行い、イオン注入時のダ
メージに起因する格子欠陥を酸化除去する。そして、フ
ッ酸（ＨＦ）を用いてシリコン酸化膜をエッチング除去
する。これにより、図４に示すように、Ｐ型シリコン基
板１０１表面にＰ型高濃度埋込層１０４が形成される。
【００５９】次に、Ｐ型エピタキシャル半導体層１０２
を例えば膜厚２０μｍ、抵抗率２０Ω・ｃｍで成長させ
る。
を例えば膜厚２０μｍ、抵抗率２０Ω・ｃｍで成長させ
る。
【００６０】そして、Ｐ型エピタキシャル半導体層１０
２の表面に、通常の熱酸化法により、例えば１００ｎｍ
程度の膜厚のシリコン酸化膜を形成した後、フォトダイ
オードの周囲の分離領域、及び図示していないがバイポ
ーラトランジスタ部分にフォトレジストをマスクとして
選択的にリン（Ｐ＋）を例えばエネルギー５０ｋｅＶ、
ドーズ量８×１０14／ｃｍ2 の条件でイオン注入する。
更に、上記分離領域においてリンを注入した内方にフォ
トレジストをマスクとして選択的にボロン（Ｂ＋）を、
例えばエネルギー３０ｋｅＶ、ドーズ量２．５×１０15
／ｃｍ2 の条件でイオン注入する。
２の表面に、通常の熱酸化法により、例えば１００ｎｍ
程度の膜厚のシリコン酸化膜を形成した後、フォトダイ
オードの周囲の分離領域、及び図示していないがバイポ
ーラトランジスタ部分にフォトレジストをマスクとして
選択的にリン（Ｐ＋）を例えばエネルギー５０ｋｅＶ、
ドーズ量８×１０14／ｃｍ2 の条件でイオン注入する。
更に、上記分離領域においてリンを注入した内方にフォ
トレジストをマスクとして選択的にボロン（Ｂ＋）を、
例えばエネルギー３０ｋｅＶ、ドーズ量２．５×１０15
／ｃｍ2 の条件でイオン注入する。
【００６１】次に、例えば１２００℃の窒素雰囲気中で
８０分程度アニール（熱処理）を行い、上記工程でイオ
ン注入された不純物イオンを活性化した後、更に例えば
１２００℃のウエット酸素（Ｈ2 ＋Ｏ2 ）雰囲気中で２
０分程度アニール（熱処理）を行い、イオン注入時のダ
メージに起因する格子欠陥を酸化除去する。そして、フ
ッ酸（ＨＦ）を用いてシリコン酸化膜をエッチング除去
する。これにより、図５に示すように、素子分離領域に
おけるＮ型埋込層１１０及び第２のＰ型埋込層１０６が
形成される。
８０分程度アニール（熱処理）を行い、上記工程でイオ
ン注入された不純物イオンを活性化した後、更に例えば
１２００℃のウエット酸素（Ｈ2 ＋Ｏ2 ）雰囲気中で２
０分程度アニール（熱処理）を行い、イオン注入時のダ
メージに起因する格子欠陥を酸化除去する。そして、フ
ッ酸（ＨＦ）を用いてシリコン酸化膜をエッチング除去
する。これにより、図５に示すように、素子分離領域に
おけるＮ型埋込層１１０及び第２のＰ型埋込層１０６が
形成される。
【００６２】次に、Ｎ型エピタキシャル半導体層を例え
ば膜厚２μｍ、抵抗率１Ω・ｃｍで成長させ、図６に示
すような構造を得る。
ば膜厚２μｍ、抵抗率１Ω・ｃｍで成長させ、図６に示
すような構造を得る。
【００６３】その後は通常のバイポーラトランジスタの
製造フローに従った製造方法でバイポーラトランジスタ
とフォトダイオードを製造することができる。
製造フローに従った製造方法でバイポーラトランジスタ
とフォトダイオードを製造することができる。
【００６４】例えば、熱酸化法によりＮ型エピタキシャ
ル半導体層表面に１０ｎｍ程度の酸化膜を形成した後、
バイポーラトランジスタのアイソレーション部とフォト
ダイオードのアノード取り出し部分にボロンを選択的に
例えばエネルギー５０ｋｅＶ、ドーズ量５×１０15／ｃ
ｍ2 でイオン注入する。その後、１１００℃で８０分間
窒素雰囲気中でアニールすることによりＰ型アイソレー
ション層１０７を第２のＰ型埋込層１０６に接続する。
これにより、バイポーラトランジスタのアイソレーショ
ンを行う。
ル半導体層表面に１０ｎｍ程度の酸化膜を形成した後、
バイポーラトランジスタのアイソレーション部とフォト
ダイオードのアノード取り出し部分にボロンを選択的に
例えばエネルギー５０ｋｅＶ、ドーズ量５×１０15／ｃ
ｍ2 でイオン注入する。その後、１１００℃で８０分間
窒素雰囲気中でアニールすることによりＰ型アイソレー
ション層１０７を第２のＰ型埋込層１０６に接続する。
これにより、バイポーラトランジスタのアイソレーショ
ンを行う。
【００６５】次に、ＮＰＮトランジスタ部分にＰ型ベー
スを形成するため、ボロンを例えば３０ｋｅＶで１×１
０14／ｃｍ2 の条件で選択的にイオン注入し、活性化ア
ニールを９００℃の窒素雰囲気下で３０分行う。
スを形成するため、ボロンを例えば３０ｋｅＶで１×１
０14／ｃｍ2 の条件で選択的にイオン注入し、活性化ア
ニールを９００℃の窒素雰囲気下で３０分行う。
【００６６】次に、ＮＰＮトランジスタのベースの金属
配線との接触部分、及びフォトダイオードのアノードと
金属配線との接触部分であるＰ型拡散層１０８を形成す
るため、ＢＦ2 をエネルギー５０ｋｅＶ、ドーズ量１×
１０15／ｃｍ2 の条件でイオン注入する。更に、ＮＰＮ
トランジスタのエミッタとコレクタと金属配線との接触
部分、及びフォトダイオードＰＤ１、ＰＤ２のＮ型エピ
タキシャル半導体層表面近傍のカソード取り出し層であ
る高濃度Ｎ型半導体層１１２を形成するため、例えば砒
素をエネルギー５０ｋｅＶ、ドーズ量５×１０15／ｃｍ
2 の条件でイオン注入し、次にアニールを１０００℃で
２０分、窒素ガス雰囲気下で行って不純物を活性化す
る。
配線との接触部分、及びフォトダイオードのアノードと
金属配線との接触部分であるＰ型拡散層１０８を形成す
るため、ＢＦ2 をエネルギー５０ｋｅＶ、ドーズ量１×
１０15／ｃｍ2 の条件でイオン注入する。更に、ＮＰＮ
トランジスタのエミッタとコレクタと金属配線との接触
部分、及びフォトダイオードＰＤ１、ＰＤ２のＮ型エピ
タキシャル半導体層表面近傍のカソード取り出し層であ
る高濃度Ｎ型半導体層１１２を形成するため、例えば砒
素をエネルギー５０ｋｅＶ、ドーズ量５×１０15／ｃｍ
2 の条件でイオン注入し、次にアニールを１０００℃で
２０分、窒素ガス雰囲気下で行って不純物を活性化す
る。
【００６７】次に、シリコン酸化膜１２０を例えばＣＶ
Ｄ法により６００ｎｍ程度堆積し、その後、バイポーラ
トランジスタとフォトトランジスタのそれぞれのコンタ
クト孔を開口し、Ｔｉ／ＴｉＯをそれぞれ３０ｎｍ及び
７０ｎｍ程度スパッタリングにより堆積した後、アルミ
ニウムをスパッタリングにより６００ｎｍ程度堆積し、
これをパターニングしてアルミニウム配線１２１、１２
２、１２３を形成する。
Ｄ法により６００ｎｍ程度堆積し、その後、バイポーラ
トランジスタとフォトトランジスタのそれぞれのコンタ
クト孔を開口し、Ｔｉ／ＴｉＯをそれぞれ３０ｎｍ及び
７０ｎｍ程度スパッタリングにより堆積した後、アルミ
ニウムをスパッタリングにより６００ｎｍ程度堆積し、
これをパターニングしてアルミニウム配線１２１、１２
２、１２３を形成する。
【００６８】その後、層間膜としてシリコン酸化膜１２
５を例えばプラズマＣＶＤ法により１μｍ程度堆積し、
次に第２層アルミニウム配線用のコンタクトホールを開
口し、アルミニウム１２６をスパッタリングにより堆積
した後、これをパターニングして第２層アルミニウム配
線を形成する。その後、オーバーパッシベーション膜と
して例えばシリコンナイトライド１２７を７００ｎｍ程
度堆積して図２、図３の構造を得ることができる。
５を例えばプラズマＣＶＤ法により１μｍ程度堆積し、
次に第２層アルミニウム配線用のコンタクトホールを開
口し、アルミニウム１２６をスパッタリングにより堆積
した後、これをパターニングして第２層アルミニウム配
線を形成する。その後、オーバーパッシベーション膜と
して例えばシリコンナイトライド１２７を７００ｎｍ程
度堆積して図２、図３の構造を得ることができる。
【００６９】このような半導体装置の製造方法によれ
ば、フォトトランジスタの寄生抵抗を低くし、周波数特
性を向上させる第１のＰ型高濃度埋込層１０４をＰ型基
板１０１上の全面に形成した後、Ｐ型エピタキシャル半
導体層１０２をフォトダイオードの特性に最適な厚さで
形成し、更にフォトダイオード周囲、及び素子ブロック
周囲に選択的にＮ型埋込層１１０を形成してフォトダイ
オードのクロストークを抑制し、Ｎ型エピタキシャル半
導体層１０３をＰ型エピタキシャル半導体層の上にバイ
ポーラトランジスタの特性が最適となる厚さで形成する
ことができる。
ば、フォトトランジスタの寄生抵抗を低くし、周波数特
性を向上させる第１のＰ型高濃度埋込層１０４をＰ型基
板１０１上の全面に形成した後、Ｐ型エピタキシャル半
導体層１０２をフォトダイオードの特性に最適な厚さで
形成し、更にフォトダイオード周囲、及び素子ブロック
周囲に選択的にＮ型埋込層１１０を形成してフォトダイ
オードのクロストークを抑制し、Ｎ型エピタキシャル半
導体層１０３をＰ型エピタキシャル半導体層の上にバイ
ポーラトランジスタの特性が最適となる厚さで形成する
ことができる。
【００７０】従って、クロストークが低減し、周波数特
性が良好で高感度なフォトトランジスタと、特性の良好
なバイポーラトランジスタとを同一基板に混載した半導
体装置を製造することができる。
性が良好で高感度なフォトトランジスタと、特性の良好
なバイポーラトランジスタとを同一基板に混載した半導
体装置を製造することができる。
【００７１】［第２実施形態］本実施形態は、第３発明
にかかる半導体装置であり、本発明をＢｉＣＭＯＳに適
用したものである。
にかかる半導体装置であり、本発明をＢｉＣＭＯＳに適
用したものである。
【００７２】図７は、本発明をＢｉＣＭＯＳ半導体装置
に適用した半導体装置の平面構造を表すものである。こ
の半導体装置は、バイポーラトランジスタと、ＮＭＯＳ
とＰＭＯＳとから構成されるＣＭＯＳとを同一基板に混
載して構成したＢｉＣＭＯＳ半導体装置の平面構造を示
す。バイポーラトランジスタ部が一つの素子ブロックを
構成し、ＣＭＯＳ部が一つの素子ブロックを構成し、こ
れらの素子ブロック相互は分離領域で分離されている。
に適用した半導体装置の平面構造を表すものである。こ
の半導体装置は、バイポーラトランジスタと、ＮＭＯＳ
とＰＭＯＳとから構成されるＣＭＯＳとを同一基板に混
載して構成したＢｉＣＭＯＳ半導体装置の平面構造を示
す。バイポーラトランジスタ部が一つの素子ブロックを
構成し、ＣＭＯＳ部が一つの素子ブロックを構成し、こ
れらの素子ブロック相互は分離領域で分離されている。
【００７３】本発明では、例えば電気的に分離が必要な
各々のバイポーラトランジスタ毎、バイポーラトランジ
スタで構成される領域、ＭＯＳトランジスタのみで構成
された領域、更にバイポーラトランジスタ素子とＭＯＳ
トランジスタの混在回路、あるいはバイポーラトランジ
スタ素子同士で構成されたブロックのうち、動作周波数
等の回路特性が異なる領域を一つの素子ブロックとして
構成し、これらの素子ブロック相互を分離領域で電気的
に分離して、これらの素子ブロック間の回路動作の干渉
などを低減できる。
各々のバイポーラトランジスタ毎、バイポーラトランジ
スタで構成される領域、ＭＯＳトランジスタのみで構成
された領域、更にバイポーラトランジスタ素子とＭＯＳ
トランジスタの混在回路、あるいはバイポーラトランジ
スタ素子同士で構成されたブロックのうち、動作周波数
等の回路特性が異なる領域を一つの素子ブロックとして
構成し、これらの素子ブロック相互を分離領域で電気的
に分離して、これらの素子ブロック間の回路動作の干渉
などを低減できる。
【００７４】図７のＹ−Ｙ’線に沿った断面構造の一形
態を図８に示す。図８に示す半導体装置は、ＮＭＯＳト
ランジスタとＰＭＯＳトランジスタで構成される第１素
子ブロックと、ＮＰＮバイポーラトランジスタのバイポ
ーラ素子で構成された第２素子ブロックを有し、これら
の第１素子ブロックと第２素子ブロックは、共に素子分
離領域で囲まれ相互に電気的に分離されている。
態を図８に示す。図８に示す半導体装置は、ＮＭＯＳト
ランジスタとＰＭＯＳトランジスタで構成される第１素
子ブロックと、ＮＰＮバイポーラトランジスタのバイポ
ーラ素子で構成された第２素子ブロックを有し、これら
の第１素子ブロックと第２素子ブロックは、共に素子分
離領域で囲まれ相互に電気的に分離されている。
【００７５】この半導体装置は、半導体基板が、低濃度
Ｐ型シリコン基板２０１と、Ｐ型シリコン基板２０１上
に形成された低濃度Ｐ型エピタキシャル半導体層２０２
と、Ｐ型エピタキシャル半導体層２０２の上に形成され
たＮ型エピタキシャル半導体層２０３とを有する。Ｐ型
シリコン基板２０１とＰ型エピタキシャル半導体層２０
２との境界領域には、第１素子ブロックには、第１素子
ブロック領域全体に亘る１個の第１のＰ型高濃度埋込層
２０４ａが形成され、第２素子ブロックには、第２素子
ブロック全体に亘る１個の第１のＰ型高濃度埋込層２０
４ｂが形成されている。これらの第１のＰ型高濃度埋込
層２０４ａ、２０４ｂは、これらの間に低濃度Ｐ型シリ
コン基板２０１と低濃度Ｐ型エピタキシャル半導体層２
０２が存在し、相互に分離されている。
Ｐ型シリコン基板２０１と、Ｐ型シリコン基板２０１上
に形成された低濃度Ｐ型エピタキシャル半導体層２０２
と、Ｐ型エピタキシャル半導体層２０２の上に形成され
たＮ型エピタキシャル半導体層２０３とを有する。Ｐ型
シリコン基板２０１とＰ型エピタキシャル半導体層２０
２との境界領域には、第１素子ブロックには、第１素子
ブロック領域全体に亘る１個の第１のＰ型高濃度埋込層
２０４ａが形成され、第２素子ブロックには、第２素子
ブロック全体に亘る１個の第１のＰ型高濃度埋込層２０
４ｂが形成されている。これらの第１のＰ型高濃度埋込
層２０４ａ、２０４ｂは、これらの間に低濃度Ｐ型シリ
コン基板２０１と低濃度Ｐ型エピタキシャル半導体層２
０２が存在し、相互に分離されている。
【００７６】第１素子ブロックは、ＰＭＯＳトランジス
タとＮＭＯＳトランジスタとがＣＭＯＳを構成するＭＯ
Ｓトランジスタ素子ブロックである。図８では１つのＣ
ＭＯＳトランジスタのみを示している。Ｐ型エピタキシ
ャル半導体層２０２とＮ型エピタキシャル半導体層２０
３との境界領域に選択的に高濃度Ｎ型埋込層２１０が形
成され、Ｎ型エピタキシャル半導体層２０３表面からこ
のＮ型埋込層２１０に達するＮウエル２１１が形成さ
れ、ＰＭＯＳがこのＮウエル２１１に形成されている。
また、Ｐ型エピタキシャル半導体層２０２とＮ型エピタ
キシャル半導体層２０３との境界領域に選択的に高濃度
Ｐ型埋込層２０６が形成され、Ｎ型エピタキシャル半導
体層２０３表面からこのＰ型埋込層２０６に達するＰウ
エル２０７が形成され、ＮＭＯＳがこのＰウエル２０７
に形成されている。
タとＮＭＯＳトランジスタとがＣＭＯＳを構成するＭＯ
Ｓトランジスタ素子ブロックである。図８では１つのＣ
ＭＯＳトランジスタのみを示している。Ｐ型エピタキシ
ャル半導体層２０２とＮ型エピタキシャル半導体層２０
３との境界領域に選択的に高濃度Ｎ型埋込層２１０が形
成され、Ｎ型エピタキシャル半導体層２０３表面からこ
のＮ型埋込層２１０に達するＮウエル２１１が形成さ
れ、ＰＭＯＳがこのＮウエル２１１に形成されている。
また、Ｐ型エピタキシャル半導体層２０２とＮ型エピタ
キシャル半導体層２０３との境界領域に選択的に高濃度
Ｐ型埋込層２０６が形成され、Ｎ型エピタキシャル半導
体層２０３表面からこのＰ型埋込層２０６に達するＰウ
エル２０７が形成され、ＮＭＯＳがこのＰウエル２０７
に形成されている。
【００７７】一方、第２素子ブロックは、バイポーラト
ランジスタが多数設けられたブロックであり、図８では
一つのＮＰＮバイポーラトランジスタを示している。第
２素子ブロックでは、Ｐ型エピタキシャル半導体層２０
２とＮ型エピタキシャル半導体層２０３の境界領域に選
択的に高濃度Ｎ型埋込層２１０が形成され、Ｎ型エピタ
キシャル半導体層２０３表面からこのＮ型型埋込層２１
０に達するＮウエル２１１が形成され、ＮＰＮトランジ
スタがこのＮウエル２１１に形成されている。
ランジスタが多数設けられたブロックであり、図８では
一つのＮＰＮバイポーラトランジスタを示している。第
２素子ブロックでは、Ｐ型エピタキシャル半導体層２０
２とＮ型エピタキシャル半導体層２０３の境界領域に選
択的に高濃度Ｎ型埋込層２１０が形成され、Ｎ型エピタ
キシャル半導体層２０３表面からこのＮ型型埋込層２１
０に達するＮウエル２１１が形成され、ＮＰＮトランジ
スタがこのＮウエル２１１に形成されている。
【００７８】これらの素子ブロックの間の分離領域に
は、Ｎ型分離領域が設けられている。このＮ型分離領域
は、Ｐ型エピタキシャル半導体層２０２とＮ型エピタキ
シャル半導体層２０３との境界領域に形成されたＮ型高
濃度埋込層２１０と、Ｎ型エピタキシャル半導体層２０
３の表面からＮ型高濃度埋込層２１０に達している高濃
度Ｎ型プラグイン層２１２とを有する。また、このＮ型
分離領域は、分離配線層２２１に高濃度Ｎ型拡散層２１
３を介して接続されており、この配線層２２１にはＰ型
シリコン基板２０１と同じか、又は高い電位、例えば回
路中の電源電位（Ｖｃｃ）に接続されている。このよう
なＮ型素子分離領域により、素子ブロック間が完全にＰ
Ｎ接合分離されている。
は、Ｎ型分離領域が設けられている。このＮ型分離領域
は、Ｐ型エピタキシャル半導体層２０２とＮ型エピタキ
シャル半導体層２０３との境界領域に形成されたＮ型高
濃度埋込層２１０と、Ｎ型エピタキシャル半導体層２０
３の表面からＮ型高濃度埋込層２１０に達している高濃
度Ｎ型プラグイン層２１２とを有する。また、このＮ型
分離領域は、分離配線層２２１に高濃度Ｎ型拡散層２１
３を介して接続されており、この配線層２２１にはＰ型
シリコン基板２０１と同じか、又は高い電位、例えば回
路中の電源電位（Ｖｃｃ）に接続されている。このよう
なＮ型素子分離領域により、素子ブロック間が完全にＰ
Ｎ接合分離されている。
【００７９】一方、同一素子ブロック内に存在するＣＭ
ＯＳ相互、バイポーラトランジスタ相互の分離は、これ
らがそれぞれＰ型素子分離領域で包囲されてＰＮ接合分
離されている。このＰ型素子分離領域は、底面部の第１
のＰ型高濃度埋込層２０４ａ、２０４ｂ、Ｐ型エピタキ
シャル半導体層２０２、及び分離領域においてＮ型エピ
タキシャル半導体層２０３とＰ型エピタキシャル半導体
層２０２との境界領域に形成された第２のＰ型埋込層２
０６とＮ型エピタキシャル半導体層２０３の表面からＰ
型埋込層２０６に到達しているＰ型アイソレーション層
２０８とを有する。そして、Ｐ型分離領域は、半導体装
置で最も低い電位と配線２２２で接続されている。
ＯＳ相互、バイポーラトランジスタ相互の分離は、これ
らがそれぞれＰ型素子分離領域で包囲されてＰＮ接合分
離されている。このＰ型素子分離領域は、底面部の第１
のＰ型高濃度埋込層２０４ａ、２０４ｂ、Ｐ型エピタキ
シャル半導体層２０２、及び分離領域においてＮ型エピ
タキシャル半導体層２０３とＰ型エピタキシャル半導体
層２０２との境界領域に形成された第２のＰ型埋込層２
０６とＮ型エピタキシャル半導体層２０３の表面からＰ
型埋込層２０６に到達しているＰ型アイソレーション層
２０８とを有する。そして、Ｐ型分離領域は、半導体装
置で最も低い電位と配線２２２で接続されている。
【００８０】このような構成のＢｉＣＭＯＳ半導体装置
は、同一素子ブロック内では、素子ブロック全体に亘る
第１の高濃度埋込層２０４ａ、２０４ｂが設けられてい
ることにより、Ｐ型素子分離領域の電位は安定してい
る。
は、同一素子ブロック内では、素子ブロック全体に亘る
第１の高濃度埋込層２０４ａ、２０４ｂが設けられてい
ることにより、Ｐ型素子分離領域の電位は安定してい
る。
【００８１】一方、異なる素子ブロック間では、第１の
Ｐ型高濃度埋込層２０４ａ、２０４ｂは各素子ブロック
毎に独立して分割されており、Ｐ型シリコン基板２０１
の濃度は薄く、更に、各素子ブロックをＮ型埋込層２１
０とＮ型プラグイン層２１１とから構成されるＮ型分離
領域が取り囲み、異なる素子ブロック間にこのＮ型分離
領域が設けられているので、異なる素子ブロック間のＰ
型素子分離領域の抵抗が高く、Ｐ型素子分離領域に流れ
る電流は、ほとんど同一素子ブロック内で閉じており、
異なる素子ブロック間を流れる電流は極めて少ない。
Ｐ型高濃度埋込層２０４ａ、２０４ｂは各素子ブロック
毎に独立して分割されており、Ｐ型シリコン基板２０１
の濃度は薄く、更に、各素子ブロックをＮ型埋込層２１
０とＮ型プラグイン層２１１とから構成されるＮ型分離
領域が取り囲み、異なる素子ブロック間にこのＮ型分離
領域が設けられているので、異なる素子ブロック間のＰ
型素子分離領域の抵抗が高く、Ｐ型素子分離領域に流れ
る電流は、ほとんど同一素子ブロック内で閉じており、
異なる素子ブロック間を流れる電流は極めて少ない。
【００８２】従って、異なる素子ブロック間のＰ型シリ
コン基板部分を回り込んで流れる電流が極めて少ないの
で、このような電流に起因するノイズ、回路動作の干渉
も極めて低減することができる。
コン基板部分を回り込んで流れる電流が極めて少ないの
で、このような電流に起因するノイズ、回路動作の干渉
も極めて低減することができる。
【００８３】次に、図８に示したＢｉＣＭＯＳ半導体装
置の製造方法について説明する。まず、抵抗率２０Ω・
ｃｍ程度のＰ型シリコン基板の表面に通常の熱酸化法に
より例えば１００ｎｍ程度の膜厚のシリコン酸化膜を形
成した後、ボロン（Ｂ＋）を各素子ブロック毎に開口す
るパターンのフォトレジストをマスクとして選択的に、
例えばエネルギー３０ｋｅＶ、ドーズ量２．５×１０15
／ｃｍ2 の条件でイオン注入する。
置の製造方法について説明する。まず、抵抗率２０Ω・
ｃｍ程度のＰ型シリコン基板の表面に通常の熱酸化法に
より例えば１００ｎｍ程度の膜厚のシリコン酸化膜を形
成した後、ボロン（Ｂ＋）を各素子ブロック毎に開口す
るパターンのフォトレジストをマスクとして選択的に、
例えばエネルギー３０ｋｅＶ、ドーズ量２．５×１０15
／ｃｍ2 の条件でイオン注入する。
【００８４】次に、例えば１２００℃の窒素雰囲気中で
８０分程度アニール（熱処理）を行い、上記工程でイオ
ン注入された不純物イオンを活性化した後、更に例えば
１２００℃のウエット酸素（Ｈ2 ＋Ｏ2 ）雰囲気中で２
０分程度アニール（熱処理）を行い、イオン注入時のダ
メージに起因する格子欠陥を酸化除去する。そして、フ
ッ酸（ＨＦ）を用いてシリコン酸化膜をエッチング除去
する。これにより、図９に示すように、Ｐ型シリコン基
板２０１表面に各素子ブロック毎のＰ型高濃度埋込層２
０４ａ、２０４ｂが形成される。
８０分程度アニール（熱処理）を行い、上記工程でイオ
ン注入された不純物イオンを活性化した後、更に例えば
１２００℃のウエット酸素（Ｈ2 ＋Ｏ2 ）雰囲気中で２
０分程度アニール（熱処理）を行い、イオン注入時のダ
メージに起因する格子欠陥を酸化除去する。そして、フ
ッ酸（ＨＦ）を用いてシリコン酸化膜をエッチング除去
する。これにより、図９に示すように、Ｐ型シリコン基
板２０１表面に各素子ブロック毎のＰ型高濃度埋込層２
０４ａ、２０４ｂが形成される。
【００８５】次に、低濃度Ｐ型エピタキシャル半導体層
２０２を例えば膜厚２０μｍ、抵抗率２０Ω・ｃｍで成
長させる。
２０２を例えば膜厚２０μｍ、抵抗率２０Ω・ｃｍで成
長させる。
【００８６】そして、Ｐ型エピタキシャル半導体層２０
２の表面に、通常の熱酸化法により、例えば１００ｎｍ
程度の膜厚のシリコン酸化膜を形成した後、素子ブロッ
ク周囲の素子分離領域、ＮＰＮバイポーラトランジスタ
部分、ＰＭＯＳトランジスタ部分にフォトレジストをマ
スクとして選択的にリン（Ｐ＋）を例えばエネルギー５
０ｋｅＶ、ドーズ量８×１０14／ｃｍ2 の条件でイオン
注入する。更に、上記分離領域においてリンを注入した
内方領域とＮＭＯＳトランジスタ部分にフォトレジスト
をマスクとして選択的にボロン（Ｂ＋）を例えばエネル
ギー３０ｋｅＶ、ドーズ量２．５×１０15／ｃｍ2 の条
件でイオン注入する。
２の表面に、通常の熱酸化法により、例えば１００ｎｍ
程度の膜厚のシリコン酸化膜を形成した後、素子ブロッ
ク周囲の素子分離領域、ＮＰＮバイポーラトランジスタ
部分、ＰＭＯＳトランジスタ部分にフォトレジストをマ
スクとして選択的にリン（Ｐ＋）を例えばエネルギー５
０ｋｅＶ、ドーズ量８×１０14／ｃｍ2 の条件でイオン
注入する。更に、上記分離領域においてリンを注入した
内方領域とＮＭＯＳトランジスタ部分にフォトレジスト
をマスクとして選択的にボロン（Ｂ＋）を例えばエネル
ギー３０ｋｅＶ、ドーズ量２．５×１０15／ｃｍ2 の条
件でイオン注入する。
【００８７】次に、例えば１２００℃の窒素雰囲気中で
８０分程度アニール（熱処理）を行い、上記工程でイオ
ン注入された不純物イオンを活性化した後、更に例えば
１２００℃のウエット酸素（Ｈ2 ＋Ｏ2 ）雰囲気中で２
０分程度アニール（熱処理）を行い、イオン注入時のダ
メージに起因する格子欠陥を酸化除去する。そして、フ
ッ酸（ＨＦ）を用いてシリコン酸化膜をエッチング除去
する。これにより、図１０に示すように、Ｎ型埋込層２
１０及び第２Ｐ型埋込層２０６が形成される。
８０分程度アニール（熱処理）を行い、上記工程でイオ
ン注入された不純物イオンを活性化した後、更に例えば
１２００℃のウエット酸素（Ｈ2 ＋Ｏ2 ）雰囲気中で２
０分程度アニール（熱処理）を行い、イオン注入時のダ
メージに起因する格子欠陥を酸化除去する。そして、フ
ッ酸（ＨＦ）を用いてシリコン酸化膜をエッチング除去
する。これにより、図１０に示すように、Ｎ型埋込層２
１０及び第２Ｐ型埋込層２０６が形成される。
【００８８】次に、Ｎ型エピタキシャル半導体層２０３
を例えば膜厚２μｍ、抵抗率１Ω・ｃｍで成長させ、図
１１に示すような構造を得る。
を例えば膜厚２μｍ、抵抗率１Ω・ｃｍで成長させ、図
１１に示すような構造を得る。
【００８９】その後は通常のＢｉＣＭＯＳの製造フロー
に従った製造方法で図８に示した半導体装置を製造する
ことができる。
に従った製造方法で図８に示した半導体装置を製造する
ことができる。
【００９０】例えば、熱酸化法によりＮ型エピタキシャ
ル半導体層表面に１０ｎｍ程度の酸化膜を形成した後、
Ｐウエル２０７領域にボロンを例えばエネルギー１５０
ｋｅＶ、ドーズ量５×１０12／ｃｍ2 の条件でイオン注
入する。そして、Ｎウエル２１１領域にリンを例えばエ
ネルギー１８０ｋｅＶ、ドーズ量１×１０12／ｃｍ2の
条件でイオン注入する。続いて、１１００〜１２００℃
の温度でアニールを行うことによりＰウエル２０７、Ｎ
ウエル２１１を形成する。
ル半導体層表面に１０ｎｍ程度の酸化膜を形成した後、
Ｐウエル２０７領域にボロンを例えばエネルギー１５０
ｋｅＶ、ドーズ量５×１０12／ｃｍ2 の条件でイオン注
入する。そして、Ｎウエル２１１領域にリンを例えばエ
ネルギー１８０ｋｅＶ、ドーズ量１×１０12／ｃｍ2の
条件でイオン注入する。続いて、１１００〜１２００℃
の温度でアニールを行うことによりＰウエル２０７、Ｎ
ウエル２１１を形成する。
【００９１】次に、バイポーラトランジスタの分離領域
にボロンを選択的に例えばエネルギー５０ｋｅＶ、ドー
ズ量５×１０15／ｃｍ2 でイオン注入する。そして、バ
イポーラトランジスタの分離領域とコレクタ取り出し領
域に選択的にリンを例えばエネルギー７０ｋｅＶ、ドー
ズ量８×１０16／ｃｍ2 の条件でイオン注入する。その
後、１１００℃で８０分間窒素雰囲気中でアニールする
ことによりＰ型アイソレーション層２０８をＰ型埋込層
２０６に接続し、また、Ｎ型拡散層２１２をＮ型埋込層
２１０に接続する。これにより、同一素子ブロック内の
素子のアイソレーションと素子ブロック間のアイソレー
ションを行う。
にボロンを選択的に例えばエネルギー５０ｋｅＶ、ドー
ズ量５×１０15／ｃｍ2 でイオン注入する。そして、バ
イポーラトランジスタの分離領域とコレクタ取り出し領
域に選択的にリンを例えばエネルギー７０ｋｅＶ、ドー
ズ量８×１０16／ｃｍ2 の条件でイオン注入する。その
後、１１００℃で８０分間窒素雰囲気中でアニールする
ことによりＰ型アイソレーション層２０８をＰ型埋込層
２０６に接続し、また、Ｎ型拡散層２１２をＮ型埋込層
２１０に接続する。これにより、同一素子ブロック内の
素子のアイソレーションと素子ブロック間のアイソレー
ションを行う。
【００９２】次に、ＭＯＳトランジスタの製造に入り、
Ｎ型エピタキシャル半導体層に熱酸化膜を形成し、次に
シリコン窒化膜を堆積した後、これらをパターニングし
てＰＭＯＳ、ＮＭＯＳ、ＮＰＮトランジスタ形成領域を
それぞれシリコン窒化膜で覆う。
Ｎ型エピタキシャル半導体層に熱酸化膜を形成し、次に
シリコン窒化膜を堆積した後、これらをパターニングし
てＰＭＯＳ、ＮＭＯＳ、ＮＰＮトランジスタ形成領域を
それぞれシリコン窒化膜で覆う。
【００９３】その後、シリコン窒化膜をマスクとしてＮ
型エピタキシャル半導体層表面を選択的に酸化し、素子
分離用のフィールド酸化膜２２０を形成する。
型エピタキシャル半導体層表面を選択的に酸化し、素子
分離用のフィールド酸化膜２２０を形成する。
【００９４】シリコン窒化膜を除去した後、ＮＰＮトラ
ンジスタ部分にＰ型ベースを形成するため、ボロンを例
えば３０ｋｅＶで１×１０14／ｃｍ2 の条件で選択的に
イオン注入し、活性化アニールを９００℃に窒素雰囲気
下で３０分行う。
ンジスタ部分にＰ型ベースを形成するため、ボロンを例
えば３０ｋｅＶで１×１０14／ｃｍ2 の条件で選択的に
イオン注入し、活性化アニールを９００℃に窒素雰囲気
下で３０分行う。
【００９５】次に、Ｎ型分離領域、ＮＰＮトランジスタ
のトランジスタのコレクタ取り出し部、エミッタ形成用
の例えばリンを選択的にイオン注入し、更にベース取り
出し部、Ｐ型分離領域の接続部用にホウ素をイオン注入
する。
のトランジスタのコレクタ取り出し部、エミッタ形成用
の例えばリンを選択的にイオン注入し、更にベース取り
出し部、Ｐ型分離領域の接続部用にホウ素をイオン注入
する。
【００９６】次に、ＭＯＳトランジスタのゲート酸化膜
を形成し、続いてポリシリコンを堆積した後パターニン
グすることによりゲート電極２２１を形成する。その後
は、ＬＤＤ用のイオン注入を行い、ゲート電極の側壁に
サイドウオールを形成し、更にソース・ドレインのイオ
ン注入を行い、ＭＯＳトランジスタを完成する。その後
は、第１実施形態と同様に、シリコン酸化膜の形成、コ
ンタクト孔の開口、配線層の形成等の工程を経て図８に
示した構造を得ることができる。
を形成し、続いてポリシリコンを堆積した後パターニン
グすることによりゲート電極２２１を形成する。その後
は、ＬＤＤ用のイオン注入を行い、ゲート電極の側壁に
サイドウオールを形成し、更にソース・ドレインのイオ
ン注入を行い、ＭＯＳトランジスタを完成する。その後
は、第１実施形態と同様に、シリコン酸化膜の形成、コ
ンタクト孔の開口、配線層の形成等の工程を経て図８に
示した構造を得ることができる。
【００９７】このような半導体装置の製造方法によれ
ば、同一の素子ブロック内の素子分離領域の電位を安定
させる第１のＰ型高濃度埋込層２０４ａ、２０４ｂをＰ
型基板上の素子ブロック毎に分割して形成し、このＰ型
高濃度埋込層２０４ａ、２０４ｂを分離するＰ型エピタ
キシャル半導体層２０２を形成し、更に素子ブロック周
囲に選択的にＮ型埋込層２１０及びＰ型埋込層２０６を
形成した後、バイポーラトランジスタやＭＯＳトランジ
スタを形成するＮ型エピタキシャル半導体層２０３をＰ
型エピタキシャル半導体層２０２の上に形成する。これ
により、Ｎ型エピタキシャル半導体層２０３に形成され
た半導体素子は、Ｐ型分離領域で包囲され、更にこのＰ
型分離領域がＮ型分離領域２１０、２１２で分離され、
素子ブロック間に流れる電流が極めて少なく、この電流
に起因するノイズ、回路動作の干渉も極めて少ない半導
体装置を製造することができる。
ば、同一の素子ブロック内の素子分離領域の電位を安定
させる第１のＰ型高濃度埋込層２０４ａ、２０４ｂをＰ
型基板上の素子ブロック毎に分割して形成し、このＰ型
高濃度埋込層２０４ａ、２０４ｂを分離するＰ型エピタ
キシャル半導体層２０２を形成し、更に素子ブロック周
囲に選択的にＮ型埋込層２１０及びＰ型埋込層２０６を
形成した後、バイポーラトランジスタやＭＯＳトランジ
スタを形成するＮ型エピタキシャル半導体層２０３をＰ
型エピタキシャル半導体層２０２の上に形成する。これ
により、Ｎ型エピタキシャル半導体層２０３に形成され
た半導体素子は、Ｐ型分離領域で包囲され、更にこのＰ
型分離領域がＮ型分離領域２１０、２１２で分離され、
素子ブロック間に流れる電流が極めて少なく、この電流
に起因するノイズ、回路動作の干渉も極めて少ない半導
体装置を製造することができる。
【００９８】［第３実施形態］本実施形態は、上記第２
実施形態の変形であり、本発明をＢｉＣＭＯＳに適用し
たものである。この実施形態の平面構造は、図７に示し
たものと同一であり、その説明は省略する。また、第２
実施形態の構造と同一構成部分には同一の符号を付す。
実施形態の変形であり、本発明をＢｉＣＭＯＳに適用し
たものである。この実施形態の平面構造は、図７に示し
たものと同一であり、その説明は省略する。また、第２
実施形態の構造と同一構成部分には同一の符号を付す。
【００９９】本実施形態は、例えば各々のバイポーラト
ランジスタ毎、バイポーラトランジスタのみで構成され
る領域、ＭＯＳトランジスタのみで構成された領域、あ
るいはバイポーラトランジスタとＭＯＳトランジスタの
混在回路、更にバイポーラトランジスタ素子同士で構成
されたブロックのうち、動作周波数等の回路特性が異な
る領域を一つの素子ブロックとして構成し、これらの素
子ブロック相互を分離領域で電気的に分離して、これら
の素子ブロック間の回路動作の干渉などを低減できる。
ランジスタ毎、バイポーラトランジスタのみで構成され
る領域、ＭＯＳトランジスタのみで構成された領域、あ
るいはバイポーラトランジスタとＭＯＳトランジスタの
混在回路、更にバイポーラトランジスタ素子同士で構成
されたブロックのうち、動作周波数等の回路特性が異な
る領域を一つの素子ブロックとして構成し、これらの素
子ブロック相互を分離領域で電気的に分離して、これら
の素子ブロック間の回路動作の干渉などを低減できる。
【０１００】図７のＹ−Ｙ’線に沿った本実施形態の断
面構造図１２に示す。図１２に示す半導体装置は、ＮＭ
ＯＳトランジスタとＰＭＯＳトランジスタで構成される
第１素子ブロックと、ＮＰＮバイポーラトランジスタの
バイポーラ素子で構成された第２素子ブロックを有し、
これらの第１素子ブロックと第２素子ブロックは、共に
素子分離領域で囲まれ相互に電気的に分離されている。
面構造図１２に示す。図１２に示す半導体装置は、ＮＭ
ＯＳトランジスタとＰＭＯＳトランジスタで構成される
第１素子ブロックと、ＮＰＮバイポーラトランジスタの
バイポーラ素子で構成された第２素子ブロックを有し、
これらの第１素子ブロックと第２素子ブロックは、共に
素子分離領域で囲まれ相互に電気的に分離されている。
【０１０１】この半導体装置は、半導体基板が、低濃度
Ｎ型シリコン基板２３０と、Ｎ型シリコン基板２３０上
に形成された低濃度Ｐ型エピタキシャル半導体層２０２
と、Ｐ型エピタキシャル半導体層２０２の上に形成され
たＮ型エピタキシャル半導体層２０３とを有する。Ｎ型
シリコン基板２３０とＰ型エピタキシャル半導体層２０
２との境界領域には、第１素子ブロックには、第１素子
ブロック領域全体に亘る１個の第１のＰ型高濃度埋込層
２０４ａが形成され、第２素子ブロックには、第２素子
ブロック全体に亘る１個の第１のＰ型高濃度埋込層２０
４ｂが形成されている。
Ｎ型シリコン基板２３０と、Ｎ型シリコン基板２３０上
に形成された低濃度Ｐ型エピタキシャル半導体層２０２
と、Ｐ型エピタキシャル半導体層２０２の上に形成され
たＮ型エピタキシャル半導体層２０３とを有する。Ｎ型
シリコン基板２３０とＰ型エピタキシャル半導体層２０
２との境界領域には、第１素子ブロックには、第１素子
ブロック領域全体に亘る１個の第１のＰ型高濃度埋込層
２０４ａが形成され、第２素子ブロックには、第２素子
ブロック全体に亘る１個の第１のＰ型高濃度埋込層２０
４ｂが形成されている。
【０１０２】第１素子ブロックは、ＰＭＯＳトランジス
タとＮＭＯＳトランジスタとがＣＭＯＳを構成するＭＯ
Ｓトランジスタ素子ブロックである。図１２では１この
ＣＭＯＳトランジスタのみを示している。Ｐ型エピタキ
シャル半導体層２０２とＮ型エピタキシャル半導体層２
０３との境界領域に選択的に高濃度Ｎ型埋込層２１０が
形成され、Ｎ型エピタキシャル半導体層２０３表面から
このＮ型埋込層２１０に達するＮウエル２１１が形成さ
れ、ＰＭＯＳがこのＮウエル２１１に形成されている。
また、Ｐ型エピタキシャル半導体層２０２とＮ型エピタ
キシャル半導体層２０３との境界領域に選択的に高濃度
Ｐ型埋込層２０６が形成され、Ｎ型エピタキシャル半導
体層２０３表面からこのＰ型埋込層２０６に達するＰウ
エル２０７が形成され、ＮＭＯＳがこのＰウエル２０７
に形成されている。
タとＮＭＯＳトランジスタとがＣＭＯＳを構成するＭＯ
Ｓトランジスタ素子ブロックである。図１２では１この
ＣＭＯＳトランジスタのみを示している。Ｐ型エピタキ
シャル半導体層２０２とＮ型エピタキシャル半導体層２
０３との境界領域に選択的に高濃度Ｎ型埋込層２１０が
形成され、Ｎ型エピタキシャル半導体層２０３表面から
このＮ型埋込層２１０に達するＮウエル２１１が形成さ
れ、ＰＭＯＳがこのＮウエル２１１に形成されている。
また、Ｐ型エピタキシャル半導体層２０２とＮ型エピタ
キシャル半導体層２０３との境界領域に選択的に高濃度
Ｐ型埋込層２０６が形成され、Ｎ型エピタキシャル半導
体層２０３表面からこのＰ型埋込層２０６に達するＰウ
エル２０７が形成され、ＮＭＯＳがこのＰウエル２０７
に形成されている。
【０１０３】一方、第２素子ブロックは、バイポーラト
ランジスタが多数設けられたブロックであり、図１２で
は一つのＮＰＮバイポーラトランジスタを示している。
第２素子ブロックでは、Ｐ型エピタキシャル半導体層２
０２とＮ型エピタキシャル半導体層２０３の境界領域に
選択的に高濃度Ｎ型埋込層２１０が形成され、Ｎ型エピ
タキシャル半導体層２０３表面からこのＮ型型埋込層２
１０に達するＮウエル２１１が形成され、ＮＰＮトラン
ジスタがこのＮウエル２１１に形成されている。
ランジスタが多数設けられたブロックであり、図１２で
は一つのＮＰＮバイポーラトランジスタを示している。
第２素子ブロックでは、Ｐ型エピタキシャル半導体層２
０２とＮ型エピタキシャル半導体層２０３の境界領域に
選択的に高濃度Ｎ型埋込層２１０が形成され、Ｎ型エピ
タキシャル半導体層２０３表面からこのＮ型型埋込層２
１０に達するＮウエル２１１が形成され、ＮＰＮトラン
ジスタがこのＮウエル２１１に形成されている。
【０１０４】これらの素子ブロックは、完全にＮ型分離
領域で包囲されている。このＮ型分離領域は、Ｎ型シリ
コン基板２３０、第１のＰ型高濃度埋込層２０４間の領
域においてＮ型シリコン基板２３０とＰ型エピタキシャ
ル半導体層２０２との境界領域に設けられた第１のＮ型
高濃度埋込層２１２と、Ｐ型エピタキシャル半導体層２
０２とＮ型エピタキシャル半導体層２０３との境界領域
に形成され、Ｎ型高濃度埋込層２１２に接続されている
第２のＮ型高濃度埋込層（上記第２実施形態におけるＮ
型高濃度埋込層と同一）２１０と、Ｎ型エピタキシャル
半導体層２０３の表面からＮ型高濃度埋込層２１０に達
している高濃度Ｎ型プラグイン層２１２とを有する。ま
た、このＮ型分離領域は、分離配線層２２１に高濃度Ｎ
型拡散層２１３を介して接続されており、この配線層２
２１にはＰ型シリコン基板２０１と同じか、又は高い電
位、例えば回路中の電源電位（Ｖｃｃ）に接続されてい
る。このようなＮ型素子分離領域により、素子ブロック
間が完全にＰＮ接合分離されている。
領域で包囲されている。このＮ型分離領域は、Ｎ型シリ
コン基板２３０、第１のＰ型高濃度埋込層２０４間の領
域においてＮ型シリコン基板２３０とＰ型エピタキシャ
ル半導体層２０２との境界領域に設けられた第１のＮ型
高濃度埋込層２１２と、Ｐ型エピタキシャル半導体層２
０２とＮ型エピタキシャル半導体層２０３との境界領域
に形成され、Ｎ型高濃度埋込層２１２に接続されている
第２のＮ型高濃度埋込層（上記第２実施形態におけるＮ
型高濃度埋込層と同一）２１０と、Ｎ型エピタキシャル
半導体層２０３の表面からＮ型高濃度埋込層２１０に達
している高濃度Ｎ型プラグイン層２１２とを有する。ま
た、このＮ型分離領域は、分離配線層２２１に高濃度Ｎ
型拡散層２１３を介して接続されており、この配線層２
２１にはＰ型シリコン基板２０１と同じか、又は高い電
位、例えば回路中の電源電位（Ｖｃｃ）に接続されてい
る。このようなＮ型素子分離領域により、素子ブロック
間が完全にＰＮ接合分離されている。
【０１０５】一方、同一素子ブロック内に存在するＣＭ
ＯＳ相互、バイポーラトランジスタ相互の分離は、これ
らがそれぞれＰ型素子分離領域で包囲されてＰＮ接合分
離されている。このＰ型素子分離領域は、底面部の第１
のＰ型高濃度埋込層２０４ａ、２０４ｂと、Ｐ型エピタ
キシャル半導体層２０２と、分離領域においてＮ型エピ
タキシャル半導体層２０３とＰ型エピタキシャル半導体
層２０２との境界領域に形成された第２のＰ型埋込層２
０６と、Ｎ型エピタキシャル半導体層２０３の表面から
Ｐ型埋込層２０６に到達しているＰ型アイソレーション
層２０８とを有する。そして、Ｐ型分離領域は、半導体
装置で最も低い電位と配線２２２で接続されている。
ＯＳ相互、バイポーラトランジスタ相互の分離は、これ
らがそれぞれＰ型素子分離領域で包囲されてＰＮ接合分
離されている。このＰ型素子分離領域は、底面部の第１
のＰ型高濃度埋込層２０４ａ、２０４ｂと、Ｐ型エピタ
キシャル半導体層２０２と、分離領域においてＮ型エピ
タキシャル半導体層２０３とＰ型エピタキシャル半導体
層２０２との境界領域に形成された第２のＰ型埋込層２
０６と、Ｎ型エピタキシャル半導体層２０３の表面から
Ｐ型埋込層２０６に到達しているＰ型アイソレーション
層２０８とを有する。そして、Ｐ型分離領域は、半導体
装置で最も低い電位と配線２２２で接続されている。
【０１０６】このような構成のＢｉＣＭＯＳ半導体装置
は、同一素子ブロック内では、素子ブロック全体に亘る
第１の高濃度埋込層２０４ａ、２０４ｂが設けられてい
ることにより、Ｐ型素子分離領域の電位は安定してい
る。
は、同一素子ブロック内では、素子ブロック全体に亘る
第１の高濃度埋込層２０４ａ、２０４ｂが設けられてい
ることにより、Ｐ型素子分離領域の電位は安定してい
る。
【０１０７】一方、各々の素子ブロックのＰ型素子分離
領域は、更にＮ型シリコン基板２３０、第１のＮ型高濃
度埋込層２１２、第２のＮ型埋込層２１０、及びＮ型プ
ラグイン層２１２を含むＮ型分離領域で包囲され、完全
にＰＮ接合分離されている。
領域は、更にＮ型シリコン基板２３０、第１のＮ型高濃
度埋込層２１２、第２のＮ型埋込層２１０、及びＮ型プ
ラグイン層２１２を含むＮ型分離領域で包囲され、完全
にＰＮ接合分離されている。
【０１０８】従って、異なる素子ブロック間の基板部分
を回り込んで流れる電流はなく、このような電流に起因
するノイズ、回路動作の干渉も完全に防止することがで
きる。
を回り込んで流れる電流はなく、このような電流に起因
するノイズ、回路動作の干渉も完全に防止することがで
きる。
【０１０９】次に、図１２に示した構造の半導体装置を
製造する方法について説明する。まず、抵抗率２０Ω・
ｃｍ程度のＮ型シリコン基板２３０の表面に通常の熱酸
化法により例えば１００ｎｍ程度の膜厚のシリコン酸化
膜を形成する。次に、各素子ブロック周囲部分の分離領
域にフォトレジストをマスクとして選択的にリン（Ｐ
＋）を例えばエネルギー５０ｋｅＶ、ドーズ量４×１０
15／ｃｍ2 の条件でイオン注入する。また、ボロン（Ｂ
＋）を各素子ブロック毎に開口するパターンのフォトレ
ジストをマスクとして選択的に、例えばエネルギー５０
ｋｅＶ、ドーズ量２．５×１０15／ｃｍ2 の条件でイオ
ン注入する。
製造する方法について説明する。まず、抵抗率２０Ω・
ｃｍ程度のＮ型シリコン基板２３０の表面に通常の熱酸
化法により例えば１００ｎｍ程度の膜厚のシリコン酸化
膜を形成する。次に、各素子ブロック周囲部分の分離領
域にフォトレジストをマスクとして選択的にリン（Ｐ
＋）を例えばエネルギー５０ｋｅＶ、ドーズ量４×１０
15／ｃｍ2 の条件でイオン注入する。また、ボロン（Ｂ
＋）を各素子ブロック毎に開口するパターンのフォトレ
ジストをマスクとして選択的に、例えばエネルギー５０
ｋｅＶ、ドーズ量２．５×１０15／ｃｍ2 の条件でイオ
ン注入する。
【０１１０】次に、例えば１２００℃の窒素雰囲気中で
８０分程度アニール（熱処理）を行い、上記工程でイオ
ン注入された不純物イオンを活性化した後、更に例えば
１２００℃のウエット酸素（Ｈ2 ＋Ｏ2 ）雰囲気中で２
０分程度アニール（熱処理）を行い、イオン注入時のダ
メージに起因する格子欠陥を酸化除去する。そして、フ
ッ酸（ＨＦ）を用いてシリコン酸化膜をエッチング除去
する。これにより、図１３に示すように、Ｎ型シリコン
基板２３０表面に分離領域におけるＮ型高濃度埋込層２
１２及び各ブロック毎の第１のＰ型埋込層２０４ａ、２
０４ｂが形成される。
８０分程度アニール（熱処理）を行い、上記工程でイオ
ン注入された不純物イオンを活性化した後、更に例えば
１２００℃のウエット酸素（Ｈ2 ＋Ｏ2 ）雰囲気中で２
０分程度アニール（熱処理）を行い、イオン注入時のダ
メージに起因する格子欠陥を酸化除去する。そして、フ
ッ酸（ＨＦ）を用いてシリコン酸化膜をエッチング除去
する。これにより、図１３に示すように、Ｎ型シリコン
基板２３０表面に分離領域におけるＮ型高濃度埋込層２
１２及び各ブロック毎の第１のＰ型埋込層２０４ａ、２
０４ｂが形成される。
【０１１１】次に、Ｐ型エピタキシャル半導体層２０２
を例えば膜厚２０μｍ、抵抗率２０Ω・ｃｍで成長させ
る。
を例えば膜厚２０μｍ、抵抗率２０Ω・ｃｍで成長させ
る。
【０１１２】そして、Ｐ型エピタキシャル半導体層２０
２の表面に、通常の熱酸化法により、例えば１００ｎｍ
程度の膜厚のシリコン酸化膜を形成した後、素子ブロッ
ク周囲の素子分離領域、ＮＰＮバイポーラトランジスタ
部分、ＰＭＯＳトランジスタ部分にフォトレジストをマ
スクとして選択的にリン（Ｐ＋）を例えばエネルギー５
０ｋｅＶ、ドーズ量８×１０14／ｃｍ2 の条件でイオン
注入する。更に、上記分離領域においてリンを注入した
内方領域とＮＭＯＳトランジスタ部分にフォトレジスト
をマスクとして選択的にボロン（Ｂ＋）を例えばエネル
ギー３０ｋｅＶ、ドーズ量２．５×１０15／ｃｍ2 の条
件でイオン注入する。
２の表面に、通常の熱酸化法により、例えば１００ｎｍ
程度の膜厚のシリコン酸化膜を形成した後、素子ブロッ
ク周囲の素子分離領域、ＮＰＮバイポーラトランジスタ
部分、ＰＭＯＳトランジスタ部分にフォトレジストをマ
スクとして選択的にリン（Ｐ＋）を例えばエネルギー５
０ｋｅＶ、ドーズ量８×１０14／ｃｍ2 の条件でイオン
注入する。更に、上記分離領域においてリンを注入した
内方領域とＮＭＯＳトランジスタ部分にフォトレジスト
をマスクとして選択的にボロン（Ｂ＋）を例えばエネル
ギー３０ｋｅＶ、ドーズ量２．５×１０15／ｃｍ2 の条
件でイオン注入する。
【０１１３】次に、例えば１２００℃の窒素（Ｎ2 ）雰
囲気中で８０分程度アニール（熱処理）を行い、上記工
程でイオン注入された不純物イオンを活性化した後、更
に例えば１２００℃のウエット酸素（Ｈ2 ＋Ｏ2 ）雰囲
気中で２０分程度アニール（熱処理）を行い、イオン注
入時のダメージに起因する格子欠陥を酸化除去する。そ
して、フッ酸（ＨＦ）を用いてシリコン酸化膜をエッチ
ング除去する。これにより、図１４に示すように、第１
のＮ型高濃度埋込層２１２に接続する第２のＮ型埋込層
２１０、及び第２のＰ型埋込層２０６が形成される。
囲気中で８０分程度アニール（熱処理）を行い、上記工
程でイオン注入された不純物イオンを活性化した後、更
に例えば１２００℃のウエット酸素（Ｈ2 ＋Ｏ2 ）雰囲
気中で２０分程度アニール（熱処理）を行い、イオン注
入時のダメージに起因する格子欠陥を酸化除去する。そ
して、フッ酸（ＨＦ）を用いてシリコン酸化膜をエッチ
ング除去する。これにより、図１４に示すように、第１
のＮ型高濃度埋込層２１２に接続する第２のＮ型埋込層
２１０、及び第２のＰ型埋込層２０６が形成される。
【０１１４】次に、Ｎ型低濃度エピタキシャル半導体層
２０２を例えば膜厚２μｍ、抵抗率１Ω・ｃｍで成長さ
せ、図１５に示すような構造を得る。
２０２を例えば膜厚２μｍ、抵抗率１Ω・ｃｍで成長さ
せ、図１５に示すような構造を得る。
【０１１５】その後は第２実施形態で説明した通常のＢ
ｉＣＭＯＳの製造フローに従った製造方法で図１２に示
した半導体装置を製造することができる。
ｉＣＭＯＳの製造フローに従った製造方法で図１２に示
した半導体装置を製造することができる。
【０１１６】このような半導体装置の製造方法によれ
ば、同一の素子ブロック内の素子分離領域の電位を安定
させる第１のＰ型埋込層２０４ａ、２０４ｂをＮ型基板
２３０上の素子ブロック領域毎に分割して形成すると共
に、Ｎ型埋込層２１２を第１のＰ型高濃度埋込層２０４
ａ、２０４ｂの周囲に形成して各素子ブロックを分離し
た後、Ｐ型エピタキシャル半導体層２０２を形成し、更
に素子ブロック周囲に選択的にＮ型埋込層２１０を形成
した後、バイポーラトランジスタやＭＯＳトランジスタ
を形成するＮ型エピタキシャル半導体層２０３をＰ型エ
ピタキシャル半導体層２０２の上に形成する。
ば、同一の素子ブロック内の素子分離領域の電位を安定
させる第１のＰ型埋込層２０４ａ、２０４ｂをＮ型基板
２３０上の素子ブロック領域毎に分割して形成すると共
に、Ｎ型埋込層２１２を第１のＰ型高濃度埋込層２０４
ａ、２０４ｂの周囲に形成して各素子ブロックを分離し
た後、Ｐ型エピタキシャル半導体層２０２を形成し、更
に素子ブロック周囲に選択的にＮ型埋込層２１０を形成
した後、バイポーラトランジスタやＭＯＳトランジスタ
を形成するＮ型エピタキシャル半導体層２０３をＰ型エ
ピタキシャル半導体層２０２の上に形成する。
【０１１７】これにより、Ｎ型エピタキシャル半導体層
に形成された半導体素子は、素子ブロック毎にＮ型分離
領域でＰＮ接合分離され、素子ブロック間に電流が流れ
ず、この電流に起因するノイズ、回路動作の干渉もない
半導体装置を製造することができる。
に形成された半導体素子は、素子ブロック毎にＮ型分離
領域でＰＮ接合分離され、素子ブロック間に電流が流れ
ず、この電流に起因するノイズ、回路動作の干渉もない
半導体装置を製造することができる。
【０１１８】上記第１実施形態では、第１のＰ型高濃度
埋込層を半導体基板上に全面に形成したが、バイポーラ
トランジスタ部分等におけるＰ型高濃度埋込層は、第２
実施形態、第３実施形態に示したような各素子ブロック
毎に独立した形態であることが好ましい。
埋込層を半導体基板上に全面に形成したが、バイポーラ
トランジスタ部分等におけるＰ型高濃度埋込層は、第２
実施形態、第３実施形態に示したような各素子ブロック
毎に独立した形態であることが好ましい。
【０１１９】従って、本発明では、フォトトランジスタ
で構成される素子ブロック毎にＮ型分離領域で包囲さ
れ、かつこれらのフォトトランジスタで構成される素子
ブロックが共通の第１のＰ型高濃度埋込層を有し、更に
同一半導体基板に、Ｎ型分離領域で素子分離され、それ
ぞれの素子ブロック毎に独立した第１のＰ型高濃度埋込
層を有するバイポーラトランジスタとＭＯＳトランジス
タの少なくとも一つ以上が形成された半導体装置が含ま
れる。即ち、本発明は、上記第１実施形態と、第２実施
形態又は第３実施形態を一つの半導体装置として構成
し、フォトトランジスタとＢｉＣＭＯＳが一つの半導体
基板に形成された半導体装置も含むことは勿論である。
で構成される素子ブロック毎にＮ型分離領域で包囲さ
れ、かつこれらのフォトトランジスタで構成される素子
ブロックが共通の第１のＰ型高濃度埋込層を有し、更に
同一半導体基板に、Ｎ型分離領域で素子分離され、それ
ぞれの素子ブロック毎に独立した第１のＰ型高濃度埋込
層を有するバイポーラトランジスタとＭＯＳトランジス
タの少なくとも一つ以上が形成された半導体装置が含ま
れる。即ち、本発明は、上記第１実施形態と、第２実施
形態又は第３実施形態を一つの半導体装置として構成
し、フォトトランジスタとＢｉＣＭＯＳが一つの半導体
基板に形成された半導体装置も含むことは勿論である。
【０１２０】
【発明の効果】本発明の第１発明の半導体装置は、例え
ばフォトトランジスタ間のクロストークを低減し、更に
フォトトランジスタとバイポーラトランジスタとを混載
する場合に、これらの特性をそれぞれ最適化することが
可能である。
ばフォトトランジスタ間のクロストークを低減し、更に
フォトトランジスタとバイポーラトランジスタとを混載
する場合に、これらの特性をそれぞれ最適化することが
可能である。
【０１２１】本発明の第２発明の半導体装置の製造方法
によれば、このような第１発明にかかる半導体装置を確
実に製造することができる。
によれば、このような第１発明にかかる半導体装置を確
実に製造することができる。
【０１２２】本発明の第３発明の半導体装置は、例えば
バイポーラトランジスタ、ＣＭＯＳ、ＢｉＣＭＯＳ等の
集積回路を構成する素子ブロックを相互に分離して相互
の回路動作の干渉を防止することができる。
バイポーラトランジスタ、ＣＭＯＳ、ＢｉＣＭＯＳ等の
集積回路を構成する素子ブロックを相互に分離して相互
の回路動作の干渉を防止することができる。
【０１２３】本発明の第４発明の半導体装置の製造方法
によれば、このような第３発明の半導体装置を確実に製
造することができる。
によれば、このような第３発明の半導体装置を確実に製
造することができる。
【図１】本発明にかかる第１実施形態の半導体装置の一
形態におけるフォトトランジスタの部分の平面構造を示
す平面図である。
形態におけるフォトトランジスタの部分の平面構造を示
す平面図である。
【図２】図１のＸ−Ｘ’線に沿った断面構造を示す断面
図である。
図である。
【図３】図２の半導体装置のバイポーラトランジスタ部
分を示す断面図である。
分を示す断面図である。
【図４】図２の断面構造の半導体装置を製造する工程を
説明する断面図である。
説明する断面図である。
【図５】図４に続く工程を示す断面図である。
【図６】図５に続く工程を示す断面図である。
【図７】本発明にかかる第２実施形態及び第３実施形態
の半導体装置の平面構造の一形態を示す平面図である。
の半導体装置の平面構造の一形態を示す平面図である。
【図８】図７のＹ−Ｙ’線に沿った断面構造の一形態を
示す断面図である。
示す断面図である。
【図９】図７に示す断面構造の半導体装置を製造する工
程を示す断面図である。
程を示す断面図である。
【図１０】図９に続く工程を示す断面図である。
【図１１】図１０に続く工程を示す断面図である。
【図１２】本発明にかかる第３実施形態の半導体装置の
断面構造の一形態を示す断面図である。
断面構造の一形態を示す断面図である。
【図１３】図１２の断面構造を製造する工程を説明する
断面図である。
断面図である。
【図１４】図１３に続く工程を示す断面図である。
【図１５】図１４に続く工程を示す断面図である。
【図１６】従来のフォトトランジスタの一形態の断面構
造を示す断面図である。
造を示す断面図である。
【図１７】従来のフォトトランジスタの他の形態の断面
構造を示す断面図である。
構造を示す断面図である。
【図１８】従来のＢｉＣＭＯＳの一形態の断面構造を示
す断面図である。
す断面図である。
１０１…Ｐ型シリコン基板、１０２…Ｐ型エピタキシャ
ル半導体層、１０３…Ｎ型エピタキシャル半導体層、１
０４…Ｐ型高濃度埋込層、１０６…Ｐ型高濃度埋込層、
１０７…Ｐ型アイソレーション層、１１０…Ｎ型高濃度
埋込層、１１１…Ｎ型プラグイン層、１１２…Ｎ型拡散
層、１２１…分離用配線、１２２…カソード配線、１２
３…アノード配線、２０１…Ｐ型シリコン基板、２０２
…Ｐ型エピタキシャル半導体層、２０３…Ｎ型エピタキ
シャル半導体層、２０６…Ｐ型高濃度埋込層、２０７…
Ｐウエル、２０８…Ｐ型アイソレーション層、２１０…
Ｎ型高濃度埋込層、２１１…Ｎウエル、２１２…Ｎ型プ
ラグイン層、２１３…Ｎ型拡散層、２３０…Ｎ型シリコ
ン基板
ル半導体層、１０３…Ｎ型エピタキシャル半導体層、１
０４…Ｐ型高濃度埋込層、１０６…Ｐ型高濃度埋込層、
１０７…Ｐ型アイソレーション層、１１０…Ｎ型高濃度
埋込層、１１１…Ｎ型プラグイン層、１１２…Ｎ型拡散
層、１２１…分離用配線、１２２…カソード配線、１２
３…アノード配線、２０１…Ｐ型シリコン基板、２０２
…Ｐ型エピタキシャル半導体層、２０３…Ｎ型エピタキ
シャル半導体層、２０６…Ｐ型高濃度埋込層、２０７…
Ｐウエル、２０８…Ｐ型アイソレーション層、２１０…
Ｎ型高濃度埋込層、２１１…Ｎウエル、２１２…Ｎ型プ
ラグイン層、２１３…Ｎ型拡散層、２３０…Ｎ型シリコ
ン基板
Claims (19)
- 【請求項１】半導体基板に形成された少なくとも一つの
素子を含む素子ブロックが、底面部を第１導電型埋込層
で、側面部を第１導電型分離領域でそれぞれ包囲され、 かつ該第１導電型分離領域が第２導電型分離領域で包囲
されていることを特徴とする半導体装置。 - 【請求項２】上記第２導電型分離領域に、上記第１導電
型埋込層及び第１導電型分離領域に対して同一電位又は
逆バイアスとなる電圧を印加するように構成されている
請求項１記載の半導体装置。 - 【請求項３】上記半導体基板が、 第１導電型半導体基板と、 該第１導電型半導体基板表面に形成された第１導電型エ
ピタキシャル半導体層と、 該第１導電型エピタキシャル半導体層の上に形成された
第２導電型エピタキシャル半導体層とを有し、 上記第１導電型埋込層が、 上記第１導電型半導体基板と上記第１導電型エピタキシ
ャル半導体層との境界領域に設けられた、第１の第１導
電型埋込層であり、 上記第１導電型分離領域が、 上記第１導電型エピタキシャル半導体層と上記第２導電
型エピタキシャル半導体層との境界領域に形成され、上
記第１の第１導電型埋込層と離間している第２の第１導
電型埋込層と、 上記第２導電型エピタキシャル半導体層の表面から該第
２の第１導電型埋込層に到達している第１導電型半導体
層とを有し、 上記第２導電型分離領域が、 上記第１導電型エピタキシャル半導体層と上記第２導電
型エピタキシャル半導体層との境界領域に形成された第
２導電型埋込層と、 上記第２導電型エピタキシャル半導体層の表面から該第
２導電型埋込層に到達している第２導電型半導体層とを
有する請求項１記載の半導体装置。 - 【請求項４】上記第２導電型分離領域と上記第１の第１
導電型埋込層との間に生じる空乏層が該第１導電型埋込
層に到達している請求項２記載の半導体装置。 - 【請求項５】各素子ブロック毎に上記第１導電型埋込層
が独立して設けられている素子ブロックを有する請求項
１記載の半導体装置。 - 【請求項６】１個のフォトダイオードで構成される素子
ブロックの複数が、共通の上記第１導電型埋込層を有す
る請求項１記載の半導体装置。 - 【請求項７】更に、絶縁ゲート型電界効果トランジスタ
を含む素子ブロックとバイポーラトランジスタを含む素
子ブロックのいずれか又は両方を含む請求項６記載の半
導体装置。 - 【請求項８】上記絶縁ゲート型電界効果トランジスタを
含む素子ブロックとバイポーラトランジスタを含む素子
ブロックそれぞれがそれぞれの素子ブロック毎に独立し
て設けられている第１導電型埋込層を有する請求項７記
載の半導体装置。 - 【請求項９】上記第１導電型基板が、上記第１導電型埋
込層を兼用する請求項３記載の半導体装置。 - 【請求項１０】第１導電型半導体基板上に第１の第１導
電型高濃度埋込層を形成する工程と、 該第１導電型半導体基板面に第１導電型エピタキシャル
半導体層を形成する工程と、 該第１導電型エピタキシャル半導体層の半導体素子形成
予定領域を包囲する素子分離領域に選択的に上記第１導
電型埋込層に達しない深さで第２導電型埋込層を形成す
る工程と、 該第１導電型エピタキシャル半導体層の該第２導電型高
濃度埋込層の内方の素子分離領域に第２の第１導電型埋
込層を選択的に形成する工程と、 上記第１導電型エピタキシャル半導体層の上に第２導電
型エピタキシャル半導体層を形成する工程と、 該第２導電型エピタキシャル半導体層の素子分離領域に
おいて該第２導電型エピタキシャル半導体層の表面から
上記第２導電型埋込層に到達する第２導電型半導体層を
形成する工程と、 該第２導電型エピタキシャル半導体層の素子分離領域に
おいて該第２導電型エピタキシャル半導体層の表面から
上記第２の第１導電型埋込層に到達する第１導電型半導
体層を形成する工程とを有することを特徴とする半導体
装置の製造方法。 - 【請求項１１】上記第２導電型エピタキシャル半導体層
表面近傍に第２導電型拡散層を形成してフォトダイオー
ドのカソード取り出し層を形成する工程を有する請求項
１０記載の半導体装置の製造方法。 - 【請求項１２】上記第１導電型埋込層を第１導電型半導
体基板全面に形成する請求項１０記載の半導体装置の製
造方法。 - 【請求項１３】半導体基板に形成された少なくとも一つ
の素子を含む素子ブロックが、底面部に各素子ブロック
毎に独立して設けられている第１導電型埋込層を含む第
１導電型分離領域で全面的に包囲され、 かつ該第１導電型分離領域の側部が第２導電型分離領域
で包囲されていることを特徴とする半導体装置。 - 【請求項１４】上記第２導電型分離領域に、上記第１導
電型分離領域に対して同一電位又は逆バイアスとなる電
圧を印加するように構成されている請求項１３記載の半
導体装置。 - 【請求項１５】更に、第１導電型分離領域全体が第２導
電型分離領域で包囲されている請求項１３記載の半導体
装置。 - 【請求項１６】上記半導体基板が、 第１導電型半導体基板と、 該第１導電型半導体基板表面に形成された第１導電型エ
ピタキシャル半導体層と、 該第１導電型エピタキシャル半導体層の上に形成された
第２導電型エピタキシャル半導体層とを有し、 上記第１導電型分離領域が、 上記第１導電型半導体基板と上記第１導電型エピタキシ
ャル半導体層との境界領域に各素子ブロック毎に独立し
て設けられた第１の導電型埋込層と、 上記第１導電型エピタキシャル半導体層と上記第２導電
型エピタキシャル半導体層との境界領域に形成され、上
記第１の第１導電型埋込層と離間している第２の第１導
電型埋込層と、 上記第２導電型エピタキシャル半導体層の表面から該第
２の第１導電型埋込層に到達している第１導電型半導体
層とを有し、 上記第２導電型分離領域が、 上記第１導電型エピタキシャル半導体層と上記第２導電
型エピタキシャル半導体層との境界領域に形成され、上
記第１の第１導電型埋込層と離間している第２導電型埋
込層と、 上記第２導電型エピタキシャル半導体層の表面から該第
２導電型埋込層に到達している第２導電型半導体層とを
有する請求項１３記載の半導体装置。 - 【請求項１７】第１導電型基板表面の素子ブロック形成
予定領域毎に各々選択的に第１の第１導電型埋込層を形
成する工程と、 該第１導電型基板面に第１導電型エピタキシャル半導体
層を形成する工程と、 各素子ブロックの周囲の素子分離領域に第２の第１導電
型埋込層とこの第２の第１導電型埋込層を包囲する第２
導電型埋込層とをそれぞれ上記第１の第１導電型埋込層
と離間させて選択的に形成する工程と、 上記第１導電型エピタキシャル半導体層の上に第２導電
型エピタキシャル半導体層を形成する工程と、 該第２導電型エピタキシャル半導体層の素子分離領域に
おいて該第２導電型エピタキシャル半導体層の表面から
上記第２の第１導電型埋込層に到達する第１導電型半導
体層を形成する工程と、 該第２導電型エピタキシャル半導体層の素子分離領域に
おいて該第２導電型エピタキシャル半導体層の表面から
上記第２導電型埋込層に到達する第２導電型半導体層を
形成する工程とを有することを特徴とする半導体装置の
製造方法。 - 【請求項１８】上記半導体基板が、 第２導電型半導体基板と、 該第２導電型半導体基板表面に形成された第１導電型エ
ピタキシャル半導体層と、 該第１導電型エピタキシャル半導体層の上に形成された
第２導電型エピタキシャル半導体層とを有し、 上記第１導電型分離領域が、 上記第２導電型半導体基板と上記第１導電型エピタキシ
ャル半導体層との境界領域に選択的に各素子ブロック毎
に独立して設けられた第１の第１導電型埋込層と、 上記第１導電型エピタキシャル半導体層と上記第２導電
型エピタキシャル半導体層との境界領域に形成され、上
記第１の第１導電型埋込層と離間している第２の第１導
電型埋込層と、 上記第２導電型エピタキシャル半導体層の表面から該第
２の第１導電型埋込層に到達している第１導電型半導体
層とを有し、 上記第２導電型分離領域が、 上記第２導電型半導体基板と、 上記第２導電型半導体基板と第１導電型エピタキシャル
半導体層との境界領域に設けられた第１の第２導電型埋
込層と、 上記第１導電型エピタキシャル半導体層と上記第２導電
型エピタキシャル半導体層との境界領域に形成され、上
記第１の第２導電型埋込層に到達している第２の第２導
電型埋込層と、 上記第２導電型エピタキシャル半導体層の表面から該第
１の第２導電型埋込層に到達している第２導電型半導体
層とを有する請求項１５記載の半導体装置。 - 【請求項１９】第２導電型基板表面の素子ブロック形成
予定領域毎に各々選択的に第１の第１導電型埋込層を選
択的に形成すると共に、素子ブロック周囲の分離領域に
第１の第２導電型埋込層を選択的に形成する工程と、 該第２導電型基板面に第１導電型エピタキシャル半導体
層を形成する工程と、 該第１導電形エピタキシャル半導体層の上の各素子ブロ
ックの周囲の素子分離領域に第２の第１導電型埋込層を
上記第１の第１導電型埋込層と離間させて選択的に形成
する工程と、 上記第１導電形エピタキシャル半導体層の上に該第２の
第１導電型埋込層を包囲し、上記第１の第２導電形埋込
層に到達する第２の第２導電型埋込層を形成する工程
と、 上記第１導電型エピタキシャル半導体層の上に第２導電
型エピタキシャル半導体層を形成する工程と、 該第２導電型エピタキシャル半導体層の素子分離領域に
おいて該第２導電型エピタキシャル半導体層の表面から
上記第２の第１導電型埋込層に到達する第１導電型分離
層を形成する工程と、 該第２導電型エピタキシャル半導体層の素子分離領域に
おいて該第２導電型エピタキシャル半導体層の表面から
上記第２の第２導電型埋込層に到達する第２導電型半導
体層を形成する工程とを有することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04431297A JP3918220B2 (ja) | 1997-02-27 | 1997-02-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04431297A JP3918220B2 (ja) | 1997-02-27 | 1997-02-27 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10242312A true JPH10242312A (ja) | 1998-09-11 |
| JP3918220B2 JP3918220B2 (ja) | 2007-05-23 |
Family
ID=12687978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04431297A Expired - Fee Related JP3918220B2 (ja) | 1997-02-27 | 1997-02-27 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3918220B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001077401A (ja) * | 1999-09-06 | 2001-03-23 | Sharp Corp | 受光素子および回路内蔵型受光素子 |
| JP2005536035A (ja) * | 2002-05-24 | 2005-11-24 | フラウンホーファー−ゲゼルシャフト・ツール・フェルデルング・デル・アンゲヴァンテン・フォルシュング・アインゲトラーゲネル・フェライン | フォトダイオード |
| JP2006120984A (ja) * | 2004-10-25 | 2006-05-11 | Matsushita Electric Ind Co Ltd | 光半導体装置 |
| WO2007032165A1 (ja) * | 2005-09-12 | 2007-03-22 | Sony Corporation | 半導体装置およびその製造方法 |
| JP2014187275A (ja) * | 2013-03-25 | 2014-10-02 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP2015141946A (ja) * | 2014-01-27 | 2015-08-03 | 株式会社リコー | フォトトランジスタ、及び半導体装置 |
| US10833117B2 (en) | 2019-01-07 | 2020-11-10 | Samsung Electronics Co., Ltd. | Image sensor including a first and a second isolation layer |
| CN114300570A (zh) * | 2021-12-29 | 2022-04-08 | 上海集成电路研发中心有限公司 | 探测器及制造方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59111357A (ja) * | 1982-12-17 | 1984-06-27 | Nec Corp | Ｃ−ｍｏｓ集積回路とその使用方法 |
| JPS61154063A (ja) * | 1984-12-26 | 1986-07-12 | Toshiba Corp | 光半導体装置およびその製造方法 |
| JPS6226852A (ja) * | 1985-07-29 | 1987-02-04 | Nippon Denso Co Ltd | 半導体装置 |
| JPS63160270A (ja) * | 1986-12-23 | 1988-07-04 | Nikon Corp | フオトセンサと信号処理用素子を有する半導体装置 |
| JPS63228659A (ja) * | 1987-03-05 | 1988-09-22 | エッセジーエッセートムソン マイクロエレクトロニクス ソチエタ ペル アノニマ | 信号転送回路網の集積構造 |
| JPH07183563A (ja) * | 1993-12-21 | 1995-07-21 | Sony Corp | 半導体装置 |
| JPH0818093A (ja) * | 1994-06-30 | 1996-01-19 | Sony Corp | 半導体受光素子及び半導体装置並びにそれらの作製方法 |
-
1997
- 1997-02-27 JP JP04431297A patent/JP3918220B2/ja not_active Expired - Fee Related
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59111357A (ja) * | 1982-12-17 | 1984-06-27 | Nec Corp | Ｃ−ｍｏｓ集積回路とその使用方法 |
| JPS61154063A (ja) * | 1984-12-26 | 1986-07-12 | Toshiba Corp | 光半導体装置およびその製造方法 |
| JPS6226852A (ja) * | 1985-07-29 | 1987-02-04 | Nippon Denso Co Ltd | 半導体装置 |
| JPS63160270A (ja) * | 1986-12-23 | 1988-07-04 | Nikon Corp | フオトセンサと信号処理用素子を有する半導体装置 |
| JPS63228659A (ja) * | 1987-03-05 | 1988-09-22 | エッセジーエッセートムソン マイクロエレクトロニクス ソチエタ ペル アノニマ | 信号転送回路網の集積構造 |
| JPH07183563A (ja) * | 1993-12-21 | 1995-07-21 | Sony Corp | 半導体装置 |
| JPH0818093A (ja) * | 1994-06-30 | 1996-01-19 | Sony Corp | 半導体受光素子及び半導体装置並びにそれらの作製方法 |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001077401A (ja) * | 1999-09-06 | 2001-03-23 | Sharp Corp | 受光素子および回路内蔵型受光素子 |
| JP2005536035A (ja) * | 2002-05-24 | 2005-11-24 | フラウンホーファー−ゲゼルシャフト・ツール・フェルデルング・デル・アンゲヴァンテン・フォルシュング・アインゲトラーゲネル・フェライン | フォトダイオード |
| JP2006120984A (ja) * | 2004-10-25 | 2006-05-11 | Matsushita Electric Ind Co Ltd | 光半導体装置 |
| KR101248084B1 (ko) * | 2005-09-12 | 2013-03-27 | 소니 가부시끼가이샤 | 반도체 장치 및 그 제조 방법 |
| JP2007080905A (ja) * | 2005-09-12 | 2007-03-29 | Sony Corp | 半導体装置およびその製造方法 |
| US7928511B2 (en) | 2005-09-12 | 2011-04-19 | Sony Corporation | Semiconductor device and method for manufacturing semiconductor device |
| WO2007032165A1 (ja) * | 2005-09-12 | 2007-03-22 | Sony Corporation | 半導体装置およびその製造方法 |
| JP2014187275A (ja) * | 2013-03-25 | 2014-10-02 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP2015141946A (ja) * | 2014-01-27 | 2015-08-03 | 株式会社リコー | フォトトランジスタ、及び半導体装置 |
| US10833117B2 (en) | 2019-01-07 | 2020-11-10 | Samsung Electronics Co., Ltd. | Image sensor including a first and a second isolation layer |
| US11469266B2 (en) | 2019-01-07 | 2022-10-11 | Samsung Electronics Co., Ltd. | Image sensor including a first and a second isolation layer |
| CN114300570A (zh) * | 2021-12-29 | 2022-04-08 | 上海集成电路研发中心有限公司 | 探测器及制造方法 |
| CN114300570B (zh) * | 2021-12-29 | 2024-05-17 | 上海集成电路研发中心有限公司 | 探测器及制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3918220B2 (ja) | 2007-05-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6392282B1 (en) | BiCMOS-integrated photodetecting semiconductor device having an avalanche photodiode | |
| JP2708027B2 (ja) | 半導体装置およびその製造方法 | |
| JP4077063B2 (ja) | ＢｉＣＭＯＳ内蔵受光半導体装置 | |
| JP3918220B2 (ja) | 半導体装置及びその製造方法 | |
| JP2000091443A (ja) | 半導体装置およびその製造方法 | |
| US5624856A (en) | Method for forming a lateral bipolar transistor | |
| JPH0557741B2 (ja) | ||
| US7524730B2 (en) | Method of fabricating bipolar junction transistor | |
| JPH10284753A (ja) | 半導体装置及びその製造方法 | |
| US20060151814A1 (en) | Optical semiconductor device | |
| JPH1168146A (ja) | 受光素子を有する半導体装置とその製造方法 | |
| JP3813687B2 (ja) | ＢｉＣＭＯＳ内蔵受光半導体装置 | |
| JPH09331080A (ja) | 受光素子を含む半導体装置およびその製造方法 | |
| JPH10233525A (ja) | アバランシェフォトダイオード | |
| JP3553715B2 (ja) | 光半導体装置 | |
| JP2003224252A (ja) | 光半導体集積回路装置 | |
| JP3247106B2 (ja) | 集積回路の製法と集積回路構造 | |
| JP2003258219A (ja) | 光半導体集積回路装置の製造方法 | |
| JPH04151874A (ja) | 半導体装置 | |
| Zimmermann et al. | Silicon technologies and integrated photodetectors | |
| JP2002141419A (ja) | 半導体装置 | |
| JPH03145771A (ja) | 半導体装置 | |
| JP2000156521A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2001274172A (ja) | 横型バイポーラトランジスタおよびその製造方法 | |
| JPH0389562A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051115 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061024 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061225 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070123 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070205 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100223 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110223 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120223 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130223 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |