JP2001077401A - 受光素子および回路内蔵型受光素子 - Google Patents

受光素子および回路内蔵型受光素子

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Abstract

(57)【要約】 【課題】 書き込み対応のフォトダイオードにおいて、
読み出し時の小光量入射および書き込み時の大光量入射
の両方に対して、応答速度の高速化を図る。 【解決手段】 Ｐ型半導体基板１４１の上にそれよりも
不純物濃度が低いＰ型エピタキシャル層１４２を形成し
た積層基板を用いて、フォトダイオードの容量およびア
ノード抵抗を下げて、読み出し時の小光量での応答速度
を向上させる。さらに、書き込み時の大光量が入射して
も、ポテンシャルのフラット化により応答速度が低下し
ないように、Ｐ型エピタキシャル層１４２の層厚を薄く
して空乏層幅を制限し、空乏層内の電界強度を強める。
例えば、書き込み対応用のフォトダイオードに要求され
る大光量時の応答速度（例えば書き込み６倍速）から、
空乏層内の電界強度を０．３Ｖ／μｍ以上に設定する。
また、書き込み対応用のフォトダイオードに要求される
小光量時の応答速度（例えば読み出し３２倍速）から、
必要とされる空乏層幅を５μｍ以上に設定する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、書き込み対応可能
な光ピックアップ等に用いられる受光素子および回路内
蔵受光素子に関する。
【０００２】
【従来の技術】従来から、光ピックアップはＣＤ−ＲＯ
ＭやＤＶＤ（デジタルビデオディスク）等の光ディスク
装置に使用されている。この光ディスク装置は、近年、
高速化が進んできており、また、動画像等の多量のデー
タを高速で取り扱うようになってきている。このような
背景の中、光ピックアップの高速化に対する要求は非常
に強い。
【０００３】また、最近では、ＣＤ−Ｒ／ＲＷやＤＶＤ
−Ｒ／ＲＡＭ等の書き込み可能な光ディスク装置も登場
している。この書き込み可能な光ディスク装置では、レ
ーザーの熱によりディスク上の色素を相変化させること
等により情報を書き込むため、高パワーのレーザーが光
ディスクに照射され、その反射光がフォトダイオードに
入射する。このため、書き込み時にフォトダイオードに
照射されるレーザーの光量は、読み出し時に比べて非常
に大きくなる。このような書き込み可能な光ディスクメ
ディアにおいても、高速化に対する要求は非常に強い。
【０００４】図１に、特開平９−１５３６０５号公報に
開示されている従来のフォトダイオードの構造を示す。
このフォトダイオードは、図１（ａ）に示すように、第
１導電型半導体基板８４上に第２導電型エピタキシャル
層８５が形成されている。第２導電型エピタキシャル層
８５は第１導電型拡散層８７、８８により複数の領域に
分割され、各分割領域とその下の第１導電型半導体基板
８４との接合によりフォトダイオードが構成されてい
る。
【０００５】このような構造のフォトダイオードにおい
て、応答速度を決定する要因としては、フォトダイオー
ドの容量（Ｃ）と抵抗（Ｒ）とで決まるＣＲ時定数と空
乏層より基板側で発生したキャリアが拡散により移動す
る際の移動距離とがある。
【０００６】そこで、この従来技術では、図１（ａ）の
ａ−ａ’線部分の不純物濃度プロファイルを示す図１
（ｂ）のように、第１導電型半導体基板８４の不純物濃
度を低く設定することにより、第１導電型半導体基板８
４内に広がる空乏層８６を広がり易くしている。これに
より、フォトダイオードの接合容量が低減され、ＣＲ時
定数を低減してフォトダイオードの応答速度を高速化す
ることができる。さらに、空乏層が基板側深くまで広が
るため、比較的深い位置で発生したキャリアが拡散によ
り移動する距離が短くなるため、応答速度を高速化する
ことができる。
【０００７】しかし、フォトダイオードの応答速度をさ
らに高速化するために、基板比抵抗をさらに高くしてい
くと、今度は基板比抵抗に起因するアノード側の直列抵
抗が増加してしまう。このため、フォトダイオードの応
答を決定するＣＲ時定数のＲ成分が大きくなって、逆に
応答速度が低下する。即ち、基板比抵抗を高くしていく
と、フォトダイオードの応答速度を律するＣＲ時定数の
内、Ｃ成分を低減できるので、図２に示すように、基板
比抵抗がある値になるまではフォトダイオードの応答速
度（フォトダイオードの遮断（カットオフ）周波数）を
向上させることができる。しかし、さらに基板比抵抗を
高くしていくと、特にアノード抵抗に起因するＲ成分が
増大してしまうため、図２に示すように、フォトダイオ
ードの応答速度が低下する。
【０００８】そこで、さらにフォトダイオードの高速化
を図るために、例えば特開昭６１−１５４０６３号公報
には、図３に示すように、Ｐ型低抵抗基板１４１上にＰ
型高抵抗結晶成長層１４２を形成した積層基板上にフォ
トダイオードを形成する構造が提案されている。この高
抵抗結晶成長層１４２は、低抵抗基板１４１側から連続
的に不純物濃度が減少するオートドープ層１４２ａと不
純物濃度が一定の層１４２ｂとからなる。この従来技術
は、高抵抗結晶成長層１４２により基板側に空乏層１６
０が広がり易くして、接合容量を下げている。さらに、
その空乏層１６０が広がるより深いところにあるＰ型低
抵抗基板１４１によってアノード側の直列抵抗を下げて
いる。これにより、フォトダイオードの応答速度を律す
るＣ成分とＲ成分の両成分を下げて、応答速度の高速化
を図るものである。なお、図３において、１４３はＮ型
エピタキシャル層、１４４はＰ型分離拡散層、１４５は
Ｎ型コンタクト領域、１４６はＮ型埋め込み領域、１４
７はＰ型ベース領域、１４８はＮ型エミッタ領域、１４
９はシリコン酸化膜、１５０ａ、１５０ｂ、１５０ｃは
電極配線層、１８０は信号光を検出するフォトダイオー
ド形成部、１９０は検出された信号を処理する回路形成
部である。
【０００９】なお、上記積層基板を用いて応答速度を改
善するためには、空乏層を充分に高抵抗層内に広げて接
合容量を低減する必要がある。そこで、高抵抗層の比抵
抗を、エピタキシャル成長で制御可能な上限である１０
００Ωｃｍまで高くし、また、高抵抗層１４２の厚さ
を、空乏層が濃度一定の高抵抗層１４２ｂ一杯に広がる
２０μｍ程度（濃度一定の高抵抗層１４２ｂが１３μｍ
程度）にするのが望ましい。これは、高抵抗層の空乏層
が広がらない領域が増えると、アノード側の直列抵抗が
大きくなって応答速度の向上の妨げになるからである。
【００１０】
【発明が解決しようとする課題】ところで、書き込み対
応の光ピックアップでは、書き込み速度に比例してレー
ザーから光ディスクに照射される光量が増えるため、そ
の反射光であるフォトダイオードに入射するレーザー光
の光量も多くなる。そして、フォトダイオードに入射す
る光がある量よりも多くなると、フォトダイオードの応
答速度が低下するという問題が生じる。
【００１１】図１の構造について、フォトダイオードの
応答速度（カットオフ周波数）の入射光量に対する依存
性を調べた結果を図４に示す。この図４に示すように、
フォトダイオードに入射する光がある量よりも多くなる
と、フォトダイオードの応答速度（カットオフ周波数）
が低下している。また、基板比抵抗が低いものに比べ
て、基板比抵抗が高いものの方がこのような応答速度の
低下が起こり易くなっている。
【００１２】本発明はこのような従来技術の課題を解決
するためになされたものであり、書き込み対応可能な光
ピックアップ等に使用される受光素子において、フォト
ダイオードに読み出し時の小光量が入射したときおよび
書き込み時の大光量入射したときのいずれについても、
応答速度の高速化を図ることができる受光素子および回
路内蔵型受光素子を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明の受光素子は、第
１導電型半導体基板と、該第１導電型半導体基板上に形
成され、該第１導電型半導体基板よりも不純物濃度が低
い第１導電型半導体層と、該第１導電型半導体層上に形
成された第２導電型半導体層と、該第２導電型半導体層
の表面から該第１導電型半導体層の表面に達するように
形成され、該第２導電型半導体層を複数の第２導電型半
導体領域に分割する第１導電型拡散層とを備え、該第２
導電型半導体領域とその下部の第１導電型半導体層との
接合により、信号光を検出するフォトダイオード部が複
数構成されている受光素子であって、該フォトダイオー
ド部に逆バイアス電圧を印加したときに該第１導電型半
導体層内に形成される空乏層の電界強度が０．３Ｖ／μ
ｍ以上であり、そのことにより上記目的が達成される。
【００１４】前記第１導電型半導体層内に広がる空乏層
幅が５μｍ以上であるのが好ましい。
【００１５】前記第１導電型半導体層の層厚が１３μｍ
以上１７μｍ以下であり、その比抵抗が１００Ωｃｍ以
上１５００Ωｃｍ以下であるのが好ましい。
【００１６】前記第１導電型半導体基板の比抵抗が１Ω
ｃｍ以上２０Ωｃｍ以下であるのが好ましい。
【００１７】前記第１導電型半導体基板の裏面に電極を
有し、該電極が前記第２導電型半導体層表面側に設けら
れているアノード電極と電気的に接続されているのが好
ましい。
【００１８】本発明の受光素子は、第１導電型半導体基
板と、該第１導電型半導体基板上に形成され、該第１導
電型半導体基板よりも不純物濃度が高い第１の第１導電
型半導体層と、該第１の第１導電型半導体層上に形成さ
れ、該第１導電型半導体基板よりも不純物濃度が低い第
２の第１導電型半導体層と、該第２の第１導電型半導体
層上に形成された第２導電型半導体層と、該第２導電型
半導体層の表面から該第２の第１導電型半導体領域の表
面に達するよう形成され、該第２導電型半導体層を複数
の第２導電型半導体領域に分割する第１導電型拡散層と
を備え、該第２導電型半導体領域とその下部の第２の第
１導電型半導体層との接合により、信号光を検出するフ
ォトダイオード部が複数構成され、そのことにより上記
目的が達成される。
【００１９】前記フォトダイオード部に逆バイアス電圧
を印加したときに前記第２の第１導電型半導体層内に形
成される空乏層の電界強度が０．３Ｖ／μｍ以上である
のが好ましい。
【００２０】前記第２の第１導電型半導体層の層厚が９
μｍ以上１７μｍ以下であり、その比抵抗が１００Ωｃ
ｍ以上１５００Ωｃｍ以下であるのが好ましい。
【００２１】前記第１導電型半導体基板の不純物濃度
が、前記第１の第１導電型半導体層のピーク不純物濃度
の１００分の１以下であるのが好ましい。
【００２２】前記第１導電型半導体基板がＣＺ法により
作成され、その比抵抗が２０Ωｃｍ以上５０Ωｃｍ以下
であるのが好ましい。
【００２３】前記第１の第１導電型半導体層のピーク不
純物濃度が１×１０17ｃｍ-3以上であるのが好ましい。
【００２４】前記第１の第１導電型半導体層が塗布拡散
により形成されているのが好ましい。
【００２５】前記第１の第１導電型半導体層内で、前記
第１導電型半導体基板側から表面に向かって不純物濃度
が上昇している領域において、その不純物濃度が該第１
の第１導電型半導体層内の最も高い不純物濃度の１００
分の１である部分は、前記第２導電型半導体層表面から
の深さが３８μｍ以下であるのが好ましい。
【００２６】本発明の回路内蔵型受光素子は、本発明の
受光素子における、前記第２導電型半導体層のフォトダ
イオード部とは異なる領域に、検出した信号を処理する
信号処理回路部を有し、そのことにより上記目的が達成
される。
【００２７】前記第１導電型半導体層または前記第２の
第１導電型半導体層のフォトダイオード部とは異なる部
分の少なくとも一部に、該第１導電型半導体層または該
第２の第１導電型半導体層の表面から形成された第１導
電型高濃度拡散層を有するのが好ましい。
【００２８】以下、本発明の作用について説明する。
【００２９】本発明にあっては、第１導電型半導体基板
の上にそれよりも不純物濃度が低い第１導電型半導体層
を形成した積層基板を用いることにより、フォトダイオ
ードの容量およびアノード抵抗を下げて、読み出し時の
小光量での応答速度を向上させる。さらに、書き込み時
の大光量が入射しても、従来のようにポテンシャルのフ
ラット化により応答速度が低下しないように、第１導電
型半導体層の層厚を薄くして空乏層幅を制限し、空乏層
内の電界強度を強める。ここでは、書き込み対応用のフ
ォトダイオードに要求される大光量時の応答速度（例え
ば書き込み６倍速）から、必要とされる空乏層内の電界
強度を０．３Ｖ／μｍ以上に設定する。
【００３０】さらに、書き込み対応用のフォトダイオー
ドに要求される小光量時の応答速度（例えば読み出し３
２倍速）から、必要とされる空乏層幅を５μｍ以上に設
定する。
【００３１】これらの設定を満足するためには、第１導
電型半導体層の層厚が１３μｍ以上１７μｍ以下であ
り、その比抵抗が１００Ωｃｍ以上１５００Ωｃｍ以下
であるのが好ましい。なお、この厚みには、オートドー
プ層の厚みも含まれる。
【００３２】さらに、アノード抵抗を下げてフォトダイ
オードを高速化するためには、基板比抵抗をできるだけ
低くするのが好ましい。しかし、基板比抵抗が低すぎる
と、第２導電型半導体層の結晶成長プロセスにおいて基
板から第１導電型半導体層への不純物のオートドープが
発生し、これによって応答速度が低下する。第１導電型
半導体基板の比抵抗を１Ωｃｍ以上２０Ωｃｍ以下にす
れば、このようなオートドープの影響を無視し得る程度
に抑制することが可能である。
【００３３】さらに、基板の裏面にアノード電極を設け
て、表面側の分離拡散領域上に設けたアノード電極と電
気的に接続すれば、表面側のみにアノード電極を設けた
場合に比べて、より一層アノード抵抗を下げることがで
きる。
【００３４】他の本発明にあっては、第１導電型半導体
基板の上にそれよりも不純物濃度が高い第１導電型半導
体層（第１の第１導電型半導体層）を形成した積層基板
に、さらに、第１の第１導電型半導体層よりも不純物濃
度が低い第１導電型半導体層（第２の第１導電型半導体
層）を設けている。基板側から見ると、高濃度である第
１の第１導電型半導体層がポテンシャルバリアとして働
くため、第１の第１導電型半導体層よりも基板側で発生
したキャリアはそれを越えてＰＮ接合に達することがで
きず、基板内で再結合して消滅する。よって、基板で発
生したキャリアによる遅い電流成分をカットすることが
でき、応答速度を高速化することができる。さらに、第
１の第１導電型半導体層と第２の第１導電型半導体層と
の濃度差が大きくなるため、内蔵電界も強められ、応答
速度が向上する。
【００３５】さらに、書き込み対応用のフォトダイオー
ドに要求される大光量時の応答速度（例えば書き込み１
２倍速）から、必要とされる空乏層内の電界強度を０．
３Ｖ／μｍ以上に設定するのが好ましい。
【００３６】さらに、書き込み対応用のフォトダイオー
ドに要求される大光量時の応答速度（例えば書き込み１
２倍速）から第２の第１導電型半導体層の層厚が９μｍ
以上１７μｍ以下であり、その比抵抗が１００Ωｃｍ以
上１５００Ωｃｍ以下であるのが好ましい。また、読み
出し時の小光量時の応答速度から空乏層幅は３μｍ以上
であるのが好ましい。
【００３７】さらに、第１導電型半導体基板の不純物濃
度を第１の第１導電型半導体層のピーク不純物濃度の１
００分の１以下とすれば、大光量時に第１の第１導電型
半導体層よりも基板側で発生したキャリアがそれを越え
てＰＮ接合に達する割合を充分小さくすることが可能で
ある。
【００３８】さらに、第１導電型半導体基板は、欠陥が
形成されにくいＣＺ法により作成するのが好ましい。そ
して、基板比抵抗をＣＺ法で作成可能な最も高い比抵
抗、例えば２０Ωｃｍから５０Ωｃｍに設定することに
より、第１の第１導電型半導体層内の基板側のポテンシ
ャルバリアを大きくすることができる。よって、基板内
で発生したキャリアがこのポテンシャルバリアを越える
割合を充分小さくして、応答速度を高速化することがで
きる。
【００３９】さらに、第１の第１導電型半導体層のピー
ク不純物濃度を１×１０17ｃｍ-3以上にして、基板に対
して充分高い不純物濃度（１００倍以上）を持つように
するのが好ましい。
【００４０】さらに、第１の第１導電型半導体層は、欠
陥が形成されにくい塗布拡散により形成するのが好まし
い。
【００４１】さらに、第１の第１導電型半導体層内で、
基板側から表面に向かって不純物が上昇している領域に
おいて、その不純物濃度が最も高い不純物濃度の１００
分の１である部分は、表面からの深さを３８μｍ以下に
設定することが、応答速度を向上させるために有効であ
る。
【００４２】本発明の回路内蔵型受光素子にあっては、
第１導電型拡散層によってフォトダイオード部とは分離
された第２導電型半導体層の領域に、検出した信号を処
理する信号処理回路部を設けているので、ピックアップ
システムの小型化を図ることができる。
【００４３】さらに、フォトダイオード周辺のアノード
電極に接続されたＰ型分離拡散層および信号処理回路部
の下に、第１導電型半導体層または第２の第１導電型半
導体層の表面から形成された第１導電型高濃度拡散層を
設ければ、書き込み対応用フォトダイオードに要求され
る大光量時の応答速度から必要とされる低いアノード抵
抗に設定することが可能となる。さらに、回路のラッチ
アップを防ぐことも可能である。
【００４４】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。
【００４５】上述したように、図１および図３に示した
構造の従来のフォトダイオードを書き込み用のフォトダ
イオードとして用いた場合、大光量入射時に応答速度が
低下するという問題が生じている。
【００４６】本発明者らは、デバイスシミュレーション
を用いて、大光量の光入射時におけるキャリア濃度およ
び電位の時間変化を解析した。その結果、大光量入射時
に大量に発生するキャリアが接合付近に蓄積し、これに
よりポテンシャルが平坦化してキャリアを接合部に押し
出す力が弱くなるため、キャリアが拡散のみで移動する
ことにより応答速度が低下するということが分かった。
図５および図６に、読み出し時に相当する小光量および
６倍書き込み時に相当する大光量をフォトダイオードに
入射した場合について、フォトダイオード内のポテンシ
ャルの時間変化をシミュレーションした結果を示す。ま
た、図７に、大光量照射時について、キャリア密度の時
間変化をシミュレーションした結果を示す。なお、この
図５〜図７のシミュレーションは、図１の構造に対して
行った。
【００４７】図５に示すように、小光量入射時には接合
付近での電位の変化は生じていない。これに対して、大
光量入射時には、図６に示すように、光入射後の時間と
共に基板電位が持ち上がっている。また、図７から、大
光量入射時にＰＮ接合付近から基板にかけてキャリアが
蓄積していることがわかる。これは、大光量入射時には
空乏層および基板に大量の光キャリアが生じ、これによ
り基板電位が持ち上がるからである。そして、接合付近
で電界強度が弱まるため、キャリアを押し流す力が弱ま
り、さらにキャリアが蓄積して基板電位が持ち上がる。
この繰り返しによって接合付近での電位がフラット化
し、キャリアが長い距離を拡散により移動するようにな
るため、応答速度の低下が生じるのである。
【００４８】以下に、本発明者らが、このようにキャリ
アの蓄積が生じる原因を解析し、本発明に至った経緯に
ついて説明する。
【００４９】上述した図４から、基板比抵抗が低いほ
ど、大光量時の応答速度の低下速度が小さいことがわか
る。印加される逆バイアス電圧は同じであるので、基板
比抵抗が小さいほど空乏層幅が狭く、空乏層内にかかる
電界強度は強い。そして、電界強度が強くなれば、接合
付近のキャリアを押し流す力も強くなり、キャリアの蓄
積が起こり難くなる。よって、基板比抵抗が低い方が空
乏層幅は狭くなるにも関わらず、大光量時の応答速度が
速いと考えられる。
【００５０】そこで、大光量（３５０μＷ）入射時のフ
ォトダイオードの応答速度に対して、空乏層内の電界強
度が与える影響を調べるために、デバイスシミュレーシ
ョンを行った。このシミュレーションは、図８（ａ）に
示すような構造および図８（ｂ）に示すような不純物濃
度プロファイル（図８（ａ）のｂ−ｂ’線部分）を用い
て行った。このフォトダイオードは、Ｐ型低抵抗基板１
８１上にＰ型高抵抗層１８２を形成し、その上にＮ型半
導体層１８３を積層した構造となっている。また、Ｎ型
半導体層１８３は、Ｐ型拡散層１８４、１８５により複
数の領域に分割されている。このフォトダイオードの不
純物プロファイルは、図８（ｂ）に示すように、Ｐ型低
抵抗基板１８１とＰ型高抵抗層１８２の濃度変化が階段
状になっているため、空乏層が基板とＰ型高抵抗層１８
２との界面まで広がっている。また、基板比抵抗が充分
に低いためにアノード抵抗の影響を無視できるようにな
っている。
【００５１】このフォトダイオードに大光量のパルス光
を照射したときの応答をシミュレーションにより求め、
印加逆バイアス電圧を変化させることにより、応答速度
の電界強度依存性を調べた。図９に、応答時間ｔｆ（９
０％→１０％）の電界強度に対する依存性をシミュレー
ションにより求めた結果を示す。なお、ｔｆ（９０％→
１０％）とは、フォトダイオードにパルス光が照射され
た後、光電流が最大値の９０％から１０％に低下するま
での時間である。この図９に示すように、空乏層内の電
界強度が弱まることによりフォトダイオードの応答速度
が遅くなっている。
【００５２】さらに、応答速度が低下している原因を調
べるために、フォトダイオード内の深さ方向のキャリア
密度分布について、パルス幅１０μｓｅｃのパルス光照
射後の時間変化を調べた結果を図１０に示す。図１０
（ａ）は空乏層内の電界強度が０．１６Ｖ／μｍである
場合を示し、図１０（ｂ）は空乏層内の電界強度が０．
４Ｖ／μｍである場合を示す。図１０（ａ）に示すよう
に、空乏層内の電界強度が弱い場合には、パルス光照射
直後に接合付近（深さ２μｍ程度）に大量のキャリアが
蓄積し、例えば接合のごく近辺では１０12ｃｍ-3のキャ
リアが蓄積している。そして、その蓄積したキャリアが
Ｎ型半導体層側に掃き出されるのにかかる時間が１０ｎ
ｓ以上と遅いため、フォトダイオードの応答速度が低下
することがわかる。これに対して、図１０（ｂ）に示す
ように、空乏層内の電界強度が強い場合には、空乏層付
近のキャリア濃度は殆ど変化しておらず、キャリアの蓄
積は起こっていない。
【００５３】また、光を照射していないときと、パルス
幅１０μｓｅｃのパルス光照射直後とについて、電界強
度分布を図１１（ａ）および図１１（ｂ）に示す。図１
１（ａ）に示すように、空乏層内の電界強度が０．１６
Ｖ／μｍでキャリアの蓄積が起こっている場合には、キ
ャリアの蓄積により接合付近の電界強度がさらに弱まっ
ている。これにより、蓄積したキャリアをＮ型半導体層
側に掃き出す力が弱まり、応答速度が非常に遅くなるこ
とがわかる。これに対して、図１１（ｂ）に示すよう
に、空乏層内の電界強度が０．４Ｖ／μｍでキャリアの
蓄積が起こっていない場合には、空乏層内の電界強度は
光照射時と光が照射されていないときとで殆ど変わって
いない。
【００５４】以上のことから、大光量照射（書き込み）
時に応答速度が低下する原因は、キャリアが接合付近に
蓄積するためであり、空乏層内の電界強度を強くするこ
とにより改善できることがわかった。
【００５５】但し、実際のフォトダイオードでは、空乏
層内の電界強度を強くするために印加逆バイアス電圧を
高くすると、印加電圧の揺らぎによるノイズも大きくな
るため、印加電圧を大きく変えることはできない。ま
た、機器内のＬＳＩと電源を共有していることからも、
印加電圧を大きく変えることはできない。そこで、従来
から知られている図３の構造のフォトダイオードにおい
て、Ｐ型エピタキシャル層（Ｐ型高抵抗結晶成長層）１
４２を薄くすることにより、空乏層幅を制限し、空乏層
内の電界強度を強めることができる。
【００５６】図３の構造において、Ｐ型エピタキシャル
層１４２の層厚を変化させて実際に作製したフォトダイ
オードについて、大光量および小光量を照射した時の応
答を測定した結果を下記表１に示す。同時に、各層厚で
の空乏層幅と空乏層内の電界強度についても示す。
【００５７】
【表１】
【００５８】なお、Ｐ型エピタキシャル層１４２内に
は、不純物濃度が変化している領域（オートドープ層１
４２ａ）があるため、この表１に示すように、空乏層幅
はＰ型エピタキシャル層１４２幅よりも薄くなる。
【００５９】また、この測定による、大光量時の応答速
度と空乏層内の電界強度との関係を図９に実測値として
示す。この図９に示すように、空乏層内の電界強度が強
くなるに従って応答速度が速くなっており、その依存性
はシミュレーション結果と一致している。従って、大光
量を照射した時の応答速度はおおよそ空乏層内の電界強
度によって律され、空乏層幅には殆ど因らない。これ
は、シミュレーションにおいて応答速度が低下している
場合のキャリア分布を示した図１０（ａ）からも分かる
ように、キャリアの蓄積は接合付近（深さ２μｍ程度で
起きるため、キャリアの蓄積はこの接合付近での電界強
度に大きく依存すると考えられることからも説明され
る。
【００６０】一方、上記表１に示すように、空乏層幅が
狭まると、小光量を照射した時の応答速度が低下する。
これは、空乏層が狭まることにより容量成分が上昇する
ため、および空乏層よりも下で発生したキャリアが拡散
で移動する距離が長くなるためである。
【００６１】以上のように、図３の構造のフォトダイオ
ードにおいて、Ｐ型エピタキシャル層１４２の厚みを薄
くして空乏層内の電界強度を強くすることにより、大光
量時の応答速度を向上させることができる。しかし、Ｐ
型エピタキシャル層１４２を薄くしすぎると、小光量時
の応答速度が低下するため、書き込み時の大光量および
読み出し時の小光量を照射したときに要求される応答速
度の両方の観点から、最適な膜厚を設定する必要があ
る。
【００６２】（実施形態１）図３は、本実施形態の受光
素子の構造を示す断面図である。
【００６３】本実施形態の受光素子と図３の構造を有す
る従来の受光素子とは、同様の方法により作製すること
ができるが、大きく異なる点は、Ｐ型エピタキシャル層
（高抵抗結晶成長層）１４２の膜厚と比抵抗である。本
実施形態では、このＰ型エピタキシャル層１４２の膜厚
および比抵抗を、下記式を満足するように設定する。
【００６４】Ｅｄ＞０．３Ｖ／μｍ 但し、Ｅｄはフォトダイオードに動作逆バイアス電圧を
印加した時に空乏層１６０内に生じる平均電界強度であ
る。
【００６５】このように空乏層内の電界強度を設定する
理由は以下の通りである。空乏層内の電界強度を強める
ことにより、接合付近に存在する光キャリアを押し流す
力を大きくして、フォトダイオードに大光量の光が入射
したときにキャリアの蓄積による応答速度の低下を抑制
することができる。現在、書き込み対応ＣＤ用ピックア
ップの性能としては、６倍速書き込みが要求されてい
る。上述した図９によれば、空乏層内の電界強度を０．
３Ｖ／μｍ以上に設定することにより、６倍速書き込み
に必要な応答速度を実現することができる。
【００６６】さらに、書き込み対応のフォトダイオード
には、書き込み時だけではなく読み出し時の応答速度も
重要であり、３２倍速読み出しの性能が要求されてい
る。上記表１の実験データから見積もった空乏層幅と小
光量時の応答速度の関係を図１２に示す。ここで、３２
倍速の応答速度を得るためには応答周波数が２３ＭＨｚ
以上であることが必要であり、これを満たすためにはフ
ォトダイオードの１ｄＢ落ちの周波数が１５ＭＨｚ以上
であることが必要である。この図１２によれば、空乏層
幅を５μｍ以上に設定することにより、３２倍速読み出
しに必要な応答速度を実現することができる。
【００６７】なお、上記書き込み時および読み出し時に
必要な応答速度を充分満足させるために、空乏層内の電
界強度を０．３Ｖ／μｍ以上とし、かつ、空乏層幅を５
μｍ以上とするためには、Ｐ型エピタキシャル層１４２
の膜厚を１３μｍ以上１７μｍ以下とし、その比抵抗を
１００Ωｃｍ以上１５００Ωｃｍ以下とするのが好まし
い。なお、この膜厚および比抵抗の範囲は本発明者らの
実験データから決定したものである。
【００６８】さらに、Ｐ型半導体基板１４１の不純物濃
度は、Ｐ型エピタキシャル層１４２の表面における不純
物濃度の１０3倍を越えない濃度とするのが好ましい。
これは、Ｎ型エピタキシャル層の形成までの工程におい
て、基板内の不純物が抜け出してその表面に形成される
Ｐ型エピタキシャル層１４２（不純物濃度が一定の層１
４２ｂ）の表面に付着することによってオートドープ層
が形成されるのを防ぐためである。例えば、１ｋΩの高
比抵抗を有するＰ型エピタキシャル層１４２を形成する
場合には、Ｐ型半導体基板１４１の不純物濃度は約１Ω
ｃｍとする。この理由は、Ｐ型エピタキシャル層１４２
の表面に形成されるオートドープ層の不純物濃度と、Ｐ
型半導体基板１４１の不純物濃度との間に、およそ１：
１０００という関係が成立するからである。従って、Ｐ
型半導体基板１４１の不純物濃度を、Ｐ型エピタキシャ
ル層１４２の表面における不純物濃度の設定値の１００
０倍を越えない濃度とすれば、仮に不純物のオートドー
プが発生しても、結果として得られるＰ型エピタキシャ
ル層の表面での不純物濃度が所定の設定値を越えること
はない。また、アノード抵抗を下げるためには、基板比
抵抗はオートドープが起こらない範囲で低い方が望まし
い。例えば基板比抵抗の下限を１Ωｃｍとすると、受光
素子を安定して量産するためには基板比抵抗の上限を２
０Ωｃｍ以下にするのが望ましい。
【００６９】さらに、基板の裏面にアノード電極を設け
て、表面側の分離拡散領域上に設けたアノード電極と電
気的に接続すれば、表面側のみにアノード電極を設けた
場合に比べて、より一層アノード抵抗を下げて応答速度
の向上を図ることができる。
【００７０】（実施形態２）図１３は、本実施形態の受
光素子の構造を示す断面図である。この図において、ア
ノード電極、カソード電極、配線および保護膜等は省略
されている。
【００７１】この受光素子は、図１３（ａ）に示すよう
に、Ｐ型半導体基板１０３上にＰ型埋め込み拡散層１０
９、Ｐ型エピタキシャル層１０４およびＮ型エピタキシ
ャル層１１０が形成されている。Ｎ型エピタキシャル層
１１０はＰ型分離拡散層１０７およびＰ型分離埋め込み
拡散層１０８により複数の領域に分割され、各分割領域
とその下のＰ型エピタキシャル層１０４との接合により
フォトダイオードが構成されている。Ｐ型エピタキシャ
ル層１０４は、図１３（ａ）のｃ−ｃ’線部分の不純物
プロファイルを示す図１３（ｂ）に示すように、基板側
から連続的に不純物濃度が減少するオートドープ層（は
い上がり層）１０４ａと比抵抗が一定の層１０４ｂとか
らなる。
【００７２】この受光素子と実施形態１の受光素子とに
おいて、大きく異なる点は、Ｐ型半導体基板１０３とｐ
型エピタキシャル層１０４との間に、Ｐ型埋め込み拡散
層１０９を設けた点である。受光素子の作製において
は、Ｐ型半導体基板１０３上にボロンを拡散してＰ型埋
め込み拡散層１０９を形成し、その上に結晶成長により
Ｐ型エピタキシャル層を形成する。その後は、従来と同
様に行うことができる。
【００７３】実施形態１の受光素子においては、Ｐ型エ
ピタキシャル層の膜厚および比抵抗を最適化しても、得
られる性能は、書き込み６倍速および読み出し３２倍速
程度までである。これは、空乏層内の電界強度を強める
ために空乏層幅を狭くすることにより、容量成分が増加
すること、および基板の比較的深い位置で発生したキャ
リアが拡散により移動する距離が長くなることによる。
また、これは、読み出し時のみではなく、書き込み時の
応答速度を律する要因ともなっている。
【００７４】そこで、本実施形態では、Ｐ型半導体基板
１０３とＰ型エピタキシャル層１０４との間にＰ型埋め
込み拡散層１０９を形成することにより、基板の比較的
深い位置で発生したキャリアに対してＰ型埋め込み拡散
層１０９がポテンシャルバリアとして働くようにして、
応答速度を向上させることを検討した。
【００７５】まず、この埋め込み拡散層１０９がどのよ
うに機能するのかについて、デバイスシミュレーション
により検討を行った。フォトダイオード部の濃度プロフ
ァイルが図１４（ａ）、図１４（ｂ）、図１４（ｃ）に
示すような３つの構造に対して、７８０ｎｍ、３００μ
Ｗのパルス光に対して、１％の応答時間（光電流が９０
％から１％になるまでの時間）ｔｆ（９０％→１％）を
下記表２に示す。なお、この表２において、埋め込み層
幅とは、Ｐ型埋め込み拡散層１０９のピーク不純物濃度
の位置から、その表面側の濃度が１０14ｃｍ-3である位
置までの幅である。
【００７６】
【表２】
【００７７】ここで、１％の応答時間は、基板から拡散
によって移動するキャリアで決定される。プロファイル
（ａ）と（ｂ）ではＰ型半導体基板１０３、Ｐ型埋め込
み拡散層１０９およびＰ型エピタキシャル層１０４の不
純物濃度は等しいが、Ｐ型埋め込み拡散層１０９の幅の
みを異ならせてある。
【００７８】このプロファイル（ａ）と（ｂ）の構造で
は、（ｂ）の方が応答速度が大きく向上しているため、
Ｐ型埋め込み拡散層１０９の幅が広くて、Ｐ型埋め込み
拡散層１０９の作り出すポテンシャルバリアが大きな勾
配を持たないような場合には、応答速度向上の効果が得
られないことがわかる。
【００７９】また、プロファイル（ｂ）と（ｃ）の構造
では、Ｐ型半導体基板１０３の濃度（比抵抗）以外のプ
ロファイルは全て同じにしてある。この（ｂ）と（ｃ）
から、Ｐ型半導体基板１０３の濃度によって大きく応答
速度が変化することがわかる。
【００８０】ここで、図１５（ａ）に上記プロファイル
（ｃ）の構造に対してパルス幅１０μｓｅｃのパルス光
照射後２ｎｓｅｃにおける電子濃度分布を示し、図１５
（ｂ）に上記プロファイル（ｂ）の構造に対してパルス
幅１０μｓｅｃのパルス光照射後２ｎｓｅｃにおける電
子濃度分布を示す。この図は、フォトダイオード部の断
面を示す図であり、ドット密度が高いほど電子濃度が高
いことを示している。また、図中の実線は、Ｐ型埋め込
み拡散層１０９の濃度ピークを示している。なお、表面
付近全体の電子濃度が高くなっているのは、カソード抵
抗を下げるためにＮ型の高濃度注入層を設けているため
である。
【００８１】図１５（ａ）に示すように、基板比抵抗が
高く、ポテンシャルバリアが十分の高さを持つプロファ
イル（ｃ）の構造の場合には、Ｐ型埋め込み拡散層１０
９よりも深い位置のキャリアがバリアを越えることがで
きず、キャリアが溜まっていることが分かる。これに対
して、図１５（ｂ）に示すように、ポテンシャルバリア
の高さが十分ではないプロファイル（ｂ）の構造の場合
には、キャリアが表面側に流れ出して、Ｐ型埋め込み拡
散層１０９のピーク濃度付近にも分布していることが分
かる。従って、プロファイル（ｂ）の構造において応答
速度が低下するのは、Ｐ型埋め込み拡散層１０９よりも
基板側で発生したキャリアがポテンシャルバリアを越え
て遅い電流成分として寄与するためである。
【００８２】以上のように、図１３に示すＰ型埋め込み
拡散層１０９を設けた受光素子においては、Ｐ型埋め込
み拡散層１０９がそれよりも基板側で発生したキャリア
にとってポテンシャルバリアとして働く。このため、Ｐ
型埋め込み拡散層１０９よりも基板側で発生したキャリ
アがポテンシャルバリアを越えて表面側に移動すること
ができず、基板内で再結合して消滅する。また、Ｐ型埋
め込み拡散層１０９の濃度ピーク部分から空乏層１０６
の間の領域で発生したキャリアは、Ｐ型埋め込み拡散層
１０９の大きな濃度勾配による内蔵電界によって加速さ
れ、拡散による場合に比べて速く空乏層端に移動する。
これらのことから、書き込み対応フォトダイオードの書
き込み時および読み出し時の応答速度を共に高速化する
ことができる。この高速化の効果は、Ｐ型埋め込み拡散
層１０９がＰ型半導体基板１０３に対して十分な濃度差
および勾配を有することにより、さらに向上する。
【００８３】次に、Ｐ型エピタキシャル層１０４の膜厚
を変化させることにより空乏層１０６幅を変化させたプ
ロファイルに対してシミュレーションを行った。フォト
ダイオード部の濃度プロファイルが図１４（ｂ）に示す
ような構造に対して、Ｐ型高抵抗エピタキシャル層の膜
厚を変化させて、３５０μｗの光照射を行ったときの応
答時間（光電流が９０％から１０％になるまでの時間）
ｔｆ（９０％→１０％）を下記表３に示す。
【００８４】
【表３】
【００８５】また、図１６（ａ）に、Ｐ型エピタキシャ
ル層１０４の膜厚を１５μｍとして空乏層１０６内の電
界強度を０．４２Ｖ／μｍとした構造に対してパルス幅
１０μｓｅｃのパルス光照射時におけるフォトダイオー
ド部の電子濃度分布を示し、図１６（ｂ）に、Ｐ型エピ
タキシャル層１０４の膜厚を２０μｍとして空乏層１０
６内の電界強度を０．２１Ｖ／μｍとした構造に対して
パルス幅１０μｓｅｃのパルス光照射時におけるフォト
ダイオード部の電子濃度分布を示す。この図は、フォト
ダイオード部の断面を示す図であり、ドット密度が高い
ほど電子濃度が高いことを示している。また、図中の実
線は、Ｐ型埋め込み拡散層１０９の濃度ピークを示して
いる。なお、表面付近全体の電子濃度が高くなっている
のは、カソード抵抗を下げるためにＮ型の高濃度注入層
を設けているためである。
【００８６】この図から分かるように、膜厚が２０μｍ
の場合には、空乏層１０６付近にキャリアの蓄積が起こ
っている。従って、Ｐ型エピタキシャル層が厚くなると
空乏層が広がって、空乏層内の電界強度が弱まるために
電荷の蓄積が起こり、応答速度の低下につながる。
【００８７】図１７に、空乏層１０６内の電界強度と、
７８０ｎｍ、３００μＷのパルス光に対する１０％の応
答時間（カソード電流が１０％になるまでの時間）ｔｆ
（０％→９０％）との関係を示す。この図から分かるよ
うに、本実施形態において、Ｐ型エピタキシャル層１０
４の膜厚および比抵抗を、下記式を満足するように設定
することにより、次期書き込み対応フォトダイオードと
して要求される１２倍速書き込み性能（ｔｆが４ｎｓ以
下）を実現することができる。
【００８８】Ｅｄ＞０．３Ｖ／μｍ 但し、Ｅｄはフォトダイオードに動作逆バイアス電圧を
印加した時に空乏層１０６内に生じる平均電界強度であ
る。これは、シミュレーション結果に示すように、空乏
層内の電界強度を強めることにより、接合付近に存在す
る光キャリアを流す力を大きくして、フォトダイオード
に大光量の光が入射したときにキャリアの蓄積による応
答速度の低下を抑制することができるからである。
【００８９】上記書き込み時の性能を実現するために空
乏層内の電界強度を０．３Ｖ／μｍ以上とし、かつ、フ
ォトダイオードの容量の上昇を抑えるためには、Ｐ型エ
ピタキシャル層１０４の膜厚を９μｍ以上１７μｍ以下
とし、その比抵抗を１００Ωｃｍ以上１５００Ωｃｍ以
下とするのが好ましい。なお、このエピタキシャル層の
膜厚の範囲は表３のシミュレーションデータから決定し
たものであり、比抵抗の範囲も本発明者らのシミュレー
ション結果から決定したものである。また、エピタキシ
ャル層の膜厚の下限を９μｍとしているのは、図１４
（ｂ）から、エピタキシャル層厚が９μｍよりも薄くな
るとＮ型エピタキシャル層１１０とＰ型エピタキシャル
層１０４の接合濃度がオートドープ層１０４ａの影響で
高くなり、接合容量が増えて応答速度が低下するためで
ある。
【００９０】さらに、本実施形態において、Ｐ型埋め込
み拡散層１０９をポテンシャルバリアとして十分機能さ
せるためには、Ｐ型埋め込み拡散層１０９のピーク不純
物濃度がＰ型半導体基板１０３の不純物濃度の１００倍
以上とするのが好ましい。その理由は、以下の通りであ
る。
【００９１】Ｐ型埋め込み拡散層１０９がＰ型半導体基
板１０３に対して十分な拡散電位を持たない場合には、
Ｐ型埋め込み拡散層１０９よりも基板側で発生したキャ
リアが熱エネルギーによってＰ型埋め込み拡散層１０９
を越えてＰＮ接合に達し、応答速度を低下させる要因と
なる。動作温度の約１０℃〜１００℃の熱エネルギーが
０．０３ｅＶ〜０．０４ｅＶであるので、これよりも十
分に大きい拡散電位を持つ必要がある。基板側で発生し
たキャリアの表面側への流れ込みを抑えるために、Ｐ型
埋め込み拡散層１０９を越えてくるキャリアを１０％以
下とするには、Ｐ型埋め込み拡散層１０９がＰ型半導体
基板１０３に対して０．１Ｖ以上の電位を有する必要が
ある。これは、Ｅｅ（ｅＶ）の熱エネルギーを有する電
子がＥｂ（ｅＶ）のポテンシャルバリアを乗り越える確
率ｐが ｐ＝Ｅｘｐ（−Ｅｂ／Ｅｅ） であるため、 ｐ＝Ｅｘｐ（−Ｅｂ／０．０４）＜０．１ Ｅｂ＞−０．０４×ｌｏｇ（０．１）＝０．１ となるからである。
【００９２】ここで、不純物濃度と拡散電位との関係を
図１８に示す。この図１８から分かるように、Ｐ型埋め
込み拡散層１０９とＰ型半導体基板１０３との間に電位
０．１Ｖ以上の電位差を与えるためには、Ｐ型埋め込み
拡散層１０９のピーク不純物濃度をＰ型半導体基板１０
３の不純物濃度の１００倍以上に設定する必要がある。
すなわち、Ｐ型埋め込み拡散層１０９のピーク不純物濃
度をＰ型半導体基板１０３の不純物濃度の１００倍以上
に設定することにより、Ｐ型埋め込み拡散層１０９より
も基板側で発生するキャリアによる応答速度の低下を改
善することができる。
【００９３】さらに、Ｐ型半導体基板１０３の不純物濃
度とＰ型埋め込み拡散層１０９のピーク不純物濃度との
差が大きいほど、ポテンシャルバリアとしての効果は高
くなる。ここで、基板の不純物濃度を下げるためにはＦ
Ｚ（Ｆｌｏａｔ Ｚｏｎｅ）法により作製した基板の方
が有利であるが、この場合にはウェハ強度が弱く、欠陥
による歩留まり低下が生じるおそれがある。これに対し
て、ＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ）法で作製した基板
の場合には、欠陥による歩留まりの低下を防ぐことがで
きるので好ましい。なお、ＣＺ法で作成可能な最も高い
基板比抵抗は、５０Ωｃｍであるので、２０Ωｃｍから
５０Ωｃｍの比抵抗を有するＣＺ基板を用いるのが好ま
しい。これは、比抵抗の上限を５０Ωｃｍとすると、受
光素子を安定量産するためには下限が２０Ωｃｍとなる
からである。
【００９４】また、Ｐ型半導体基板１０３に対して十分
高い不純物濃度（１００倍以上）を与えるためには、Ｐ
型埋め込み拡散層１０９のピーク不純物濃度を１×１０
17ｃｍ-3以上にするのが好ましい。
【００９５】さらに、Ｐ型埋め込み拡散層１０９は、膜
厚および比抵抗の制御性の観点からは、イオン注入によ
り形成するのが有利である。しかし、１×１０17ｃｍ-3
以上という高濃度のイオンを注入した場合、欠陥による
歩留まりの低下が生じるおそれがある。このような欠陥
による歩留まりの低下を防ぐためには、塗布拡散により
Ｐ型埋め込み拡散層１０９を形成するのが好ましい。
【００９６】さらに、パルス光に対する１％の応答時間
を改善するためには、Ｐ型埋め込み拡散層１０９の濃度
プロファイルを以下のように設定するのが好ましい。
【００９７】Ｘｕ＜３８μｍ 但し、Ｘｕはフォトダイオード表面から、Ｐ型埋め込み
拡散層１０９の基板側でＰ型埋め込み拡散層１０９のピ
ーク不純物濃度の１００分の１の濃度となっている位置
までの厚さである。これは、光が入射して吸収され、そ
の強度が１％以下になる部分よりも浅いところにポテン
シャルバリアを形成しなければ応答の遅いキャリアを十
分に消すことができず、応答速度を向上させる効果が十
分に得られないからである。ここで、ＣＤ−ＲＯＭに使
用される波長７８０ｎｍの光がＳｉに入射して１％の強
度となる深さは３８μｍであるため、フォトダイオード
表面から、Ｐ型埋め込み拡散層１０９の基板側でＰ型埋
め込み拡散層１０９のピーク不純物濃度の１００分の１
の濃度となっている位置までの厚さを３８μｍ以下に設
定するのが好ましい。
【００９８】なお、実施形態２の受光素子においても、
図３に示した実施形態１の構造と同様に、同一基板上の
Ｐ型分離拡散層１０７およびＰ型分離埋め込み拡散層１
０８によってフォトダイオード部とは分離されたＮ型エ
ピタキシャル層の領域に、信号処理回路を形成して回路
内蔵型受光素子とすることにより、ピックアップシステ
ムの小型化を図り、コストダウンを実現することができ
る。
【００９９】さらに、このような回路内蔵型受光素子に
おいて、図１９に示すように、フォトダイオード部以外
の一部にＰ型エピタキシャル層３０表面から、Ｐ型埋め
込み拡散層４を形成するのが好ましい。これにより、Ｐ
型分離埋め込み拡散層７の下側の抵抗を下げてアノード
抵抗を下げることができ、さらにフォトダイオードの高
速化を図ることができる。また、回路部の基板抵抗を下
げることにより、ラッチアップを防ぐこともできる。な
お、この図１９において、１はＰ型半導体基板、３０は
Ｐ型高抵抗エピタキシャル層であり、そのうち、２は比
抵抗一定の層、３はオートドープ層である。また、５は
空乏層、６はＮ型コレクタ領域、８はＮ型エピタキシャ
ル層、９はＰ型分離拡散層、１０はＮ型コレクタコンタ
クト領域、１１はＰ型ベース領域、１２はＮ型エミッタ
領域、１４はカバー膜、１５はカソードコンタクト、１
６はアノードコンタクト、１７はトランジスターのコン
タクト、２２はカソードコンタクト領域、８０はフォト
ダイオード形成部、９０は回路形成部を示す。
【０１００】なお、上記実施形態においてはＰ型を第１
導電型、Ｎ型を第２導電型としたが、Ｎ型を第１導電
型、Ｐ型を第２導電型とすることも可能である。
【０１０１】
【発明の効果】以上詳述したように、本発明によれば、
第１導電型半導体基板の上にそれよりも不純物濃度が低
い第１導電型半導体層を有する積層基板を用い、その上
にフォトダイオードを形成した構造において、その第１
導電型半導体層の膜厚および比抵抗を調節して空乏層幅
を薄くすることにより、フォトダイオードの印加バイア
ス電圧を変化させなくても空乏層内の電界強度を強くす
ることができる。その結果、接合付近で電界によってキ
ャリアを押し流す力が強くなり、大光量時のキャリアの
蓄積による応答速度の低下を防ぐことができる。
【０１０２】但し、空乏層幅が狭くなると、容量成分の
増加、および空乏層よりも下側で発生したキャリアが拡
散により進む距離が長くなるため、小光量時の応答速度
が低下するおそれがある。よって、読み出し時の小光量
および書き込み時の大光量の両方に対して要求される応
答速度を満足することができるように、第１導電型半導
体層の膜厚および比抵抗を調節して、所望の仕様を実現
することができる。
【０１０３】また、本発明によれば、第１導電型半導体
基板とそれよりも不純物濃度が低い第２の第１導電型半
導体層との間に、不純物濃度が高い第２の第１導電型半
導体層を設けることにより、この第２の第１導電型半導
体層を基板側で発生したキャリアに対してポテンシャル
バリアとして機能させることができる。よって、拡散に
より長い距離を移動する遅い電流成分を除くことができ
る。また、第２の第１導電型半導体層のピーク不純物濃
度の部分よりも表面側で発生したキャリアは、第２の第
１導電型半導体層の内蔵電界によって加速されるため、
空乏層端まで速くたどり着く。よって、応答速度をさら
に向上させることができる。
【０１０４】このように、本発明によれば、書き込み対
応のフォトダイオードにおいて、書き込みのための大光
量入射時にキャリアの蓄積による応答速度の低下を克服
し、さらに、読み出しのための小光量入射時および書き
込みのための大光量入射時の応答速度の改善を同時に実
現することができる受光素子および回路内蔵型受光素子
が提供される。
【図面の簡単な説明】
【図１】従来の受光素子の構成を示す図であり、（ａ）
はその断面構造を示し、（ｂ）は（ａ）のａ−ａ’線部
分の不純物濃度を示す。
【図２】従来の受光素子における基板比抵抗と応答速度
（カットオフ周波数）との関係を示す図である。
【図３】実施形態１および従来の受光素子の断面構造を
示す図である。
【図４】図１の構造の受光素子について、フォトダイオ
ードの応答速度（カットオフ周波数）の入射光量依存性
を実験した結果を示す図である。
【図５】図１の構造の受光素子について、フォトダイオ
ードに小光量を入射したときのポテンシャル分布の時間
変化をシミュレーションした結果を示す図である。
【図６】図１の構造の受光素子について、フォトダイオ
ードに大光量を入射したときのポテンシャル分布の時間
変化をシミュレーションした結果を示す図である。
【図７】図１の構造の受光素子について、フォトダイオ
ードに大光量を入射したときのキャリア密度分布の時間
変化をシミュレーションした結果を示す図である。
【図８】シミュレーションに用いたフォトダイオードの
構成を示す図であり、（ａ）はその断面構造を示し、
（ｂ）は（ａ）のｂ−ｂ’線部分の不純物濃度を示す。
【図９】図８の構造の受光素子について、フォトダイオ
ードの空乏層内の電界強度と応答速度との関係をシミュ
レーションした結果および実測した結果を示す図であ
る。
【図１０】（ａ）および（ｂ）は、図８の構造の受光素
子について、フォトダイオードのキャリア密度分布の時
間変化を示す図である。
【図１１】（ａ）および（ｂ）は、図８の構造の受光素
子について、光を照射していないときと光入射時とにお
けるフォトダイオードの電界強度分布を示す図である。
【図１２】図３の構造の受光素子について、フォトダイ
オードに小光量を入射したときの応答速度（カットオフ
周波数）の空乏層幅依存性を示す図である。
【図１３】実施形態２の受光素子の構成を示す図であ
り、（ａ）はその断面構造を示し、（ｂ）は（ａ）のｃ
−ｃ’線部分の不純物濃度を示す。
【図１４】（ａ）〜（ｃ）は、図１３の構造の受光素子
について、シミュレーションに用いたフォトダイオード
の深さ方向の不純物濃度分布を示す図である。
【図１５】（ａ）および（ｂ）は、図１４（ｃ）および
（ｂ）の不純物プロファイルを有するフォトダイオード
について、パルス幅１０μｓｅｃのパルス光照射後２ｎ
ｓｅｃにおけるキャリアの平面分布をシミュレーション
した結果を示す図である。
【図１６】（ａ）および（ｂ）は、Ｐ型エピタキシャル
層の膜厚を１５μｍおよび２０μｍとしたフォトダイオ
ードについて、パルス幅１０μｓｅｃのパルス光照射時
におけるキャリアの平面分布をシミュレーションした結
果を示す図である。
【図１７】図１３の構造の受光素子について、大光量入
射時におけるフォトダイオードの空乏層内の電界強度と
応答速度をシミュレーションした結果を示す図である。
【図１８】不純物濃度勾配により生じる拡散電位と不純
物濃度との関係を示す図である。
【図１９】本発明の一実施形態である回路内蔵型受光素
子の構成を示す図である。
【符号の説明】 １、８４、１０３、１４１ Ｐ型半導体基板 ２、１０４ｂ 比抵抗が一定の層 ３、１０４ａ、１４２ａ オートドープ層 ４ Ｐ型埋め込み拡散層 ５、８６、１０６、１６０ 空乏層 ６ Ｎ型コレクタ領域 ７、８８、１０８ Ｐ型分離埋め込み拡散層 ８、８５、１１０、１４３ Ｎ型エピタキシャル層 ９、８７、１０７、１４４ Ｐ型分離拡散層 １０ Ｎ型コレクタコンタクト領域 １１、１４７ Ｐ型ベース領域 １２、１４８ Ｎ型エミッタ領域 １４ カバー膜 １５ カソードコンタクト １６ アノードコンタクト １７ トランジスターのコンタクト ２２ カソードコンタクト領域 ３０、１０４、１４２ Ｐ型エピタキシャル層 ８０、１８０ フォトダイオード形成部 ９０、１９０ 回路形成部 １０９ Ｐ型埋め込み拡散層 １４２ｂ 不純物濃度が一定の層 １４５ Ｎ型コンタクト領域 １４６ Ｎ型埋め込み領域 １４９ シリコン酸化膜 １５０ａ、１５０ｂ、１５０ｃ 電極配線層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 瀧本 貴博 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 久保 勝 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 福島 稔彦 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 大久保 勇 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 4M118 AA10 AB05 BA02 CA03 CA18 DA32 EA01 FC09 5F049 MA02 NA03 NB08 RA03 RA06 SS07 SS10

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型半導体基板と、 該第１導電型半導体基板上に形成され、該第１導電型半
    導体基板よりも不純物濃度が低い第１導電型半導体層
    と、 該第１導電型半導体層上に形成された第２導電型半導体
    層と、 該第２導電型半導体層の表面から該第１導電型半導体層
    の表面に達するように形成され、該第２導電型半導体層
    を複数の第２導電型半導体領域に分割する第１導電型拡
    散層とを備え、 該第２導電型半導体領域とその下部の第１導電型半導体
    層との接合により、信号光を検出するフォトダイオード
    部が複数構成されている受光素子であって、 該フォトダイオード部に逆バイアス電圧を印加したとき
    に該第１導電型半導体層内に形成される空乏層の電界強
    度が０．３Ｖ／μｍ以上である受光素子。
  2. 【請求項２】 前記第１導電型半導体層内に広がる空乏
    層幅が５μｍ以上である請求項１に記載の受光素子。
  3. 【請求項３】 前記第１導電型半導体層の層厚が１３μ
    ｍ以上１７μｍ以下であり、その比抵抗が１００Ωｃｍ
    以上１５００Ωｃｍ以下である請求項１または請求項２
    に記載の受光素子。
  4. 【請求項４】 前記第１導電型半導体基板の比抵抗が１
    Ωｃｍ以上２０Ωｃｍ以下である請求項１乃至請求項３
    のいずれかに記載の受光素子。
  5. 【請求項５】 前記第１導電型半導体基板の裏面に電極
    を有し、該電極が前記第２導電型半導体層表面側に設け
    られているアノード電極と電気的に接続されている請求
    項１乃至請求項４のいずれかに記載の受光素子。
  6. 【請求項６】 第１導電型半導体基板と、 該第１導電型半導体基板上に形成され、該第１導電型半
    導体基板よりも不純物濃度が高い第１の第１導電型半導
    体層と、 該第１の第１導電型半導体層上に形成され、該第１導電
    型半導体基板よりも不純物濃度が低い第２の第１導電型
    半導体層と、 該第２の第１導電型半導体層上に形成された第２導電型
    半導体層と、 該第２導電型半導体層の表面から該第２の第１導電型半
    導体領域の表面に達するように形成され、該第２導電型
    半導体層を複数の第２導電型半導体領域に分割する第１
    導電型拡散層とを備え、 該第２導電型半導体領域とその下部の第２の第１導電型
    半導体層との接合により、信号光を検出するフォトダイ
    オード部が複数構成されている受光素子。
  7. 【請求項７】 前記フォトダイオード部に逆バイアス電
    圧を印加したときに前記第２の第１導電型半導体層内に
    形成される空乏層の電界強度が０．３Ｖ／μｍ以上であ
    る請求項６に記載の受光素子。
  8. 【請求項８】 前記第２の第１導電型半導体層の層厚が
    ９μｍ以上１７μｍ以下であり、その比抵抗が１００Ω
    ｃｍ以上１５００Ωｃｍ以下である請求項６または請求
    項７に記載の受光素子。
  9. 【請求項９】 前記第１導電型半導体基板の不純物濃度
    が、前記第１の第１導電型半導体層のピーク不純物濃度
    の１００分の１以下である請求項６乃至請求項８のいず
    れかに記載の受光素子。
  10. 【請求項１０】 前記第１導電型半導体基板がＣＺ法に
    より作成され、その比抵抗が２０Ωｃｍ以上５０Ωｃｍ
    以下である請求項６乃至請求項９のいずれかに記載の受
    光素子。
  11. 【請求項１１】 前記第１の第１導電型半導体層のピー
    ク不純物濃度が１×１０17ｃｍ-3以上である請求項９ま
    たは請求項１０に記載の受光素子。
  12. 【請求項１２】 前記第１の第１導電型半導体層が塗布
    拡散により形成されている請求項６乃至請求項１１のい
    ずれかに記載の受光素子。
  13. 【請求項１３】 前記第１の第１導電型半導体層内で、
    前記第１導電型半導体基板側から表面に向かって不純物
    濃度が上昇している領域において、その不純物濃度が該
    第１の第１導電型半導体層内の最も高い不純物濃度の１
    ００分の１である部分は、前記第２導電型半導体層表面
    からの深さが３８μｍ以下である請求項９乃至請求項１
    ２のいずれかに記載の受光素子。
  14. 【請求項１４】 請求項１乃至請求項１３のいずれかに
    記載の受光素子における、前記第２導電型半導体層のフ
    ォトダイオード部とは異なる領域に、検出した信号を処
    理する信号処理回路部を有する回路内蔵受光素子。
  15. 【請求項１５】 前記第１導電型半導体層または前記第
    ２の第１導電型半導体層のフォトダイオード部とは異な
    る部分の少なくとも一部に、該第１導電型半導体層また
    は該第２の第１導電型半導体層の表面から形成された第
    １導電型高濃度拡散層を有する請求項１４に記載の回路
    内蔵受光素子。
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