JP2004247769A - 受光素子および回路内蔵受光素子 - Google Patents

Abstract

【課題】書き込み対応のフォトダイオードにおいて、読み出し時の小光量入射および書き込み時の大光量入射の両方に対して応答速度の高速化を図る。
【解決手段】Ｐ型半導体基板１４１の上にそれよりも不純物濃度が低いＰ型エピタキシャル層１４２を形成した積層基板を用いて、フォトダイオードの容量およびアノード抵抗を下げて、読み出し時の小光量での応答速度を向上させる。さらに、書き込み時の大光量が入射しても、ポテンシャルのフラット化により応答速度が低下しないように、Ｐ型エピタキシャル層１４２の層厚を薄くして空乏層幅を制限し、空乏層内の電界強度を強める。例えば、大光量時の応答速度（例えば書き込み６倍速）から、空乏層内の電界強度を０．３Ｖ／μｍ以上に設定する。また、小光量時の応答速度（例えば読み出し３２倍速）から、必要とされる空乏層幅を５μｍ以上に設定する。
【選択図】 図３

Description

本発明は、書き込み対応可能な光ピックアップ等に用いられる受光素子および回路内蔵受光素子に関する。

従来から、光ピックアップはＣＤ−ＲＯＭやＤＶＤ（デジタルビデオディスク）等の光ディスク装置に使用されている。この光ディスク装置は、近年、高速化が進んできており、また、動画像等の多量のデータを高速で取り扱うようになってきている。このような背景の中、光ピックアップの高速化に対する要求は非常に強い。

また、最近では、ＣＤ−Ｒ／ＲＷやＤＶＤ−Ｒ／ＲＡＭ等の書き込み可能な光ディスク装置も登場している。この書き込み可能な光ディスク装置では、レーザーの熱によりディスク上の色素を相変化させること等により情報を書き込むため、高パワーのレーザーが光ディスクに照射され、その反射光がフォトダイオードに入射する。このため、書き込み時にフォトダイオードに照射されるレーザーの光量は、読み出し時に比べて非常に大きくなる。このような書き込み可能な光ディスクメディアにおいても、高速化に対する要求は非常に強い。

図１に、特開平９−１５３６０５号公報に開示されている従来のフォトダイオードの構造を示す。このフォトダイオードは、図１（ａ）に示すように、第１導電型半導体基板８４上に第２導電型エピタキシャル層８５が形成されている。第２導電型エピタキシャル層８５は第１導電型拡散層８７、８８により複数の領域に分割され、各分割領域とその下の第１導電型半導体基板８４との接合によりフォトダイオードが構成されている。

このような構造のフォトダイオードにおいて、応答速度を決定する要因としては、フォトダイオードの容量（Ｃ）と抵抗（Ｒ）とで決まるＣＲ時定数と空乏層より基板側で発生したキャリアが拡散により移動する際の移動距離とがある。

そこで、この従来技術では、図１（ａ）のａ−ａ’線部分の不純物濃度プロファイルを示す図１（ｂ）のように、第１導電型半導体基板８４の不純物濃度を低く設定することにより、第１導電型半導体基板８４内に広がる空乏層８６を広がり易くしている。これにより、フォトダイオードの接合容量が低減され、ＣＲ時定数を低減してフォトダイオードの応答速度を高速化することができる。さらに、空乏層が基板側深くまで広がるため、比較的深い位置で発生したキャリアが拡散により移動する距離が短くなるため、応答速度を高速化することができる。

しかし、フォトダイオードの応答速度をさらに高速化するために、基板比抵抗をさらに高くしていくと、今度は基板比抵抗に起因するアノード側の直列抵抗が増加してしまう。このため、フォトダイオードの応答を決定するＣＲ時定数のＲ成分が大きくなって、逆に応答速度が低下する。即ち、基板比抵抗を高くしていくと、フォトダイオードの応答速度を律するＣＲ時定数の内、Ｃ成分を低減できるので、図２に示すように、基板比抵抗がある値になるまではフォトダイオードの応答速度（フォトダイオードの遮断（カットオフ）周波数）を向上させることができる。しかし、さらに基板比抵抗を高くしていくと、特にアノード抵抗に起因するＲ成分が増大してしまうため、図２に示すように、フォトダイオードの応答速度が低下する。

そこで、さらにフォトダイオードの高速化を図るために、例えば特開昭６１−１５４０６３号公報には、図３に示すように、Ｐ型低抵抗基板１４１上にＰ型高抵抗結晶成長層１４２を形成した積層基板上にフォトダイオードを形成する構造が提案されている。この高抵抗結晶成長層１４２は、低抵抗基板１４１側から連続的に不純物濃度が減少するオートドープ層１４２ａと不純物濃度が一定の層１４２ｂとからなる。この従来技術は、高抵抗結晶成長層１４２により基板側に空乏層１６０が広がり易くして、接合容量を下げている。さらに、その空乏層１６０が広がるより深いところにあるＰ型低抵抗基板１４１によってアノード側の直列抵抗を下げている。これにより、フォトダイオードの応答速度を律するＣ成分とＲ成分の両成分を下げて、応答速度の高速化を図るものである。なお、図３において、１４３はＮ型エピタキシャル層、１４４はＰ型分離拡散層、１４５はＮ型コンタクト領域、１４６はＮ型埋め込み領域、１４７はＰ型ベース領域、１４８はＮ型エミッタ領域、１４９はシリコン酸化膜、１５０ａ、１５０ｂ、１５０ｃは電極配線層、１８０は信号光を検出するフォトダイオード形成部、１９０は検出された信号を処理する回路形成部である。

なお、上記積層基板を用いて応答速度を改善するためには、空乏層を充分に高抵抗層内に広げて接合容量を低減する必要がある。そこで、高抵抗層の比抵抗を、エピタキシャル成長で制御可能な上限である１０００Ωｃｍまで高くし、また、高抵抗層１４２の厚さを、空乏層が濃度一定の高抵抗層１４２ｂ一杯に広がる２０μｍ程度（濃度一定の高抵抗層１４２ｂが１３μｍ程度）にするのが望ましい。これは、高抵抗層の空乏層が広がらない領域が増えると、アノード側の直列抵抗が大きくなって応答速度の向上の妨げになるからである。
特開平９−１５３６０５号公報 特開昭６１−１５４０６３号公報

ところで、書き込み対応の光ピックアップでは、書き込み速度に比例してレーザーから光ディスクに照射される光量が増えるため、その反射光であるフォトダイオードに入射するレーザー光の光量も多くなる。そして、フォトダイオードに入射する光がある量よりも多くなると、フォトダイオードの応答速度が低下するという問題が生じる。

図１の構造について、フォトダイオードの応答速度（カットオフ周波数）の入射光量に対する依存性を調べた結果を図４に示す。この図４に示すように、フォトダイオードに入射する光がある量よりも多くなると、フォトダイオードの応答速度（カットオフ周波数）が低下している。また、基板比抵抗が低いものに比べて、基板比抵抗が高いものの方がこのような応答速度の低下が起こり易くなっている。

本発明はこのような従来技術の課題を解決するためになされたものであり、書き込み対応可能な光ピックアップ等に使用される受光素子において、フォトダイオードに読み出し時の小光量が入射したときおよび書き込み時の大光量入射したときのいずれについても、応答速度の高速化を図ることができる受光素子および回路内蔵型受光素子を提供することを目的とする。

本発明の受光素子は、第１導電型半導体基板と、該第１導電型半導体基板上に形成され、該第１導電型半導体基板よりも不純物濃度が低い第１導電型半導体層と、該第１導電型半導体層上に形成された第２導電型半導体層と、該第２導電型半導体層を複数の第２導電型半導体領域に分割する第１導電型拡散層とを備え、該第２導電型半導体領域とその下部の第１導電型半導体層との接合により、フォトダイオード部が構成される受光素子であって、前記第１導電型半導体層の層厚が１３μｍ以上１７μｍ以下であり、その比抵抗が１００Ωｃｍ以上１５００Ωｃｍ以下であることを特徴とする。
また、本発明の受光素子は、第１導電型半導体基板上に当該第１導電型半導体基板よりも不純物濃度が低い第１導電型半導体層が形成された積層基板と、該積層基板の第１導電型半導体層上に形成された第２導電型半導体層と、該第２導電型半導体層を複数の第２導電型半導体領域に分割する第１導電型拡散層とを備え、該第２導電型半導体領域とその下部の第１導電型半導体層との接合により、フォトダイオード部が構成される受光素子であって、前記第１導電型半導体層の層厚が１３μｍ以上１７μｍ以下であり、その比抵抗が１００Ωｃｍ以上１５００Ωｃｍ以下であることを特徴とする。
前記第１導電型半導体基板の比抵抗が１Ωｃｍ以上２０Ωｃｍ以下である。
前記第１導電型半導体基板の裏面に電極を有し、該電極が前記第２導電型半導体層表面側に設けられているアノード電極と電気的に接続されている。
また、本発明の受光素子は、第１導電型半導体基板と、該第１導電型半導体基板上に形成され、該第１導電型半導体基板よりも不純物濃度が高い第１の第１導電型半導体層と、該第１の第１導電型半導体層上に形成され、該第１導電型半導体基板よりも不純物濃度が低い第２の第１導電型半導体層と、該第２の第１導電型半導体層上に形成された第２導電型半導体層と、該第２導電型半導体層を複数の第２導電型半導体領域に分割する第１導電型拡散層とを備え、該第２導電型半導体領域とその下部の第２の第１導電型半導体層との接合によりフォトダイオード部が構成されており、前記第２の第１導電型半導体層の層厚が９μｍ以上１７μｍ以下であり、その比抵抗が１００Ωｃｍ以上１５００Ωｃｍ以下であることを特徴とする。
また、本発明の受光素子は、第１導電型半導体基板上に当該第１導電型半導体基板よりも不純物濃度が高い第１の第１導電型半導体層が形成された積層基板と、該積層基板の第１の第１導電型半導体層上に形成され、前記第１導電型半導体基板よりも不純物濃度が低い第２の第１導電型半導体層と、該積層基板の第２の第１導電型半導体層上に形成された第２導電型半導体層と、該第２導電型半導体層を複数の第２導電型半導体領域に分割する第１導電型拡散層とを備え、該第２導電型半導体領域とその下部の第２の第１導電型半導体層との接合によりフォトダイオード部が構成されており、前記第２の第１導電型半導体層の層厚が９μｍ以上１７μｍ以下であり、その比抵抗が１００Ωｃｍ以上１５００Ωｃｍ以下であることを特徴とする。
前記第１導電型半導体基板の不純物濃度が、前記第１の第１導電型半導体層のピーク不純物濃度の１００分の１以下である。
前記第１導電型半導体基板がＣＺ法により作成され、その比抵抗が２０Ωｃｍ以上５０Ωｃｍ以下である。
前記第１の第１導電型半導体層のピーク不純物濃度が１×１０¹⁷ｃｍ^-3以上である。
前記第１の第１導電型半導体層が塗布拡散により形成されている。
前記第１の第１導電型半導体層内で、前記第１導電型半導体基板側から表面に向かって不純物濃度が上昇している領域において、その不純物濃度が該第１の第１導電型半導体層内の最も高い不純物濃度の１００分の１である部分は、前記第２導電型半導体層表面からの深さが３８μｍ以下である。
本発明の回路内蔵受光素子は、前記受光素子における、前記第２導電型半導体層のフォトダイオード部とは異なる領域に、該受光素子によって検出された信号を処理する信号処理回路部を有する。
前記第１導電型半導体層または前記第２の第１導電型半導体層のフォトダイオード部とは異なる部分の少なくとも一部に、該第１導電型半導体層または該第２の第１導電型半導体層の表面から形成された第１導電型高濃度拡散層を有する。
以下、本発明の作用について説明する。

本発明にあっては、第１導電型半導体基板の上にそれよりも不純物濃度が低い第１導電型半導体層を形成した積層基板を用いることにより、フォトダイオードの容量およびアノード抵抗を下げて、読み出し時の小光量での応答速度を向上させる。さらに、書き込み時の大光量が入射しても、従来のようにポテンシャルのフラット化により応答速度が低下しないように、第１導電型半導体層の層厚を薄くして空乏層幅を制限し、空乏層内の電界強度を強める。ここでは、書き込み対応用のフォトダイオードに要求される大光量時の応答速度（例えば書き込み６倍速）から、必要とされる空乏層内の電界強度を０．３Ｖ／μｍ以上に設定する。

さらに、書き込み対応用のフォトダイオードに要求される小光量時の応答速度（例えば読み出し３２倍速）から、必要とされる空乏層幅を５μｍ以上に設定する。

これらの設定を満足するためには、第１導電型半導体層の層厚が１３μｍ以上１７μｍ以下であり、その比抵抗が１００Ωｃｍ以上１５００Ωｃｍ以下であるのが好ましい。なお、この厚みには、オートドープ層の厚みも含まれる。

さらに、アノード抵抗を下げてフォトダイオードを高速化するためには、基板比抵抗をできるだけ低くするのが好ましい。しかし、基板比抵抗が低すぎると、第２導電型半導体層の結晶成長プロセスにおいて基板から第１導電型半導体層への不純物のオートドープが発生し、これによって応答速度が低下する。第１導電型半導体基板の比抵抗を１Ωｃｍ以上２０Ωｃｍ以下にすれば、このようなオートドープの影響を無視し得る程度に抑制することが可能である。

さらに、基板の裏面にアノード電極を設けて、表面側の分離拡散領域上に設けたアノード電極と電気的に接続すれば、表面側のみにアノード電極を設けた場合に比べて、より一層アノード抵抗を下げることができる。

他の本発明にあっては、第１導電型半導体基板の上にそれよりも不純物濃度が高い第１導電型半導体層（第１の第１導電型半導体層）を形成した積層基板に、さらに、第１導電型半導体層よりも不純物濃度が低い第１導電型半導体層（第２の第１導電型半導体層）を設けている。基板側から見ると、高濃度である第１の第１導電型半導体層がポテンシャルバリアとして働くため、第１の第１導電型半導体層よりも基板側で発生したキャリアはそれを越えてＰＮ接合に達することができず、基板内で再結合して消滅する。よって、基板で発生したキャリアによる遅い電流成分をカットすることができ、応答速度を高速化することができる。さらに、第１の第１導電型半導体層と第２の第１導電型半導体層との濃度差が大きくなるため、内蔵電界も強められ、応答速度が向上する。

さらに、書き込み対応用のフォトダイオードに要求される大光量時の応答速度（例えば書き込み１２倍速）から、必要とされる空乏層内の電界強度を０．３Ｖ／μｍ以上に設定するのが好ましい。

さらに、書き込み対応用のフォトダイオードに要求される大光量時の応答速度（例えば書き込み１２倍速）から第２の第１導電型半導体層の層厚が９μｍ以上１７μｍ以下であり、その比抵抗が１００Ωｃｍ以上１５００Ωｃｍ以下であるのが好ましい。また、読み出し時の小光量時の応答速度から空乏層幅は３μｍ以上であるのが好ましい。

さらに、第１導電型半導体基板の不純物濃度を第１の第１導電型半導体層のピーク不純物濃度の１００分の１以下とすれば、大光量時に第１の第１導電型半導体層よりも基板側で発生したキャリアがそれを越えてＰＮ接合に達する割合を充分小さくすることが可能である。

さらに、第１導電型半導体基板は、欠陥が形成されにくいＣＺ法により作成するのが好ましい。そして、基板比抵抗をＣＺ法で作成可能な最も高い比抵抗、例えば２０Ωｃｍから５０Ωｃｍに設定することにより、第１の第１導電型半導体層内の基板側のポテンシャルバリアを大きくすることができる。よって、基板内で発生したキャリアがこのポテンシャルバリアを越える割合を充分小さくして、応答速度を高速化することができる。

さらに、第１の第１導電型半導体層のピーク不純物濃度を１×１０¹⁷ｃｍ^-3以上にして、基板に対して充分高い不純物濃度（１００倍以上）を持つようにするのが好ましい。

さらに、第１の第１導電型半導体層は、欠陥が形成されにくい塗布拡散により形成するのが好ましい。

さらに、第１の第１導電型半導体層内で、基板側から表面に向かって不純物が上昇している領域において、その不純物濃度が最も高い不純物濃度の１００分の１である部分は、表面からの深さを３８μｍ以下に設定することが、応答速度を向上させるために有効である。

本発明の回路内蔵型受光素子にあっては、第１導電型拡散層によってフォトダイオード部とは分離された第２導電型半導体層の領域に、検出した信号を処理する信号処理回路部を設けているので、ピックアップシステムの小型化を図ることができる。

さらに、フォトダイオード周辺のアノード電極に接続されたＰ型分離拡散層および信号処理回路部の下に、第１導電型半導体層または第２の第１導電型半導体層の表面から形成された第１導電型高濃度拡散層を設ければ、書き込み対応用フォトダイオードに要求される大光量時の応答速度から必要とされる低いアノード抵抗に設定することが可能となる。さらに、回路のラッチアップを防ぐことも可能である。

以上詳述したように、本発明によれば、第１導電型半導体基板の上にそれよりも不純物濃度が低い第１導電型半導体層を有する積層基板を用い、その上にフォトダイオードを形成した構造において、その第１導電型半導体層の層厚および比抵抗を調節して空乏層幅を薄くすることにより、フォトダイオードの印加バイアス電圧を変化させなくても空乏層内の電界強度を強くすることができる。その結果、接合付近で電界によってキャリアを押し流す力が強くなり、大光量時のキャリアの蓄積による応答速度の低下を防ぐことができる。

但し、空乏層幅が狭くなると、容量成分の増加、および空乏層よりも下側で発生したキャリアが拡散により進む距離が長くなるため、小光量時の応答速度が低下するおそれがある。よって、読み出し時の小光量および書き込み時の大光量の両方に対して要求される応答速度を満足することができるように、第１導電型半導体層の層厚および比抵抗を調節して、所望の仕様を実現することができる。

また、本発明によれば、第１導電型半導体基板とそれよりも不純物濃度が低い第２の第１導電型半導体層との間に、不純物濃度が高い第２の第１導電型半導体層を設けることにより、この第２の第１導電型半導体層を基板側で発生したキャリアに対してポテンシャルバリアとして機能させることができる。よって、拡散により長い距離を移動する遅い電流成分を除くことができる。また、第２の第１導電型半導体層のピーク不純物濃度の部分よりも表面側で発生したキャリアは、第２の第１導電型半導体層の内蔵電界によって加速されるため、空乏層端まで速くたどり着く。よって、応答速度をさらに向上させることができる。

このように、本発明によれば、書き込み対応のフォトダイオードにおいて、書き込みのための大光量入射時にキャリアの蓄積による応答速度の低下を克服し、さらに、読み出しのための小光量入射時および書き込みのための大光量入射時の応答速度の改善を同時に実現することができる受光素子および回路内蔵型受光素子が提供される。

以下、本発明の実施の形態について説明する。

上述したように、図１および図３に示した構造の従来のフォトダイオードを書き込み用のフォトダイオードとして用いた場合、大光量入射時に応答速度が低下するという問題が生じている。

本発明者らは、デバイスシミュレーションを用いて、大光量の光入射時におけるキャリア濃度および電位の時間変化を解析した。その結果、大光量入射時に大量に発生するキャリアが接合付近に蓄積し、これによりポテンシャルが平坦化してキャリアを接合部に押し出す力が弱くなるため、キャリアが拡散のみで移動することにより応答速度が低下するということが分かった。図５および図６に、読み出し時に相当する小光量および６倍書き込み時に相当する大光量をフォトダイオードに入射した場合について、フォトダイオード内のポテンシャルの時間変化をシミュレーションした結果を示す。また、図７に、大光量照射時について、キャリア密度の時間変化をシミュレーションした結果を示す。なお、この図５〜図７のシミュレーションは、図１の構造に対して行った。

図５に示すように、小光量入射時には接合付近での電位の変化は生じていない。これに対して、大光量入射時には、図６に示すように、光入射後の時間と共に基板電位が持ち上がっている。また、図７から、大光量入射時にＰＮ接合付近から基板にかけてキャリアが蓄積していることがわかる。これは、大光量入射時には空乏層および基板に大量の光キャリアが生じ、これにより基板電位が持ち上がるからである。そして、接合付近で電界強度が弱まるため、キャリアを押し流す力が弱まり、さらにキャリアが蓄積して基板電位が持ち上がる。この繰り返しによって接合付近での電位がフラット化し、キャリアが長い距離を拡散により移動するようになるため、応答速度の低下が生じるのである。

以下に、本発明者らが、このようにキャリアの蓄積が生じる原因を解析し、本発明に至った経緯について説明する。

上述した図４から、基板比抵抗が低いほど、大光量時の応答速度の低下速度が小さいことがわかる。印加される逆バイアス電圧は同じであるので、基板比抵抗が小さいほど空乏層幅が狭く、空乏層内にかかる電界強度は強い。そして、電界強度が強くなれば、接合付近のキャリアを押し流す力も強くなり、キャリアの蓄積が起こり難くなる。よって、基板比抵抗が低い方が空乏層幅は狭くなるにも関わらず、大光量時の応答速度が速いと考えられる。

そこで、大光量（３５０μＷ）入射時のフォトダイオードの応答速度に対して、空乏層内の電界強度が与える影響を調べるために、デバイスシミュレーションを行った。このシミュレーションは、図８（ａ）に示すような構造および図８（ｂ）に示すような不純物濃度プロファイル（図８（ａ）のｂ−ｂ’線部分）を用いて行った。このフォトダイオードは、Ｐ型低抵抗基板１８１上にＰ型高抵抗層１８２を形成し、その上にＮ型半導体層１８３を積層した構造となっている。また、Ｎ型半導体層１８３は、Ｐ型拡散層１８４、１８５により複数の領域に分割されている。このフォトダイオードの不純物プロファイルは、図８（ｂ）に示すように、Ｐ型低抵抗基板１８１とＰ型高抵抗層１８２の濃度変化が階段状になっているため、空乏層が基板とＰ型高抵抗層１８２との界面まで広がっている。また、基板比抵抗が充分に低いためにアノード抵抗の影響を無視できるようになっている。

このフォトダイオードに大光量のパルス光を照射したときの応答をシミュレーションにより求め、印加逆バイアス電圧を変化させることにより、応答速度の電界強度依存性を調べた。図９に、応答時間ｔｆ（９０％→１０％）の電界強度に対する依存性をシミュレーションにより求めた結果を示す。なお、ｔｆ（９０％→１０％）とは、フォトダイオードにパルス光が照射された後、光電流が最大値の９０％から１０％に低下するまでの時間である。この図９に示すように、空乏層内の電界強度が弱まることによりフォトダイオードの応答速度が遅くなっている。

さらに、応答速度が低下している原因を調べるために、フォトダイオード内の深さ方向のキャリア密度分布について、パルス幅１０μｓｅｃのパルス光照射後の時間変化を調べた結果を図１０に示す。図１０（ａ）は空乏層内の電界強度が０．１６Ｖ／μｍである場合を示し、図１０（ｂ）は空乏層内の電界強度が０．４Ｖ／μｍである場合を示す。図１０（ａ）に示すように、空乏層内の電界強度が弱い場合には、パルス光照射直後に接合付近（深さ２μｍ程度）に大量のキャリアが蓄積し、例えば接合のごく近辺では１０¹²ｃｍ^-3のキャリアが蓄積している。そして、その蓄積したキャリアがＮ型半導体層側に掃き出されるのにかかる時間が１０ｎｓ以上と遅いため、フォトダイオードの応答速度が低下することがわかる。これに対して、図１０（ｂ）に示すように、空乏層内の電界強度が強い場合には、空乏層付近のキャリア濃度は殆ど変化しておらず、キャリアの蓄積は起こっていない。

また、光を照射していないときと、パルス幅１０μｓｅｃのパルス光照射直後とについて、電界強度分布を図１１（ａ）および図１１（ｂ）に示す。図１１（ａ）に示すように、空乏層内の電界強度が０．１６Ｖ／μｍでキャリアの蓄積が起こっている場合には、キャリアの蓄積により接合付近の電界強度がさらに弱まっている。これにより、蓄積したキャリアをＮ型半導体層側に掃き出す力が弱まり、応答速度が非常に遅くなることがわかる。これに対して、図１１（ｂ）に示すように、空乏層内の電界強度が０．４Ｖ／μｍでキャリアの蓄積が起こっていない場合には、空乏層内の電界強度は光照射時と光が照射されていないときとで殆ど変わっていない。

以上のことから、大光量照射（書き込み）時に応答速度が低下する原因は、キャリアが接合付近に蓄積するためであり、空乏層内の電界強度を強くすることにより改善できることがわかった。

但し、実際のフォトダイオードでは、空乏層内の電界強度を強くするために印加逆バイアス電圧を高くすると、印加電圧の揺らぎによるノイズも大きくなるため、印加電圧を大きく変えることはできない。また、機器内のＬＳＩと電源を共有していることからも、印加電圧を大きく変えることはできない。そこで、従来から知られている図３の構造のフォトダイオードにおいて、Ｐ型エピタキシャル層（Ｐ型高抵抗結晶成長層）１４２を薄くすることにより、空乏層幅を制限し、空乏層内の電界強度を強めることができる。

図３の構造において、Ｐ型エピタキシャル層１４２の層厚を変化させて実際に作製したフォトダイオードについて、大光量および小光量を照射した時の応答を測定した結果を下記表１に示す。同時に、各層厚での空乏層幅と空乏層内の電界強度についても示す。

なお、Ｐ型エピタキシャル層１４２内には、不純物濃度が変化している領域（オートドープ層１４２ａ）があるため、この表１に示すように、空乏層幅はＰ型エピタキシャル層１４２幅よりも薄くなる。

また、この測定による、大光量時の応答速度と空乏層内の電界強度との関係を図９に実測値として示す。この図９に示すように、空乏層内の電界強度が強くなるに従って応答速度が速くなっており、その依存性はシミュレーション結果と一致している。従って、大光量を照射した時の応答速度はおおよそ空乏層内の電界強度によって律され、空乏層幅には殆ど因らない。これは、シミュレーションにおいて応答速度が低下している場合のキャリア分布を示した図１０（ａ）からも分かるように、キャリアの蓄積は接合付近（深さ２μｍ程度で起きるため、キャリアの蓄積はこの接合付近での電界強度に大きく依存すると考えられることからも説明される。

一方、上記表１に示すように、空乏層幅が狭まると、小光量を照射した時の応答速度が低下する。これは、空乏層が狭まることにより容量成分が上昇するため、および空乏層よりも下で発生したキャリアが拡散で移動する距離が長くなるためである。

以上のように、図３の構造のフォトダイオードにおいて、Ｐ型エピタキシャル層１４２の厚みを薄くして空乏層内の電界強度を強くすることにより、大光量時の応答速度を向上させることができる。しかし、Ｐ型エピタキシャル層１４２を薄くしすぎると、小光量時の応答速度が低下するため、書き込み時の大光量および読み出し時の小光量を照射したときに要求される応答速度の両方の観点から、最適な層厚を設定する必要がある。

（実施形態１）
図３は、本実施形態の受光素子の構造を示す断面図である。

本実施形態の受光素子と図３の構造を有する従来の受光素子とは、同様の方法により作製することができるが、大きく異なる点は、Ｐ型エピタキシャル層（高抵抗結晶成長層）１４２の層厚と比抵抗である。本実施形態では、このＰ型エピタキシャル層１４２の層厚および比抵抗を、下記式を満足するように設定する。

Ｅｄ＞０．３Ｖ／μｍ
但し、Ｅｄはフォトダイオードに動作逆バイアス電圧を印加した時に空乏層１６０内に生じる平均電界強度である。

このように空乏層内の電界強度を設定する理由は以下の通りである。空乏層内の電界強度を強めることにより、接合付近に存在する光キャリアを押し流す力を大きくして、フォトダイオードに大光量の光が入射したときにキャリアの蓄積による応答速度の低下を抑制することができる。現在、書き込み対応ＣＤ用ピックアップの性能としては、６倍速書き込みが要求されている。上述した図９によれば、空乏層内の電界強度を０．３Ｖ／μｍ以上に設定することにより、６倍速書き込みに必要な応答速度を実現することができる。

さらに、書き込み対応のフォトダイオードには、書き込み時だけではなく読み出し時の応答速度も重要であり、３２倍速読み出しの性能が要求されている。上記表１の実験データから見積もった空乏層幅と小光量時の応答速度の関係を図１２に示す。ここで、３２倍速の応答速度を得るためには応答周波数が２３ＭＨｚ以上であることが必要であり、これを満たすためにはフォトダイオードの１ｄＢ落ちの周波数が１５ＭＨｚ以上であることが必要である。この図１２によれば、空乏層幅を５μｍ以上に設定することにより、３２倍速読み出しに必要な応答速度を実現することができる。

なお、上記書き込み時および読み出し時に必要な応答速度を充分満足させるために、空乏層内の電界強度を０．３Ｖ／μｍ以上とし、かつ、空乏層幅を５μｍ以上とするためには、Ｐ型エピタキシャル層１４２の層厚を１３μｍ以上１７μｍ以下とし、その比抵抗を１００Ωｃｍ以上１５００Ωｃｍ以下とするのが好ましい。なお、この層厚および比抵抗の範囲は本発明者らの実験データから決定したものである。

さらに、Ｐ型半導体基板１４１の不純物濃度は、Ｐ型エピタキシャル層１４２の表面における不純物濃度の１０³倍を越えない濃度とするのが好ましい。これは、Ｎ型エピタキシャル層の形成までの工程において、基板内の不純物が抜け出してその表面に形成されるＰ型エピタキシャル層１４２（不純物濃度が一定の層１４２ｂ）の表面に付着することによってオートドープ層が形成されるのを防ぐためである。例えば、１ｋΩの高比抵抗を有するＰ型エピタキシャル層１４２を形成する場合には、Ｐ型半導体基板１４１の不純物濃度は約１Ωｃｍとする。この理由は、Ｐ型エピタキシャル層１４２の表面に形成されるオートドープ層の不純物濃度と、Ｐ型半導体基板１４１の不純物濃度との間に、およそ１：１０００という関係が成立するからである。従って、Ｐ型半導体基板１４１の不純物濃度を、Ｐ型エピタキシャル層１４２の表面における不純物濃度の設定値の１０００倍を越えない濃度とすれば、仮に不純物のオートドープが発生しても、結果として得られるＰ型エピタキシャル層の表面での不純物濃度が所定の設定値を越えることはない。また、アノード抵抗を下げるためには、基板比抵抗はオートドープが起こらない範囲で低い方が望ましい。例えば基板比抵抗の下限を１Ωｃｍとすると、受光素子を安定して量産するためには基板比抵抗の上限を２０Ωｃｍ以下にするのが望ましい。

さらに、基板の裏面にアノード電極を設けて、表面側の分離拡散領域上に設けたアノード電極と電気的に接続すれば、表面側のみにアノード電極を設けた場合に比べて、より一層アノード抵抗を下げて応答速度の向上を図ることができる。

（実施形態２）
図１３は、本実施形態の受光素子の構造を示す断面図である。この図において、アノード電極、カソード電極、配線および保護膜等は省略されている。

この受光素子は、図１３（ａ）に示すように、Ｐ型半導体基板１０３上にＰ型埋め込み拡散層１０９、Ｐ型エピタキシャル層１０４およびＮ型エピタキシャル層１１０が形成されている。Ｎ型エピタキシャル層１１０はＰ型分離拡散層１０７およびＰ型分離埋め込み拡散層１０８により複数の領域に分割され、各分割領域とその下のＰ型エピタキシャル層１０４との接合によりフォトダイオードが構成されている。Ｐ型エピタキシャル層１０４は、図１３（ａ）のｃ−ｃ’線部分の不純物プロファイルを示す図１３（ｂ）に示すように、基板側から連続的に不純物濃度が減少するオートドープ層（はい上がり層）１０４ａと比抵抗が一定の層１０４ｂとからなる。

この受光素子と実施形態１の受光素子とにおいて、大きく異なる点は、Ｐ型半導体基板１０３とｐ型エピタキシャル層１０４との間に、Ｐ型埋め込み拡散層１０９を設けた点である。受光素子の作製においては、Ｐ型半導体基板１０３上にボロンを拡散してＰ型埋め込み拡散層１０９を形成し、その上に結晶成長によりＰ型エピタキシャル層を形成する。その後は、従来と同様に行うことができる。

実施形態１の受光素子においては、Ｐ型エピタキシャル層の層厚および比抵抗を最適化しても、得られる性能は、書き込み６倍速および読み出し３２倍速程度までである。これは、空乏層内の電界強度を強めるために空乏層幅を狭くすることにより、容量成分が増加すること、および基板の比較的深い位置で発生したキャリアが拡散により移動する距離が長くなることによる。また、これは、読み出し時のみではなく、書き込み時の応答速度を律する要因ともなっている。

そこで、本実施形態では、Ｐ型半導体基板１０３とＰ型エピタキシャル層１０４との間にＰ型埋め込み拡散層１０９を形成することにより、基板の比較的深い位置で発生したキャリアに対してＰ型埋め込み拡散層１０９がポテンシャルバリアとして働くようにして、応答速度を向上させることを検討した。

まず、この埋め込み拡散層１０９がどのように機能するのかについて、デバイスシミュレーションにより検討を行った。フォトダイオード部の濃度プロファイルが図１４（ａ）、図１４（ｂ）、図１４（ｃ）に示すような３つの構造に対して、７８０ｎｍ、３００μＷのパルス光に対して、１％の応答時間（光電流が９０％から１％になるまでの時間）ｔｆ（９０％→１％）を下記表２に示す。なお、この表２において、埋め込み層幅とは、Ｐ型埋め込み拡散層１０９のピーク不純物濃度の位置から、その表面側の濃度が１０¹⁴ｃｍ^-3である位置までの幅である。

ここで、１％の応答時間は、基板から拡散によって移動するキャリアで決定される。プロファイル（ａ）と（ｂ）ではＰ型半導体基板１０３、Ｐ型埋め込み拡散層１０９およびＰ型エピタキシャル層１０４の不純物濃度は等しいが、Ｐ型埋め込み拡散層１０９の幅のみを異ならせてある。

このプロファイル（ａ）と（ｂ）の構造では、（ｂ）の方が応答速度が大きく向上しているため、Ｐ型埋め込み拡散層１０９の幅が広くて、Ｐ型埋め込み拡散層１０９の作り出すポテンシャルバリアが大きな勾配を持たないような場合には、応答速度向上の効果が得られないことがわかる。

また、プロファイル（ｂ）と（ｃ）の構造では、Ｐ型半導体基板１０３の濃度（比抵抗）以外のプロファイルは全て同じにしてある。この（ｂ）と（ｃ）から、Ｐ型半導体基板１０３の濃度によって大きく応答速度が変化することがわかる。

ここで、図１５（ａ）に上記プロファイル（ｃ）の構造に対してパルス幅１０μｓｅｃのパルス光照射後２ｎｓｅｃにおける電子濃度分布を示し、図１５（ｂ）に上記プロファイル（ｂ）の構造に対してパルス幅１０μｓｅｃのパルス光照射後２ｎｓｅｃにおける電子濃度分布を示す。この図は、フォトダイオード部の断面を示す図であり、ドット密度が高いほど電子濃度が高いことを示している。また、図中の実線は、Ｐ型埋め込み拡散層１０９の濃度ピークを示している。なお、表面付近全体の電子濃度が高くなっているのは、カソード抵抗を下げるためにＮ型の高濃度注入層を設けているためである。

図１５（ａ）に示すように、基板比抵抗が高く、ポテンシャルバリアが十分の高さを持つプロファイル（ｃ）の構造の場合には、Ｐ型埋め込み拡散層１０９よりも深い位置のキャリアがバリアを越えることができず、キャリアが溜まっていることが分かる。これに対して、図１５（ｂ）に示すように、ポテンシャルバリアの高さが十分ではないプロファイル（ｂ）の構造の場合には、キャリアが表面側に流れ出して、Ｐ型埋め込み拡散層１０９のピーク濃度付近にも分布していることが分かる。従って、プロファイル（ｂ）の構造において応答速度が低下するのは、Ｐ型埋め込み拡散層１０９よりも基板側で発生したキャリアがポテンシャルバリアを越えて遅い電流成分として寄与するためである。

以上のように、図１３に示すＰ型埋め込み拡散層１０９を設けた受光素子においては、Ｐ型埋め込み拡散層１０９がそれよりも基板側で発生したキャリアにとってポテンシャルバリアとして働く。このため、Ｐ型埋め込み拡散層１０９よりも基板側で発生したキャリアがポテンシャルバリアを越えて表面側に移動することができず、基板内で再結合して消滅する。また、Ｐ型埋め込み拡散層１０９の濃度ピーク部分から空乏層１０６の間の領域で発生したキャリアは、Ｐ型埋め込み拡散層１０９の大きな濃度勾配による内蔵電界によって加速され、拡散による場合に比べて速く空乏層端に移動する。これらのことから、書き込み対応フォトダイオードの書き込み時および読み出し時の応答速度を共に高速化することができる。この高速化の効果は、Ｐ型埋め込み拡散層１０９がＰ型半導体基板１０３に対して十分な濃度差および勾配を有することにより、さらに向上する。

次に、Ｐ型エピタキシャル層１０４の層厚を変化させることにより空乏層１０６幅を変化させたプロファイルに対してシミュレーションを行った。フォトダイオード部の濃度プロファイルが図１４（ｂ）に示すような構造に対して、Ｐ型高抵抗エピタキシャル層の層厚を変化させて、３５０μｗの光照射を行ったときの応答時間（光電流が９０％から１０％になるまでの時間）ｔｆ（９０％→１０％）を下記表３に示す。

また、図１６（ａ）に、Ｐ型エピタキシャル層１０４の層厚を１５μｍとして空乏層１０６内の電界強度を０．４２Ｖ／μｍとした構造に対してパルス幅１０μｓｅｃのパルス光照射時におけるフォトダイオード部の電子濃度分布を示し、図１６（ｂ）に、Ｐ型エピタキシャル層１０４の層厚を２０μｍとして空乏層１０６内の電界強度を０．２１Ｖ／μｍとした構造に対してパルス幅１０μｓｅｃのパルス光照射時におけるフォトダイオード部の電子濃度分布を示す。この図は、フォトダイオード部の断面を示す図であり、ドット密度が高いほど電子濃度が高いことを示している。また、図中の実線は、Ｐ型埋め込み拡散層１０９の濃度ピークを示している。なお、表面付近全体の電子濃度が高くなっているのは、カソード抵抗を下げるためにＮ型の高濃度注入層を設けているためである。

この図から分かるように、層厚が２０μｍの場合には、空乏層１０６付近にキャリアの蓄積が起こっている。従って、Ｐ型エピタキシャル層が厚くなると空乏層が広がって、空乏層内の電界強度が弱まるために電荷の蓄積が起こり、応答速度の低下につながる。

図１７に、空乏層１０６内の電界強度と、７８０ｎｍ、３００μＷのパルス光に対する１０％の応答時間（カソード電流が１０％になるまでの時間）ｔｆ（０％→９０％）との関係を示す。この図から分かるように、本実施形態において、Ｐ型エピタキシャル層１０４の層厚および比抵抗を、下記式を満足するように設定することにより、次期書き込み対応フォトダイオードとして要求される１２倍速書き込み性能（ｔｆが４ｎｓ以下）を実現することができる。

Ｅｄ＞０．３Ｖ／μｍ
但し、Ｅｄはフォトダイオードに動作逆バイアス電圧を印加した時に空乏層１０６内に生じる平均電界強度である。これは、シミュレーション結果に示すように、空乏層内の電界強度を強めることにより、接合付近に存在する光キャリアを流す力を大きくして、フォトダイオードに大光量の光が入射したときにキャリアの蓄積による応答速度の低下を抑制することができるからである。

上記書き込み時の性能を実現するために空乏層内の電界強度を０．３Ｖ／μｍ以上とし、かつ、フォトダイオードの容量の上昇を抑えるためには、Ｐ型エピタキシャル層１０４の層厚を９μｍ以上１７μｍ以下とし、その比抵抗を１００Ωｃｍ以上１５００Ωｃｍ以下とするのが好ましい。なお、このエピタキシャル層の層厚の範囲は表３のシミュレーションデータから決定したものであり、比抵抗の範囲も本発明者らのシミュレーション結果から決定したものである。また、エピタキシャル層の層厚の下限を９μｍとしているのは、図１４（ｂ）から、エピタキシャル層厚が９μｍよりも薄くなるとＮ型エピタキシャル層１１０とＰ型エピタキシャル層１０４の接合濃度がオートドープ層１０４ａの影響で高くなり、接合容量が増えて応答速度が低下するためである。

さらに、本実施形態において、Ｐ型埋め込み拡散層１０９をポテンシャルバリアとして十分機能させるためには、Ｐ型埋め込み拡散層１０９のピーク不純物濃度がＰ型半導体基板１０３の不純物濃度の１００倍以上とするのが好ましい。その理由は、以下の通りである。

Ｐ型埋め込み拡散層１０９がＰ型半導体基板１０３に対して十分な拡散電位を持たない場合には、Ｐ型埋め込み拡散層１０９よりも基板側で発生したキャリアが熱エネルギーによってＰ型埋め込み拡散層１０９を越えてＰＮ接合に達し、応答速度を低下させる要因となる。動作温度の約１０℃〜１００℃の熱エネルギーが０．０３ｅＶ〜０．０４ｅＶであるので、これよりも十分に大きい拡散電位を持つ必要がある。基板側で発生したキャリアの表面側への流れ込みを抑えるために、Ｐ型埋め込み拡散層１０９を越えてくるキャリアを１０％以下とするには、Ｐ型埋め込み拡散層１０９がＰ型半導体基板１０３に対して０．１Ｖ以上の電位を有する必要がある。これは、Ｅｅ（ｅＶ）の熱エネルギーを有する電子がＥｂ（ｅＶ）のポテンシャルバリアを乗り越える確率ｐが
ｐ＝Ｅｘｐ（−Ｅｂ／Ｅｅ）
であるため、
ｐ＝Ｅｘｐ（−Ｅｂ／０．０４）＜０．１
Ｅｂ＞−０．０４×ｌｏｇ（０．１）＝０．１
となるからである。

ここで、不純物濃度と拡散電位との関係を図１８に示す。この図１８から分かるように、Ｐ型埋め込み拡散層１０９とＰ型半導体基板１０３との間に電位０．１Ｖ以上の電位差を与えるためには、Ｐ型埋め込み拡散層１０９のピーク不純物濃度をＰ型半導体基板１０３の不純物濃度の１００倍以上に設定する必要がある。すなわち、Ｐ型埋め込み拡散層１０９のピーク不純物濃度をＰ型半導体基板１０３の不純物濃度の１００倍以上に設定することにより、Ｐ型埋め込み拡散層１０９よりも基板側で発生するキャリアによる応答速度の低下を改善することができる。

さらに、Ｐ型半導体基板１０３の不純物濃度とＰ型埋め込み拡散層１０９のピーク不純物濃度との差が大きいほど、ポテンシャルバリアとしての効果は高くなる。ここで、基板の不純物濃度を下げるためにはＦＺ（Ｆｌｏａｔ Ｚｏｎｅ）法により作製した基板の方が有利であるが、この場合にはウェハ強度が弱く、欠陥による歩留まり低下が生じるおそれがある。これに対して、ＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ）法で作製した基板の場合には、欠陥による歩留まりの低下を防ぐことができるので好ましい。なお、ＣＺ法で作成可能な最も高い基板比抵抗は、５０Ωｃｍであるので、２０Ωｃｍから５０Ωｃｍの比抵抗を有するＣＺ基板を用いるのが好ましい。これは、比抵抗の上限を５０Ωｃｍとすると、受光素子を安定量産するためには下限が２０Ωｃｍとなるからである。

また、Ｐ型半導体基板１０３に対して十分高い不純物濃度（１００倍以上）を与えるためには、Ｐ型埋め込み拡散層１０９のピーク不純物濃度を１×１０¹⁷ｃｍ^-3以上にするのが好ましい。

さらに、Ｐ型埋め込み拡散層１０９は、層厚および比抵抗の制御性の観点からは、イオン注入により形成するのが有利である。しかし、１×１０¹⁷ｃｍ^-3以上という高濃度のイオンを注入した場合、欠陥による歩留まりの低下が生じるおそれがある。このような欠陥による歩留まりの低下を防ぐためには、塗布拡散によりＰ型埋め込み拡散層１０９を形成するのが好ましい。

さらに、パルス光に対する１％の応答時間を改善するためには、Ｐ型埋め込み拡散層１０９の濃度プロファイルを以下のように設定するのが好ましい。

Ｘｕ＜３８μｍ
但し、Ｘｕはフォトダイオード表面から、Ｐ型埋め込み拡散層１０９の基板側でＰ型埋め込み拡散層１０９のピーク不純物濃度の１００分の１の濃度となっている位置までの厚さである。これは、光が入射して吸収され、その強度が１％以下になる部分よりも浅いところにポテンシャルバリアを形成しなければ応答の遅いキャリアを十分に消すことができず、応答速度を向上させる効果が十分に得られないからである。ここで、ＣＤ−ＲＯＭに使用される波長７８０ｎｍの光がＳｉに入射して１％の強度となる深さは３８μｍであるため、フォトダイオード表面から、Ｐ型埋め込み拡散層１０９の基板側でＰ型埋め込み拡散層１０９のピーク不純物濃度の１００分の１の濃度となっている位置までの厚さを３８μｍ以下に設定するのが好ましい。

なお、実施形態２の受光素子においても、図３に示した実施形態１の構造と同様に、同一基板上のＰ型分離拡散層１０７およびＰ型分離埋め込み拡散層１０８によってフォトダイオード部とは分離されたＮ型エピタキシャル層の領域に、信号処理回路を形成して回路内蔵型受光素子とすることにより、ピックアップシステムの小型化を図り、コストダウンを実現することができる。

さらに、このような回路内蔵型受光素子において、図１９に示すように、フォトダイオード部以外の一部にＰ型エピタキシャル層３０表面から、Ｐ型埋め込み拡散層４を形成するのが好ましい。これにより、Ｐ型分離埋め込み拡散層７の下側の抵抗を下げてアノード抵抗を下げることができ、さらにフォトダイオードの高速化を図ることができる。また、回路部の基板抵抗を下げることにより、ラッチアップを防ぐこともできる。なお、この図１９において、１はＰ型半導体基板、３０はＰ型高抵抗エピタキシャル層であり、そのうち、２は比抵抗一定の層、３はオートドープ層である。また、５は空乏層、６はＮ型コレクタ領域、８はＮ型エピタキシャル層、９はＰ型分離拡散層、１０はＮ型コレクタコンタクト領域、１１はＰ型ベース領域、１２はＮ型エミッタ領域、１４はカバー膜、１５はカソードコンタクト、１６はアノードコンタクト、１７はトランジスターのコンタクト、２２はカソードコンタクト領域、８０はフォトダイオード形成部、９０は回路形成部を示す。

なお、上記実施形態においてはＰ型を第１導電型、Ｎ型を第２導電型としたが、Ｎ型を第１導電型、Ｐ型を第２導電型とすることも可能である。

従来の受光素子の構成を示す図であり、（ａ）はその断面構造を示し、（ｂ）は（ａ）のａ−ａ’線部分の不純物濃度を示す。 従来の受光素子における基板比抵抗と応答速度（カットオフ周波数）との関係を示す図である。 実施形態１および従来の受光素子の断面構造を示す図である。 図１の構造の受光素子について、フォトダイオードの応答速度（カットオフ周波数）の入射光量依存性を実験した結果を示す図である。 図１の構造の受光素子について、フォトダイオードに小光量を入射したときのポテンシャル分布の時間変化をシミュレーションした結果を示す図である。 図１の構造の受光素子について、フォトダイオードに大光量を入射したときのポテンシャル分布の時間変化をシミュレーションした結果を示す図である。 図１の構造の受光素子について、フォトダイオードに大光量を入射したときのキャリア密度分布の時間変化をシミュレーションした結果を示す図である。 シミュレーションに用いたフォトダイオードの構成を示す図であり、（ａ）はその断面構造を示し、（ｂ）は（ａ）のｂ−ｂ’線部分の不純物濃度を示す。 図８の構造の受光素子について、フォトダイオードの空乏層内の電界強度と応答速度との関係をシミュレーションした結果および実測した結果を示す図である。 （ａ）および（ｂ）は、図８の構造の受光素子について、フォトダイオードのキャリア密度分布の時間変化を示す図である。 （ａ）および（ｂ）は、図８の構造の受光素子について、光を照射していないときと光入射時とにおけるフォトダイオードの電界強度分布を示す図である。 図３の構造の受光素子について、フォトダイオードに小光量を入射したときの応答速度（カットオフ周波数）の空乏層幅依存性を示す図である。 実施形態２の受光素子の構成を示す図であり、（ａ）はその断面構造を示し、（ｂ）は（ａ）のｃ−ｃ’線部分の不純物濃度を示す。 （ａ）〜（ｃ）は、図１３の構造の受光素子について、シミュレーションに用いたフォトダイオードの深さ方向の不純物濃度分布を示す図である。 （ａ）および（ｂ）は、図１４（ｃ）および（ｂ）の不純物プロファイルを有するフォトダイオードについて、パルス幅１０μｓｅｃのパルス光照射後２ｎｓｅｃにおけるキャリアの平面分布をシミュレーションした結果を示す図である。 （ａ）および（ｂ）は、Ｐ型エピタキシャル層の層厚を１５μｍおよび２０μｍとしたフォトダイオードについて、パルス幅１０μｓｅｃのパルス光照射時におけるキャリアの平面分布をシミュレーションした結果を示す図である。 図１３の構造の受光素子について、大光量入射時におけるフォトダイオードの空乏層内の電界強度と応答速度をシミュレーションした結果を示す図である。 不純物濃度勾配により生じる拡散電位と不純物濃度との関係を示す図である。 本発明の一実施形態である回路内蔵型受光素子の構成を示す図である。

符号の説明

１、８４、１０３、１４１ Ｐ型半導体基板
２、１０４ｂ 比抵抗が一定の層
３、１０４ａ、１４２ａ オートドープ層
４ Ｐ型埋め込み拡散層
５、８６、１０６、１６０ 空乏層
６ Ｎ型コレクタ領域
７、８８、１０８ Ｐ型分離埋め込み拡散層
８、８５、１１０、１４３ Ｎ型エピタキシャル層
９、８７、１０７、１４４ Ｐ型分離拡散層
１０ Ｎ型コレクタコンタクト領域
１１、１４７ Ｐ型ベース領域
１２、１４８ Ｎ型エミッタ領域
１４ カバー膜
１５ カソードコンタクト
１６ アノードコンタクト
１７ トランジスターのコンタクト
２２ カソードコンタクト領域
３０、１０４、１４２ Ｐ型エピタキシャル層
８０、１８０ フォトダイオード形成部
９０、１９０ 回路形成部
１０９ Ｐ型埋め込み拡散層
１４２ｂ 不純物濃度が一定の層
１４５ Ｎ型コンタクト領域
１４６ Ｎ型埋め込み領域
１４９ シリコン酸化膜
１５０ａ、１５０ｂ、１５０ｃ 電極配線層

Claims (13)

1. 第１導電型半導体基板と、
   該第１導電型半導体基板上に形成され、該第１導電型半導体基板よりも不純物濃度が低い第１導電型半導体層と、
   該第１導電型半導体層上に形成された第２導電型半導体層と、
   該第２導電型半導体層を複数の第２導電型半導体領域に分割する第１導電型拡散層とを備え、
   該第２導電型半導体領域とその下部の第１導電型半導体層との接合により、フォトダイオード部が構成される受光素子であって、
   前記第１導電型半導体層の層厚が１３μｍ以上１７μｍ以下であり、その比抵抗が１００Ωｃｍ以上１５００Ωｃｍ以下であることを特徴とする受光素子。
2. 第１導電型半導体基板上に当該第１導電型半導体基板よりも不純物濃度が低い第１導電型半導体層が形成された積層基板と、
   該積層基板の第１導電型半導体層上に形成された第２導電型半導体層と、
   該第２導電型半導体層を複数の第２導電型半導体領域に分割する第１導電型拡散層とを備え、
   該第２導電型半導体領域とその下部の第１導電型半導体層との接合により、フォトダイオード部が構成される受光素子であって、
   前記第１導電型半導体層の層厚が１３μｍ以上１７μｍ以下であり、その比抵抗が１００Ωｃｍ以上１５００Ωｃｍ以下であることを特徴とする受光素子。
3. 前記第１導電型半導体基板の比抵抗が１Ωｃｍ以上２０Ωｃｍ以下である請求項１または請求項２に記載の受光素子。
4. 前記第１導電型半導体基板の裏面に電極を有し、該電極が前記第２導電型半導体層表面側に設けられているアノード電極と電気的に接続されている請求項１乃至請求項３のいずれかに記載の受光素子。
5. 第１導電型半導体基板と、
   該第１導電型半導体基板上に形成され、該第１導電型半導体基板よりも不純物濃度が高い第１の第１導電型半導体層と、
   該第１の第１導電型半導体層上に形成され、該第１導電型半導体基板よりも不純物濃度が低い第２の第１導電型半導体層と、
   該第２の第１導電型半導体層上に形成された第２導電型半導体層と、
   該第２導電型半導体層を複数の第２導電型半導体領域に分割する第１導電型拡散層とを備え、
   該第２導電型半導体領域とその下部の第２の第１導電型半導体層との接合によりフォトダイオード部が構成されており、
   前記第２の第１導電型半導体層の層厚が９μｍ以上１７μｍ以下であり、その比抵抗が１００Ωｃｍ以上１５００Ωｃｍ以下であることを特徴とする受光素子。
6. 第１導電型半導体基板上に当該第１導電型半導体基板よりも不純物濃度が高い第１の第１導電型半導体層が形成された積層基板と、
   該積層基板の第１の第１導電型半導体層上に形成され、前記第１導電型半導体基板よりも不純物濃度が低い第２の第１導電型半導体層と、
   該積層基板の第２の第１導電型半導体層上に形成された第２導電型半導体層と、
   該第２導電型半導体層を複数の第２導電型半導体領域に分割する第１導電型拡散層とを備え、
   該第２導電型半導体領域とその下部の第２の第１導電型半導体層との接合によりフォトダイオード部が構成されており、
   前記第２の第１導電型半導体層の層厚が９μｍ以上１７μｍ以下であり、その比抵抗が１００Ωｃｍ以上１５００Ωｃｍ以下であることを特徴とする受光素子。
7. 前記第１導電型半導体基板の不純物濃度が、前記第１の第１導電型半導体層のピーク不純物濃度の１００分の１以下である請求項５または６に記載の受光素子。
8. 前記第１導電型半導体基板がＣＺ法により作成され、その比抵抗が２０Ωｃｍ以上５０Ωｃｍ以下である請求項５乃至請求項７のいずれかに記載の受光素子。
9. 前記第１の第１導電型半導体層のピーク不純物濃度が１×１０¹⁷ｃｍ^-3以上である請求項７または請求項８に記載の受光素子。
10. 前記第１の第１導電型半導体層が塗布拡散により形成されている請求項５乃至請求項９のいずれかに記載の受光素子。
11. 前記第１の第１導電型半導体層内で、前記第１導電型半導体基板側から表面に向かって不純物濃度が上昇している領域において、その不純物濃度が該第１の第１導電型半導体層内の最も高い不純物濃度の１００分の１である部分は、前記第２導電型半導体層表面からの深さが３８μｍ以下である請求項７乃至請求項１０のいずれかに記載の受光素子。
12. 請求項１乃至請求項１１のいずれかに記載の受光素子における、前記第２導電型半導体層のフォトダイオード部とは異なる領域に、該フォトダイオード部によって検出された信号を処理する信号処理回路部を有する回路内蔵受光素子。
13. 前記第１導電型半導体層または前記第２の第１導電型半導体層のフォトダイオード部とは異なる部分の少なくとも一部に、該第１導電型半導体層または該第２の第１導電型半導体層の表面から形成された第１導電型高濃度拡散層を有する請求項１２に記載の回路内蔵受光素子。
    

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