JP2001144317A

JP2001144317A - 回路内蔵型受光素子

Info

Publication number: JP2001144317A
Application number: JP32475099A
Authority: JP
Inventors: Naoki Fukunaga; 直樹福永; Isamu Okubo; 勇大久保; Masaru Kubo; 勝久保; Takahiro Takimoto; 貴博瀧本; Mutsumi Oka; 睦岡; Toshimitsu Kasamatsu; 利光笠松
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1999-11-15
Filing date: 1999-11-15
Publication date: 2001-05-25

Abstract

(57)【要約】【課題】接合容量の低減と直列抵抗の低減とを同時に
実現し、かつ、応答速度が十分に高速なフォトダイオー
ドを有する回路内蔵型受光素子を提供する。【解決手段】半導体基板１の表面から遠ざかる方向に
向けて不純物濃度が次第に減少するオートドープ層２
と、深さ方向に均一な不純物濃度分布を有する低不純物
濃度層３を含む高比抵抗エピタキシャル層３０を用い
て、フォトダイオードの接合容量を低減する。さらに、
分離拡散領域の埋め込み分離拡散層７の表面における不
純物濃度を、オートドープによって接合容量の増大が発
生しない程度に設定しても、フォトダイオードの直列抵
抗が低減されるように、Ｐ型埋め込み拡散層４の幅Ｗ
と、Ｐ型エピタキシャル層３０の厚さＴとを、Ｗ＞２Ｔ
に設定する。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、光電変換信号を処
理する回路を内蔵した回路内蔵型受光素子に関し、より
具体的には、入射光に基づいて上記光電変換信号を発生
するフォトダイオードにおいて、信号処理時における応
答速度の改善を可能とした構造に関する。

【０００２】

【従来の技術】近年、光ディスク装置は、動画などの多
量のデータを高速で取り扱うようになってきている。例
えば、ＤＶＤを利用した光ディスク装置（ＤＶＤ−ＲＯ
Ｍ装置）では、データの読み出し速度の高速化（等速か
ら倍速へ、など）が急速に進展してきており、今後は１
２倍速、更にはそれ以上の高速化が求められるものと考
えられる。このＤＶＤ−ＲＯＭ装置では、一般に、信号
の読み出しのために、受光素子と、その受光素子によっ
て発生した光電変換信号を処理する信号処理回路とを同
一チップ上に集積させた光ピックアップチップが使用さ
れている。従って、ＤＶＤ−ＲＯＭ装置の動作の高速化
を実現するためには、そのような光ピックアップ（より
一般的には、回路内蔵型受光素子）に含まれる受光素子
の動作の高速化が、強く求められている。

【０００３】従来より、光ピックアップに含まれる受光
素子においては、Ｎ型エピタキシャル（半導体結晶成
長）層とＰ型基板との間のＰＮ接合、或いはＮ型エピタ
キシャル層とＰ型拡散層との間のＰＮ接合が使用されて
きている。しかし、前者のＮ型エピタキシャル層とＰ型
基板との間のＰＮ接合では、基板内で発生した光キャリ
アが拡散によって移動するので、応答速度が遅くなると
いう問題点がある。一方、後者のＮ型エピタキシャル層
とＰ型拡散層との間のＰＮ接合では、Ｎ型エピタキシャ
ル層における不純物濃度に応じて接合容量が大きくなっ
て、応答速度が遅くなるという問題点がある。さらに、
後者のＰＮ接合をＤＶＤ装置に適用した場合、ＤＶＤ装
置で再生光として使用される波長６５０ｎｍのレーザ光
の多くの部分が基板内にまで到達してしまうことから、
動作感度の低下が生じる。

【０００４】このように、従来の回路内蔵型受光素子
は、回路を内蔵していない単体のｐｉｎフォトダイオー
ドに比較して、動作特性が劣る傾向にある。

【０００５】以上のような問題点を解決する目的で、こ
れまでに、以下のような幾つかの構成が提案されてきて
いる。

【０００６】図１６に、特開昭６１−１５４０６３号公
報に開示されている構成を示す。この構成では、Ｐ⁺−
基板１４１の表面に、Ｐ型高不純物濃度層（オートドー
プ層）１４２ａおよびＰ型低不純物濃度層１４２ｂを含
むＰ型エピタキシャル層１４２が形成されている。この
Ｐ型高不純物濃度層１４２ａは、Ｐ型エピタキシャル層
１４２の成長時に、基板１４１から不純物の上方拡散
（オートドープ）が生じた領域に相当する。

【０００７】Ｐ型エピタキシャル層１４２の上には、Ｎ
型エピタキシャル層１４３が形成されている。Ｎ型エピ
タキシャル層１４３には、その表面から下地のＰ型エピ
タキシャル層１４２に達するように、不純物濃度が高い
Ｐ⁺分離拡散領域１４４が形成されている。この分離拡
散領域１４４によってＮ型エピタキシャル層１４３が幾
つかの領域に分離されている。

【０００８】この分離されているＮ型エピタキシャル層
１４３の領域のうちのあるものは受光素子部１８０を構
成している。具体的には、分離されたＮ型エピタキシャ
ル層１４３とその下のＰ型エピタキシャル層１４２とで
形成されるＰＮ接合によって、フォトダイオード１８０
が構成されている。一方、Ｎ型エピタキシャル層１４３
において受光素子部１８０と隣接する領域は信号処理回
路部１９０である。具体的には、図示されている例で
は、コレクタ抵抗を下げるための埋め込み領域１４５、
ベース領域１４７およびエミッタ領域１４８によってＮ
ＰＮトランジスタ１９０が構成されている。これらの受
光素子部１８０および信号処理回路部１９０は、上述の
分離拡散領域１４４によって電気的に分離されている。

【０００９】これらの構成の上面には、酸化物層１４９
が形成されている。そして、受光素子部（フォトダイオ
ード）１８０のコンタクト領域１４５には、酸化物層１
４９に設けられたコンタクトホールを介して電極配線層
１５０ａが接続されている。一方、信号処理回路部（Ｎ
ＰＮトランジスタ）１９０には、同様に、コンタクトホ
ールを介して電極配線層１５０ｂおよび１５０ｃが接続
されている。さらに、分離拡散領域１４４にも、電極配
線層１５０ｂが接続されている。

【００１０】この図１６の構成においては、高い不純物
濃度を有する基板１４１の上に、それよりも不純物濃度
が低いエピタキシャル層１４２を形成することで、フォ
トダイオードを構成するＰ型半導体側の空乏層（一点鎖
線で示された領域）をエピタキシャル層１４２の内部に
大きく広げて、フォトダイオード１８０の接合容量を低
減している。同時に、この空乏層の拡がりによって、深
いところで発生した光キャリアが、十分に光電流に寄与
するようになっている。

【００１１】さらに、この構成に含まれるＰ型高不純物
濃度層（オートドープ層）１４２ａは、基板１４１から
上方に向かって不純物濃度が次第に低下する濃度勾配を
有している。これに基づくポテンシャル勾配によって内
部電界が発生し、Ｐ型エピタキシャル層１４２の深部で
発生した光キャリアを高速で移動させることが可能にな
っている。

【００１２】次に、図１７には、特開平４−２７１１７
２号公報に開示されている構成を示す。この構成では、
Ｐ型基板２２３の上にノンドープの第１エピタキシャル
層２２４が形成され、さらに、信号処理回路素子（ＮＰ
Ｎトランジスタ）の形成箇所２９０にはＰ型ウェル領域
２２６が形成されている。第１エピタキシャル層２２４
の上には、Ｎ型の第２エピタキシャル層２２５が形成さ
れている。受光素子部（フォトダイオード）２８０にお
けるＮ型第２エピタキシャル層２２５の表面近傍には、
Ｎ⁺拡散領域２３０が形成されている。一方、信号処理
回路素子部２９０におけるＮ型第２エピタキシャル層２
２５には、その表面近傍にＮＰＮトランジスタを構成す
る各領域２３５、２３６および２３７が形成され、その
下方にはＮ⁺拡散領域２３４が形成されている。信号処
理回路素子部２９０とフォトダイオード部２８０とは、
２つの領域２２８および２２９からなる分離拡散領域２
２７によって電気的に分離されている。

【００１３】これらの構成の上面には、酸化物層２３１
が形成されている。そして、受光素子部（フォトダイオ
ード）２８０には、酸化物層２３１に設けられたコンタ
クトホールを介して電極配線層２３２および２３３が接
続されている。一方、信号処理回路素子部（ＮＰＮトラ
ンジスタ）２９０には、同様に、コンタクトホールを介
して電極配線層２３８が接続されている。

【００１４】この図１７の構成においては、比抵抗が約
４０Ωｃｍ〜約６０Ωｃｍである基板２２３を使用し
て、基板２２３からその上の第１エピタキシャル層２２
４へのオートドープを抑制している。また、第１エピタ
キシャル層２２４としてノンドープの半導体結晶層を使
用することで、フォトダイオード部２８０に形成される
空乏層を、基板側に大きく広げることが可能になってい
る。さらに、Ｐ型ウェル領域２２６を形成することによ
って、分離拡散領域２２７（２２８および２２９）並び
にＰ型ウェル領域２２６というＰ型領域によってＮＰＮ
トランジスタを取り囲んで、寄生効果を低減することが
可能になる。

【００１５】次に、図１８には、特開平１−２０５５６
４号公報に開示されている構成を示す。この構成では、
Ｐ⁺−基板３１０の表面に、Ｐ型オートドープ層３２１
とＰ^-型低不純物濃度層３２２とを含むＰ型エピタキシ
ャル層３２０が形成されている。このＰ型オートドープ
層３２１は、Ｐ型エピタキシャル層３２０の成長時に、
基板３１０から不純物が上方拡散（オートドープ）して
形成されたものである。

【００１６】Ｐ型エピタキシャル層３２０の上にはＮ型
エピタキシャル層３３０が形成されている。そして、Ｎ
型エピタキシャル層３３０には、その表面からこの層３
３０を貫通し、さらにその下のＰ型エピタキシャル層３
２０を構成するオートドープ層３２１に達するように、
不純物濃度が高いＰ⁺分離拡散領域３４０が形成されて
いる。この分離拡散領域３４０によってＮ型エピタキシ
ャル層３３０が幾つかの領域に分離されている。

【００１７】このＮ型エピタキシャル層３３０におい
て、分離されている領域のあるものは受光素子部３８０
を構成している。具体的には、分離されたＮ型エピタキ
シャル層３３０とその下のＰ型エピタキシャル層３２０
とで形成されるＰＮ接合によって、フォトダイオード３
８０が構成されている。この受光素子部３８０における
Ｎ型エピタキシャル層３３０の表面近傍には、受光面電
極として機能するＮ⁺型拡散層３３４が、比較的広い面
積に形成されている。一方、受光素子部３８０に隣接す
るＮ型エピタキシャル層３３０の他の領域は、信号処理
回路部３９０である。具体的には、図示されている例で
は、コレクタ抵抗を下げるための埋め込み層３２３、Ｐ
型拡散層３３１、及びＮ⁺型拡散層３３３によってＮＰ
Ｎトランジスタ３９０が構成されている。これらのフォ
トダイオード部３８０および信号処理回路部３９０は、
上述の分離拡散領域３４０によって電気的に分離されて
いる。

【００１８】これらの構成の上面には、絶縁膜３３５が
形成されている。そして、この絶縁膜３３５に形成され
たコンタクトホールを介して、電極および配線３３６、
３３７が、フォトダイオード部３８０および信号処理回
路部３９０の所定の箇所に電気的に接続されている。

【００１９】この図１８の構成においては、フォトダイ
オード部３８０とその周辺に形成された信号処理回路部
３９０とが、深くまで形成された分離拡散領域３４０に
よって、互いに電気的に分離されている。この結果、フ
ォトダイオード部３８０に形成される空乏層は、隣接す
る他のフォトダイオード部や信号処理回路部に広がるこ
となく、基板側に大きく（すなわち、Ｐ型エピタキシャ
ル層３２０におけるオートドープ層３２１の内部にま
で）広がることが可能になる。

【００２０】

【発明が解決しようとする課題】一般に、フォトダイオ
ードの応答特性は、ＰＮ接合部に形成される接合容量
と、フォトダイオードを構成する各部分の抵抗成分によ
って決定される直列抵抗とに依存する。

【００２１】このうちの接合容量は、基本的に、基板の
不純物濃度によって決まる。よって、一般には、不純物
濃度が低い高比抵抗基板を使用することによって、接合
容量を改善することができる。前述した図１６〜図１８
に示す従来技術の構造では、基板の上に形成されるＰ型
エピタキシャル層の不純物濃度を低く抑えるか、或いは
ノンドープにして、その抵抗を高くすることによって、
接合容量の改善を実現している。

【００２２】しかし、図１６および図１７に示す構成で
は、上述のように接合容量は改善されるものの、直列抵
抗が十分に改善されていない。この点について、以下に
説明する。

【００２３】一般に、フォトダイオードの直列抵抗は、Ｒ１：分離拡散領域の抵抗Ｒ２：分離拡散領域の下に存在する埋め込み拡散層の抵
抗Ｒ３：分離拡散領域の下に存在する高比抵抗エピタキシ
ャル層の抵抗Ｒ４：分離拡散領域の下に存在するオートドープ層の抵
抗Ｒ５：基板抵抗Ｒ６：フォトダイオード部の下に存在するオートドープ
層の抵抗Ｒ７：フォトダイオード部の下に存在する高比抵抗エピ
タキシャル層の抵抗というような成分から構成されると考えられる（Ｒ１〜
Ｒ７については、後述する図７（ａ）および図７（ｂ）
を参照）。

【００２４】そこで、前述の各従来技術の構成につい
て、フォトダイオード部の直列抵抗について考察する
と、何れの構成でも、分離拡散領域の不純物濃度が高い
ために、その抵抗Ｒ１は低くなる。また、基板に関して
も、その不純物濃度が高いために基板抵抗Ｒ５は低い。
加えて、基板からの不純物の拡散によって形成されるオ
ートドープ層においても、その抵抗Ｒ４およびＲ６は、
直列抵抗に顕著な影響を及ぼさない。さらに、埋め込み
拡散層の抵抗Ｒ２は、その構成から判断して、存在しな
いか（図１６および図１８の場合）、或いはフォトダイ
オードの直列抵抗にはほとんど寄与していない（図１７
の場合）。

【００２５】しかし、図１６の構成では、分離拡散領域
１４４の下に存在する高比抵抗エピタキシャル層１４２
ｂの不純物濃度が低く、その抵抗Ｒ３が高くなる。さら
に、この分離拡散領域１４４の下に位置する高比抵抗エ
ピタキシャル層１４２ｂの部分が、その不純物濃度の低
さに起因して、フォトダイオードに印加されるバイアス
電圧の影響で空乏化すると、抵抗Ｒ３がさらに高くな
る。この点については、図１７の構成においても同様で
あり、分離拡散領域２２７の下に存在するノンドープエ
ピタキシャル層２２４の抵抗Ｒ３が、やはり高くなる。

【００２６】以上の点より、図１６および図１７に示す
従来技術の構造では、フォトダイオードの接合容量は低
減されるものの、Ｎ型エピタキシャル層の下に位置する
低濃度或いはノンドープのＰ型エピタキシャル層の高抵
抗成分に起因して、直列抵抗が高い。その結果として、
フォトダイオードの応答速度が遅くなる。

【００２７】これに対して、図１８に示す構成では、不
純物濃度が高い基板３１０を使用して基板抵抗Ｒ５を低
減するとともに、分離拡散領域３４０を深く形成して、
高い不純物濃度を有するオートドープ層３２１に達する
ようにしているので、上述した抵抗Ｒ３の成分が存在し
ない。さらに、フォトダイオード部の下における抵抗成
分Ｒ７も、空乏層をオートドープ層３２１にまで広げる
ことによって、同様に無くすることができる。この結
果、上述した高直列抵抗という問題を克服して、応答速
度の改善が図られている。

【００２８】ところで、図１８に示した従来技術の構成
では、フォトダイオードの直列抵抗の低減に寄与する分
離拡散領域３４０が素子分離部分のみにしか形成されて
いないため、抵抗値を小さくするためには分離拡散領域
３４０の不純物濃度を高くする必要がある。具体的に
は、分離拡散領域３４０とオートドープ層３２１との近
傍において、不純物濃度が約１×１０¹⁶ａｔｏｍｓ／ｃ
ｍ³程度で接するようにするためには、分離拡散領域３
４０のＰ型埋込拡散層の表面において不純物濃度を約１
×１０¹⁸ａｔｏｍｓ／ｃｍ³〜約１×１０¹⁹ａｔｏｍｓ
／ｃｍ³程度とする必要がある。

【００２９】しかし、Ｎ型エピタキシャル層３３０を形
成する際に、分離拡散領域３４０のＰ型埋込拡散層表面
の不純物がオートドープされ、このようにして形成され
るオートドープ層の不純物濃度は、一般に、オートドー
プ源の１０^-3程度である。図１８の例では、分離拡散領
域３４０のＰ型埋込拡散層の表面において不純物濃度が
約１×１０¹⁸ａｔｏｍｓ／ｃｍ³〜約１×１０¹⁹ａｔｏ
ｍｓ／ｃｍ³程度であるので、Ｐ型エピタキシャル層３
２０の表面には約１×１０¹⁶ａｔｏｍｓ／ｃｍ³程度の
不純物濃度を有するオートドープ層が形成されることに
なる。一方、フォトダイオードのＰＮ接合を形成するＰ
型エピタキシャル層３２０において、ＰＮ接合界面近傍
の不純物濃度は、接合容量の低減のためには１×１０¹³
ａｔｏｍｓ／ｃｍ³〜約１×１０¹⁴ａｔｏｍｓ／ｃｍ³程
度であることが望ましい。よって、上述のような高い不
純物濃度を有するオートドープ層がＰＮ接合界面近傍に
存在すると、空乏層の広がりが制限されて接合容量が増
大し、結果としてフォトダイオードの応答速度が遅くな
ることになる。

【００３０】さらに、図１９（ａ）および図１９（ｂ）
に模式的に示すように、ＰＮ接合界面の近傍に形成され
るオートドープ層は、Ｐ型基板内で発生したキャリア
（電子）の移動に対しても大きな影響を及ぼす。

【００３１】すなわち、図１９（ａ）に示すように、Ｐ
型基板（ここでは、基板上に形成されるＰ型エピタキシ
ャル層も含むものとする）の表面（ＰＮ接合界面の近
傍）にオートドープ層が存在しなければ、Ｐ型基板内で
発生したキャリア（電子）は、何の障壁を感じることも
なくＮ型エピタキシャル層の内部に移動できる。しか
し、図１９（ｂ）に示すように、Ｐ型基板の表面（ＰＮ
接合界面の近傍）にオートドープ層が存在すると、電子
に対するポテンシャルバリアとして作用するため、Ｐ型
基板内からＮ型エピタキシャル層への電子の移動が制限
されて、結果としてフォトダイオードの応答速度が遅く
なる。従って、分離拡散領域３４０のＰ型埋込拡散層の
表面における不純物濃度を、オートドープによってＰＮ
接合界面近傍にオートドープ層が発生しない程度の不純
物濃度に設定しなければ、フォトダイオードの応答速度
を充分に向上させることができない。

【００３２】このように、従来技術においては、フォト
ダイオードの接合容量の低減と直列抵抗の低減とを同時
に実現し、かつ、十分に高速なフォトダイオードの応答
速度を実現することができる構造が達成されていない。

【００３３】本発明は、このような従来技術の課題を解
決するためになされたものであり、接合容量の低減と直
列抵抗の低減とを同時に実現し、かつ、応答速度が十分
に高速なフォトダイオードを有する回路内蔵型受光素子
を提供することを目的とする。

【００３４】

【課題を解決するための手段】本発明の回路内蔵型受光
素子は、第１導電型の半導体基板と、該半導体基板の表
面の上に形成され、該半導体基板の該表面から遠ざかる
方向に向けて不純物濃度が次第に減少する第１の部分
と、該第１の部分の上方における第１の領域に位置し、
かつ、深さ方向に均一な不純物濃度分布を有する第２の
部分と、を含む第１導電型の第１半導体結晶成長層と、
該第１半導体結晶成長層の該第１の部分の上方であっ
て、該第１の領域を除いた第２の領域に位置する第１導
電型の埋め込み拡散層と、該第１半導体結晶成長層の表
面および該埋め込み拡散層の表面にわたって形成された
第２導電型の第２半導体結晶成長層と、該第２半導体結
晶成長層を受光素子形成部に相当する領域と信号処理回
路形成部に相当する領域とに分離するように形成された
第１導電型の分離拡散領域とを少なくとも備え、該第１
の領域は該受光素子形成部内に位置し、該第２の領域は
該信号処理回路形成部と該分離拡散領域の下部を含んで
位置しており、該埋め込み拡散層の幅Ｗと、該第１半導
体結晶成長層の厚さＴとが、Ｗ＞２Ｔの関係を満足する
ように設定され、そのことにより上記目的が達成され
る。

【００３５】ある実施形態では、前記埋め込み拡散層の
長さが、受光素子形成部の長さ以上に設定されている。

【００３６】ある実施形態では、前記埋め込み拡散層
が、その上部に位置する埋め込み分離拡散層よりも受光
素子形成部側にはみ出さないように形成されている。

【００３７】ある実施形態では、前記埋め込み拡散層の
上部には、その端部の広がり拡散部分に形成された前記
埋め込み分離拡散層以外にも、１個または複数個の埋め
込み分離拡散層が形成されている。

【００３８】ある実施形態では、前記受光素子形成部が
複数の領域に分割されて分割フォトダイオードが形成さ
れ、高速応答が必要とされるフォトダイオードの近傍で
あって、かつ、光が照射されない部分には、前記埋め込
み拡散層が全面に形成されている。

【００３９】ある実施形態では、前記半導体基板の不純
物濃度が１×１０¹⁶ａｔｏｍｓ／ｃｍ³以下である。

【００４０】ある実施形態では、前記埋め込み拡散層と
前記第１半導体結晶成長層の前記第１の部分との間の接
触界面における不純物濃度が、１×１０¹³ａｔｏｍｓ／
ｃｍ ³以上である。

【００４１】ある実施形態では、前記分離拡散領域にお
ける埋め込み拡散層の表面濃度が１×１０¹⁶ａｔｏｍｓ
／ｃｍ³以下である。

【００４２】以上のような特徴を有する本発明によれ
ば、第１の半導体結晶成長層（第１導電型のエピタキシ
ャル層）と第２の半導体結晶成長層（第２導電型のエピ
タキシャル層）との間のＰＮ接合を利用して形成される
フォトダイオード部（受光素子形成部）に隣接して信号
処理回路形成部が設けられている回路内蔵型受光素子に
おいて、半導体基板の表面から遠ざかる方向に向けて不
純物濃度が次第に減少する第１の部分（オートドープ
層）と、深さ方向に均一な不純物濃度分布を有する第２
の部分（低不純物濃度層）とを含む第１の半導体結晶成
長層（高比抵抗エピタキシャル層）を用いることによっ
て、フォトダイオードの接合容量を低減することが可能
である。さらに、第１導電型の埋め込み拡散層の幅Ｗ
と、第１半導体結晶成長層の厚さＴとが、Ｗ＞２Ｔの関係を満足するように設定することにより、分離拡散
領域の埋め込み拡散層の表面における不純物濃度を、オ
ートドープによって接合容量の増大が発生しない程度に
設定しても、フォトダイオードの直列抵抗を低減して、
フォトダイオードの応答速度を十分に高速なものとする
ことが可能である。

【００４３】さらに、フォトダイオードの直列抵抗を低
減するためには、上記埋め込み拡散層とオートドープ層
の面する断面積を大きくする必要があるので、埋め込み
拡散層の長さが受光素子部（フォトダイオード）の長さ
以上であるのが好ましい。

【００４４】さらに、上記埋め込み拡散層が、その上部
に位置する埋め込み分離拡散層よりも受光素子形成部側
にはみ出している場合、この部分に光が照射されると光
キャリアが拡散で移動するため、応答速度の低下等の不
具合が生じる。よって、埋め込み拡散層は、その上部に
位置する埋め込み分離拡散層よりも受光素子形成部側に
はみ出さないように形成するのが好ましい。

【００４５】さらに、上記埋め込み分離拡散層が上記埋
め込み拡散層の端部の広がり拡散部分のみに形成されて
いる場合には、埋め込み拡散層の広がり拡散部分とオー
トドープ層の接触が不十分で抵抗が高いため、フォトダ
イオードの直列抵抗が増加し、応答速度が低下するおそ
れがある。よって、上記埋め込み拡散層の端部の広がり
拡散部分以外で、オートドープ層と均一に接触している
部分にも、埋め込み分離拡散層を１個または複数個を形
成するのが好ましい。

【００４６】さらに、分割フォトダイオードにおいて
は、全てのフォトダイオードに高速応答性が必要な訳で
はなく、高速応答性が必要なフォトダイオード部分にＷ
＞２Ｔを満たす埋め込み拡散層を形成するのが望まし
い。しかし、光学設計の制約から、そのフォトダイオー
ドの幅を十分に広く形成することができないこともあ
る。このような場合には、高速応答が必要とされるフォ
トダイオードの近傍で、かつ、光が照射されない部分
に、埋め込み拡散層を全面に形成してもよい。

【００４７】半導体基板の不純物濃度は、ＰＮ接合界面
近傍におけるオートドープ層の形成を抑制するために、
１×１０¹⁶ａｔｏｍｓ／ｃｍ³程度以下にするのが好ま
しい。それよりも不純物濃度が低くなれば、オートドー
プ層はさらに抑制される。なお、半導体基板の不純物濃
度を下げていくと、フォトダイオードの直列抵抗が高く
なり、フォトダイオードの応答速度に影響を与えるの
で、目標とする応答速度に応じて半導体基板の不純物濃
度を設定するのが好ましい。

【００４８】埋め込み拡散層と第１半導体結晶成長層の
第１の部分との間の接触界面における不純物濃度は、高
い程、フォトダイオードの応答速度が高くなり、より高
速なデバイスを実現することができるので、例えば１×
１０¹³ａｔｏｍｓ／ｃｍ³程度以上にするのが好まし
い。

【００４９】さらに、ＰＮ接合界面近傍におけるオート
ドープ層の形成を抑制するためには、分離拡散領域にお
ける埋め込み拡散層の表面濃度を１×１０¹⁶ａｔｏｍｓ
／ｃｍ³程度以下にするのが好ましい。

【００５０】

【発明の実施の形態】本発明の具体的な実施形態の説明
に先立って、まず、本発明に至る過程で本願発明者らが
行った検討結果について、以下に説明する。

【００５１】図１８を参照して説明した上記従来技術の
構成では、比較的高い不純物濃度（具体的には約１×１
０¹⁸ａｔｏｍｓ／ｃｍ³〜１×１０¹⁹ａｔｏｍｓ／ｃｍ³
程度）を有する分離拡散領域３４０のＰ型埋め込み拡散
層を使用していることから、Ｎ型エピタキシャル層３３
０を形成するときに、分離拡散領域のＰ型埋め込み拡散
層表面における不純物がオートドープされる。このよう
にして形成されるオートドープ層の不純物濃度は、一般
に、オートドープ源の不純物濃度の１０^-3程度であり、
図１８の例では、Ｐ型埋め込み拡散層の不純物濃度が約
１×１０¹⁸ａｔｏｍｓ／ｃｍ³〜１×１０¹⁹ａｔｏｍｓ
／ｃｍ³程度であるので、Ｐ型エピタキシャル層３２０
の表面には、約１×１０¹⁶ａｔｏｍｓ／ｃｍ³の不純物
濃度を有するオートドープ層が形成されることになる。
フォトダイオードのＰＮ接合を形成するＰ型エピタキシ
ャル層３２０のＰＮ接合近傍の不純物濃度は、接合容量
の低減のためには約１×１０¹³ａｔｏｍｓ／ｃｍ³の〜
約１×１０¹⁴ａｔｏｍｓ／ｃｍ³程度であることが好ま
しい。よって、上記のような高い不純物濃度を有するオ
ートドープ層がＰＮ接合界面の近傍に存在していると、
空乏層の広がりが制限されて接合容量が増加し、結果と
して、フォトダイオードの応答速度が遅くなることにな
る。

【００５２】従って、図１８の構成では、フォトダイオ
ードの直列抵抗は低減できるものの、オートドープによ
ってフォトダイオードの接合容量を増大させると言う問
題が生じてしまう。さらに、上述の図１９（ａ）および
図１９（ｂ）に示したように、ＰＮ接合界面の近傍に形
成されるオートドープ層は、Ｐ型基板内で発生したキャ
リア（電子）の移動に対しても大きな影響を及ぼすた
め、生じないようにするのが好ましい。

【００５３】そこで、本願発明者らは、オートドープに
よってフォトダイオードの接合容量を増大させるという
問題を発生させずに、フォトダイオードの直列抵抗を低
減する構造について、特に、埋め込み拡散層の幅に着目
して検討を行った。

【００５４】オートドープ層の不純物濃度は、一般に、
オートドープ源の不純物濃度の１０ ^-3程度であることか
ら、オートドープによってフォトダイオードの接合容量
を増大させないためには、分離拡散領域３４０のＰ型埋
め込み拡散層の表面の不純物濃度を約１×１０¹⁶ａｔｏ
ｍｓ／ｃｍ³程度以下にする必要がある。

【００５５】図２に、Ｐ型埋め込み拡散層の不純物が約
５×１０¹⁵ａｔｏｍｓ／ｃｍ³である場合について、エ
ピタキシャル層厚Ｔを変化させてフォトダイオードのア
ノード側の抵抗を電気的に計測した結果を示す。ここで
は、埋め込み拡散層の幅Ｗを４μｍと２００μｍとした
場合について計測した。この図に示す通り、埋め込み拡
散層の幅Ｗが狭い程、抵抗値が高く、エピタキシャル層
厚Ｔが厚くなるに従って抵抗値が大きくなる傾向があ
る。通常、素子分離部分の埋め込み拡散層３４０の幅
（図１８のＷ１）は約４μｍ以下であるため、埋め込み
拡散層を素子分離部分のみに形成したのであれば、フォ
トダイオードの直列抵抗を十分に低減できていないこと
が分かる。例えば、後述する図１に示すエピタキシャル
層の厚さＴ＝２０μｍとしたときに、埋め込み拡散層４
の幅Ｗ＝４μｍの場合と幅Ｗ＝２００μｍの場合とで
は、抵抗値に約１７倍程の差がある。これは、Ｐ型半導
体基板１からはい上がったオートドープ層２と、埋め込
み拡散層４の拡散部とが面する面積が小さいと、抵抗が
大きくなるためである。また、エピタキシャル層が厚く
なると抵抗が高くなるのは、オートドープ層２と埋め込
み拡散層４の拡散部とが接触する部分で不純物濃度が低
くなることに起因する。

【００５６】図３はエピタキシャル層厚Ｔ＝２１μｍと
した場合について、埋め込み拡散層の幅Ｗに対する抵抗
値の変化をデバイスシミュレーションにより検討した結
果であり、図４はエピタキシャル層厚Ｔ＝３５μｍとし
た場合について、埋め込み拡散層の幅Ｗに対する抵抗値
の変化をデバイスシミュレーションにより検討した結果
である。これらの図では、いずれも、Ｐ型埋め込み拡散
層の幅Ｗが広くなるに従って、抵抗値が小さくなってい
る。また、Ｐ型埋め込み拡散層の幅Ｗがある値よりも大
きくなると、抵抗値が変化しなくなる傾向がある。さら
に、エピタキシャル層の厚さＴが厚くなる程、抵抗の絶
対値が大きくなり、抵抗値が変化しなくなる幅Ｗの値も
大きくなる。

【００５７】このように、Ｐ型埋め込み拡散層４の幅Ｗ
がある値よりも大きくなると抵抗値が変化しなくなるの
は、電流がある範囲よりも広がって流れないためであ
り、Ｐ型埋め込み拡散層４の幅Ｗが広くなっても電流パ
スとして寄与しなくなるためである。また、エピタキシ
ャル層厚Ｔが厚くなる程、抵抗値が変化しなくなる値も
大きくなるのは、オートドープ層２と埋め込み拡散層４
の拡散の接触する部分の不純物濃度が低くなって抵抗値
が大きくなり、電流の広がりが大きくなるためである。

【００５８】本発明は、以上のような本願発明者らによ
る検討内容に基づいて達成されたものである。以下に
は、その具体的な幾つかの実施形態を、添付の図面を参
照しながら説明する。

【００５９】（第１の実施形態）図１は、本発明の第１
の実施形態による回路内蔵型受光素子の構成を示す断面
図である。図１に示す回路内蔵型受光素子は、隣接して
形成されたフォトダイオード部８０と信号処理回路部９
０とを有している。なお、メタル配線の処理工程の後に
形成される構造、例えば多層配線や保護膜などは、図１
では省略している。

【００６０】この構成では、Ｐ型半導体基板１の表面に
Ｐ型高比抵抗エピタキシャル層３０が形成されている。
Ｐ型高比抵抗エピタキシャル層３０は、基板１からの不
純物のオートドープによって、基板１との界面から遠ざ
かる方向に向けて厚さ方向に不純物濃度が次第に減少す
る第１の部分２（オートドープ層２とも称する）と、第
１の部分２の上方であって深さ方向に均一な不純物濃度
分布を有する第２の部分３（均一濃度層３とも称する）
とを含んでいる。なお、この図１において、５は空乏層
を示す。

【００６１】さらに、Ｐ型高比抵抗エピタキシャル層３
０の上には、Ｎ型エピタキシャル層８が形成されてい
る。Ｎ型エピタキシャル層８には、その表面から所定の
深さに達する分離拡散領域が２つの拡散領域７および９
によって形成されており、これによって、Ｎ型エピタキ
シャル層８が幾つかの領域に分離されている。

【００６２】Ｎ型エピタキシャル層８の分離されている
領域のうち、あるものは受光素子部８０を構成してい
る。具体的には、分離されたＮ型エピタキシャル層８と
その下のＰ型エピタキシャル層３０とで形成されるＰＮ
接合によって、フォトダイオード８０が構成される。受
光素子部（フォトダイオード部）８０におけるＮ型エピ
タキシャル層８の表面近傍には、カソード抵抗を下げる
ためのＮ型拡散層２２が形成されている。

【００６３】一方、Ｎ型エピタキシャル層８におけるフ
ォトダイオード部８０に隣接する領域は、信号処理回路
部９０である。具体的には、図示されている例では、コ
レクタ抵抗を下げるための埋め込み領域６、Ｎ型補償拡
散層１０、ベース拡散領域１１、及びエミッタ拡散領域
１２によってＮＰＮトランジスタ９０が構成されてい
る。

【００６４】これらのフォトダイオード部８０及び信号
処理回路部９０は、先述の分離拡散領域７および９によ
って、電気的に分離されている。

【００６５】これらの構成の上面には、例えば酸化シリ
コン層などからなる絶縁物層１４が形成されている。そ
して、フォトダイオード部８０のＮ型拡散層２２の上に
相当する位置には、コンタクトホールを介してカソード
電極１５が形成される。また、アノード電極１６は、分
離拡散領域７および９に接続される。さらに、信号処理
回路部９０の素子（ＮＰＮトランジスタ）にも、同様に
コンタクトホールを介して所定の電極および配線１７が
電気的に接続されている。

【００６６】図１において、Ｐ型エピタキシャル層３０
の厚さＴとＰ型埋め込み拡散層４の幅Ｗは、Ｗ＞２Ｔに
なるように設定してある。このように設定した理由は、
以下の通りである。

【００６７】上述したように、オートドープによってフ
ォトダイオードの接合容量を増大させないためには、分
離拡散領域３４０のＰ型埋め込み拡散層の表面の不純物
濃度を約１×１０¹⁶ａｔｏｍｓ／ｃｍ³程度以下にする
必要がある。しかし、このように不純物濃度が低い埋め
込み拡散層を分離拡散領域のみに形成したのでは、抵抗
値が高くなって応答速度が遅くなるという問題がある。
上述の図３および図４に示したように、Ｐ型埋め込み拡
散層４の幅Ｗが狭くなるに従って抵抗値が大きくなる傾
向があり、また、Ｐ型エピタキシャル層３０の厚さＴが
厚くなる程、抵抗値がエピタキシャル層厚Ｔに対して依
存しなくなるＰ型埋め込み拡散層４の幅Ｗの値が大きく
なる傾向がある。これは、エピタキシャル層厚Ｔが厚く
なると、オートドープ層２と埋め込み拡散層４の拡散の
接触する部分の不純物濃度が低くなって抵抗値が大きく
なり、必要なＰ型埋め込み拡散層の幅Ｗが大きくなるか
らである。従って、エピタキシャル層厚Ｔによって、低
抵抗化のために必要とされるＰ型埋め込み拡散層４の幅
Ｗは変化する。

【００６８】図５に、エピタキシャル層厚Ｔと、Ｐ型埋
め込み拡散層４の幅Ｗに対して抵抗値が依存しなくなる
Ｗの値との関係を実線で示す。また、点線でＷ＝２Ｔの
ラインを示す。この図から明らかなように、Ｗ＞２Ｔに
設定することによって、オートドープ層２と埋め込み拡
散層４の拡散の接触する部分の抵抗を十分小さくするこ
とができ、強いてはフォトダイオードの直列抵抗を低減
して応答性を向上させることができる。なお、Ｗ＞２Ｔ
とすることにより、抵抗値が埋め込み拡散層４の幅Ｗに
依存しなくなるが、エピタキシャル層厚Ｔが異なればそ
の抵抗値は異なる。好ましい抵抗値はフォトダイオード
の容量値と目標とするフォトダイオードの応答速度によ
って変化するため、一概には言えない。例えば特願平１
０−３７４８２４号公報の記載のように、フォトダイオ
ードの応答速度１２０ＭＨｚを達成しようとした場合に
は、フォトダイオードの受光サイズを６０μｍ×１２０
μｍとしたときに容量が０．６ｐＦとなり、フォトダイ
オードの直列抵抗が２．２ｋΩ以下であるのが好まし
い。この抵抗値を得るための好ましいエピタキシャル層
厚Ｔは、図３（Ｔ＝２１μｍで９００Ω）および図４
（Ｔ＝３５μｍで４０００Ω）から内挿すると、２７μ
ｍ以下となる。

【００６９】次に、以上のような構成を有する本実施形
態の受光素子の製造方法を、図６（ａ）〜（ｆ）を参照
しながら以下に説明する。

【００７０】まず、図６（ａ）に示すように、Ｐ型半導
体基板１の上に、Ｐ型高比抵抗エピタキシャル層３０を
形成する。この時点で、Ｐ型高比抵抗エピタキシャル層
３０のうちで基板１に近い側には、基板１の表面から離
れる方向に向かって不純物濃度が次第に減少していくオ
ートドープ層２が、既にある程度の厚さで形成されるこ
とになる。また、Ｐ型高比抵抗エピタキシャル層３０の
残りの部分は、一定の不純物濃度を有する均一濃度層３
となる。

【００７１】次に、図６（ｂ）に示すように、Ｐ型高比
抵抗エピタキシャル層３０の所定の領域（主として、後
のプロセスで信号処理回路が形成される領域）に、Ｐ型
埋め込み拡散層４を形成する。このとき、Ｐ型埋め込み
拡散層４の幅Ｗは、Ｐ型高比抵抗エピタキシャル層３０
の厚さＴに対して、Ｗ＞２Ｔの範囲となるように設定す
る。

【００７２】続いて、図６（ｃ）に示すように、Ｐ型埋
め込み拡散層４の表面に、分離拡散領域（埋め込み分離
拡散層）７および埋め込み領域６を形成する。

【００７３】その後、図６（ｄ）に示すように、Ｐ型埋
め込み拡散層４およびＰ型高比抵抗エピタキシャル層３
０の表面に、Ｎ型エピタキシャル層８を形成する。続い
て、形成されたＮ型エピタキシャル層８の表面から、分
離拡散領域９を、先に形成した分離拡散領域７に接続す
るように形成する。そして、信号処理回路の形成部にお
けるＮ型エピタキシャル層８の表面には、Ｎ型補償拡散
層１０を形成する。

【００７４】次に、図６（ｅ）に示すように、信号処理
回路の形成部におけるＮ型エピタキシャル層８の表面
に、Ｎ型補償拡散層１０に重ならないようにＰ型不純物
を拡散して、ベース拡散領域１１を形成する。そして、
ベース拡散領域１１の内部にＮ型不純物を拡散して、エ
ミッタ拡散領域１２を形成する。なお、このエミッタ拡
散領域１２の形成と同時に、受光素子の形成部における
Ｎ型エピタキシャル層８の表面に、形成される受光素子
（フォトダイオード）のカソード側直列抵抗を低減する
ためのＮ型拡散層２２を形成する。その後、上記の各領
域が形成されたＮ型エピタキシャル層８の上面を覆うよ
うに、酸化シリコンなどによって絶縁物層１４を形成す
る。

【００７５】続いて、図６（ｆ）に示すように、絶縁物
層１４の所定の箇所にコンタクトホールを形成する。そ
して、受光素子（フォトダイオード）のＮ型拡散層２２
に接触するカソード電極１５、および分離拡散領域９に
接触するアノード電極１６を、例えばアルミニウムを使
用して形成する。また、信号処理回路部に関しては、形
成された素子（ＮＰＮトランジスタ）を構成する各拡散
領域に接触する電極および配線１７を、同様にアルミニ
ウムなどを使用して形成する。

【００７６】その後、多層配線形成工程や保護膜形成工
程など、半導体技術で一般的に行われるプロセスを適宜
行って、信号処理回路素子（ＮＰＮトランジスタ）とフ
ォトダイオードとが一体的に隣接して形成された回路内
蔵型受光素子を作製する。これらの工程についての説明
はここでは省略する。

【００７７】次に、図７（ａ）および図７（ｂ）を参照
して、本実施形態におけるフォトダイオードの直列抵抗
について説明する。

【００７８】図７（ａ）は、図１に示した本実施形態に
おける受光素子の構成に、従来技術の説明に関連して説
明したフォトダイオードの直列抵抗を構成する各抵抗成
分を重ねて描いた図である。この図からわかるように、
本実施形態の構成では、フォトダイオードの直列抵抗
は、Ｒ１：分離拡散領域７および９の抵抗、Ｒ２：埋め
込み拡散層４の抵抗、Ｒ４：分離拡散領域の下に存在す
るオートドープ層２の抵抗、Ｒ５：基板１の抵抗、およ
びＲ６：フォトダイオード部８０の下に存在するオート
ドープ層２の抵抗によって構成される。

【００７９】この構成では、埋め込み拡散層４がオート
ドープ層４に接していること、およびフォトダイオード
部８０に形成される空乏層５がオートドープ層２に接し
ていることによって、従来技術に関連して説明した抵抗
成分Ｒ３およびＲ７は、存在しなくなる。

【００８０】また、分離拡散領域７および９の不純物濃
度を高くすることにより、その抵抗Ｒ１を低くすること
ができる。なお、分離拡散領域の不純物濃度は、通常、
１×１０¹⁷ａｔｏｍｓ／ｃｍ³から１×１０¹⁸ａｔｏｍ
ｓ／ｃｍ³である。従って、この部分の比抵抗は０．０
１Ωｃｍから０．１Ωｃｍ程度であり、分離拡散領域７
および９の形状から抵抗値は２Ωから２０Ω程度の値と
なるので、フォトダイオードの直列抵抗成分としては無
視できるレベルである。また、この程度の不純物濃度で
あれば、分離拡散領域７は分離拡散領域４の埋め込み拡
散層４と比べて狭い幅（通常４μｍ程度）であるので、
オートドープへの影響も小さい。なお、分離拡散領域７
および９の不純物濃度は、必要とされるフォトダイオー
ドの応答速度によって好ましい範囲が異なり、一概には
言えない。例えば上述したようにフォトダイオードの応
答速度１２０ＭＨｚを達成しようとした場合には、フォ
トダイオードの直列抵抗が２．２ｋΩ以下であるのが好
ましいため、その１／１０以下の抵抗値となるように分
離拡散領域７および９の不純物濃度を１×１０¹⁶ａｔｏ
ｍｓ／ｃｍ³以上とするのが好ましい。さらに、基板抵
抗Ｒ５、並びにオートドープ層２および埋め込み拡散層
４の抵抗成分Ｒ２、Ｒ４およびＲ６は、フォトダイオー
ドの直列抵抗にはほとんど寄与しない程度の値とするこ
とができる。

【００８１】さらに、本実施形態では、埋め込み拡散層
４の幅Ｗを、エピタキシャル層３０の厚さＴに対してＷ
＞２Ｔに設定してある。よって、オートドープ層２と埋
め込み拡散層４の拡散の接触する部分の抵抗Ｒ８を小さ
くして、フォトダイオードの直列抵抗を低減し、応答性
を向上させることができる。さらに、図１８で説明した
従来技術の場合のように、分離拡散領域の埋め込み拡散
層４の表面における不純物濃度をＰＮ接合界面近傍でオ
ートドープが発生するような高濃度に設定しなくてもよ
い。よって、フォトダイオードの接合容量の増大等の問
題も生じず、接合容量が小さい高速応答可能なフォトダ
イオードを得ることができる。

【００８２】なお、図７（ｂ）は、図１に示すような本
発明の第１の実施形態の構成において、一般的な従来技
術の構成（Ｐ型高比抵抗エピタキシャル層３０のオート
ドープ層２と、空乏層５または埋め込み拡散層４が接し
ていない）を想定して、フォトダイオードの直列抵抗を
構成する各抵抗成分Ｒ１〜Ｒ７を重ねて描いた図であ
る。但し、本実施形態の構成との対比を明確にする目的
で、便宜上、本実施形態の各構成要素に対応する箇所に
は同じ参照番号を付している。このように埋め込み拡散
層４がオートドープ層２と接していない場合について
も、エピタキシャル層３０の厚さＴと埋め込み拡散層４
の幅ＷがＷ＞２Ｔの関係を満たすように設定すれば、フ
ォトダイオードの直列抵抗を低減することができる。こ
のことは、以下の実施形態についても同様である。

【００８３】（第２の実施形態）図８は、本発明の第２
の実施形態による回路内蔵型受光素子の構成を示す平面
図である。図８において、メタル配線の処理工程の後に
形成される構造、例えば多層配線や保護膜などは省略し
ている。さらに、図８において、図１を参照して説明し
た第１の実施形態の構成と同じ構成要素には、同じ参照
番号を付している。従って、ここでは、第１の実施形態
と同じ構成要素の説明は省略して、異なる部分のみを説
明する。

【００８４】この回路内蔵型受光素子の断面構造は図１
を参照して説明した第１の実施形態の断面構造と同様で
あり、第２の実施形態の特徴は、埋め込み拡散層４の長
さＬをフォトダイオード（受光素子部）の長さ以上に設
定したことにある。

【００８５】第１の実施形態で説明した通り、フォトダ
イオードの直列抵抗を低減するためには、オートドープ
層２と埋め込み拡散層の面する断面積を大きくする必要
がある。そこで、本願発明者らは、埋め込み拡散層４の
長さとフォトダイオードの長さとの関係を検討した。

【００８６】図９に、フォトダイオードの長さを２７７
μｍとした場合について、埋め込み拡散層４の長さを変
化させたときのフォトダイオードの応答速度（遮断周波
数）を評価した結果を示す。この図から明らかなよう
に、埋め込み拡散層４の長さがフォトダイオードの長さ
に対して短いと応答速度が低下し、埋め込み拡散層４の
長さがフォトダイオードの長さ以上になると応答速度に
差が見られない。これは、埋め込み拡散層４の長さがフ
ォトダイオードの長さに対して短い場合、フォトダイオ
ードのアノード側の直列抵抗が増大してＣＲ成分が増大
するためである。

【００８７】従って、本実施形態のように埋め込み拡散
層４の長さＬをフォトダイオードの長さ以上に設定する
ことによって、埋め込み拡散層４の長さによってフォト
ダイオードの応答速度を低下させることなく、フォトダ
イオードの高速動作を実現することが可能となる。

【００８８】（第３の実施形態）図１０は、本発明の第
３の実施形態による回路内蔵型受光素子の構成を示す断
面図である。図１０において、メタル配線の処理工程の
後に形成される構造、例えば多層配線や保護膜などは省
略している。さらに、図１０において、図１を参照して
説明した第１の実施形態の構成と同じ構成要素には、同
じ参照番号を付している。従って、ここでは、第１の実
施形態と同じ構成要素の説明は省略して異なる部分のみ
を説明する。

【００８９】本実施形態の構成において、図１に示す第
１の実施形態の構成と異なる部分は、Ｐ型高比抵抗エピ
タキシャル層３０の所定の箇所に形成されたＰ型埋め込
み拡散層４が、アノード電極取り出し用のＰ型分離拡散
領域（埋め込み分離拡散層）７よりも受光素子部８０側
にはみ出さないように設定していることである。

【００９０】図１０の点線で囲んだ部分を拡大して示す
図１１に示すように、埋め込み拡散層４がＰ型埋め込み
分離拡散層７よりも受光素子部８０側にはみ出して、そ
の部分に光が照射されると、この部分では基板が空乏層
化していないために、光キャリアが拡散で移動する。そ
の結果、応答速度が低下するなどの不具合が生じる。ま
た、埋め込み拡散層４がＰ型埋め込み分離拡散層７より
もはみ出すと、Ｎ型エピタキシャル層８と埋め込み拡散
層４との接合容量が増大してフォトダイオードの応答速
度が低下する。さらに、Ｐ型埋め込み分離拡散層７に対
する埋め込み拡散層４の形成位置のバラツキによってフ
ォトダイオードの接合容量のバラツキや応答速度のバラ
ツキ等の不具合が生じてしまう。

【００９１】従って、本実施形態のように、埋め込み拡
散層４がＰ型埋め込み分離拡散層７よりも受光素子部８
０側にはみ出さないように設定することによって、この
ような不具合が生じない高速応答可能なフォトダイオー
ドを実現することができる。

【００９２】（第４の実施形態）図１２は、本発明の第
４の実施形態による回路内蔵型受光素子の構成を示す断
面図である。図１２において、メタル配線の処理工程の
後に形成される構造、例えば多層配線や保護膜などは省
略している。さらに、図１２において、図１０を参照し
て説明した第３の実施形態の構成と同じ構成要素には、
同じ参照番号を付している。従って、ここでは、第３の
実施形態と同じ構成要素の説明は省略して異なる部分の
みを説明する。

【００９３】本実施形態の構成において、図１０に示す
第３の実施形態の構成と異なる部分は、埋め込み拡散層
４端の広がり拡散部分に形成されたＰ型埋め込み分離拡
散層７以外にも、アノード電極取り出し用のＰ型埋め込
み分離拡散層７ａを１個または複数個形成していること
である。

【００９４】図１３に、Ｐ型埋め込み拡散層４上のＰ型
埋め込み分離拡散層７およびＰ型埋め込み分離拡散層７
ａの形成位置と、応答速度について検討した結果を示
す。図１３（ａ）に示すように、埋め込み拡散層４の広
がり拡散部分のみにＰ型埋め込み分離拡散層７を形成し
たのであれば、埋め込み拡散層４の広がり拡散部分とＰ
型半導体基板１のオートドープ層２との接触が不十分で
抵抗が高いため、フォトダイオードの直列抵抗が増加
し、応答速度の低下を招いていた。これに対して、図１
３（ｂ）および図１３（ｃ）に示すように、埋め込み拡
散層４の広がり拡散部分でない部分では、Ｐ型半導体基
板１のオートドープ層２とが均一に接触しているため、
この部分にＰ型埋め込み分離拡散層７ａを形成すると、
フォトダイオードの応答速度が向上する。

【００９５】従って、本実施形態のように、埋め込み拡
散層４の広がり拡散部分に形成しているＰ型埋め込み分
離拡散層７以外にも、Ｐ型埋め込み分離拡散層７を形成
することにより、フォトダイオードの応答速度低下を防
いで、高速動作が可能なフォトダイオードを実現するこ
とができる。さらに、このＰ型埋め込み分離拡散層７ａ
を、フォトダイオード近傍に形成することにより、埋め
込み拡散層４の横方向（幅方向）の抵抗成分を低減して
フォトダイオードの直列抵抗を低減することができるた
め、Ｐ型埋め込み分離拡散層７ａをフォトダイオード近
傍に形成するのが望ましい。

【００９６】図１４に、埋め込み拡散層４の広がり拡散
部分以外にもＰ型埋め込み分離拡散層を形成した場合に
ついて、電流の流れをデバイスシミュレーションを用い
て検討した結果を示す。図１４（ａ）は電流の流れを説
明するための図であり、（ｂ）は電流分布を示す図であ
る。なお、この図１４（ｂ）は、図の奥行き方向１μｍ
で平面方向１ｃｍ²当たりの電流値（トータル電流値Ｔ
−ｊＡ／ｃｍ²）を示し、電流値の大きい部分ではド
ット密度を濃くしてある。

【００９７】この図から明らかなように、基板１中を流
れる電流の殆どは、Ｐ型半導体基板１のオートドープ層
２が均一に接触している埋め込み拡散層４部分に形成し
たＰ型埋め込み分離拡散層７ａの方に流れ込んでいる。
そして、埋め込み拡散層４の広がり拡散部分に形成した
Ｐ型埋め込み分離拡散層７の方に流れる電流の比率が約
３０％であるのに対して、オートドープ層２が均一に接
触している部分に形成したＰ型埋め込み分離拡散層７ａ
の方に流れる電流の比率は約７０％である。これは、埋
め込み拡散層４の広がり拡散部分ではオートドープ層２
との接触が不十分で抵抗が高いため、オートドープ層２
と均一に接触している埋め込み拡散層４部分に形成した
Ｐ型埋め込み分離拡散層７ａの方に電流が流れ易いため
である。

【００９８】なお、埋め込み拡散層４の広がり拡散部分
のみにＰ型埋め込み分離拡散層７を形成した場合であっ
ても、Ｐ型埋め込み分離拡散層７の幅を広くすることで
抵抗成分を低減することは可能である。しかし、この場
合には、Ｐ型埋め込み分離拡散層７表面の露出している
面積が多くなって不純物量が多くなり、また、Ｐ型埋め
込み分離拡散層７がフォトダイオード近傍にあるため
に、Ｐ型埋め込み分離拡散層７表面からのオートドープ
によってフォトダイオードの接合容量が増大して、応答
速度の低下を招く。従って、Ｐ型半導体基板１のオート
ドープ層２と埋め込み拡散層４が均一に接触している領
域にＰ型埋め込み分離拡散層７ａを１つまたは複数個形
成して、フォトダイオードの抵抗成分を低減するのが望
ましい。但し、Ｐ型埋め込み分離拡散層７表面からのオ
ートドープがフォトダイオードの接合容量の増大を招か
ない程度であれば、Ｐ型埋め込み分離拡散層７の幅は広
く形成することが望ましい。

【００９９】（第５の実施形態）図１５は、本発明の第
５の実施形態による回路内蔵型受光素子の構成を示す断
面図である。図１５において、メタル配線の処理工程の
後に形成される構造、例えば多層配線や保護膜などは省
略している。さらに、図１５において、図１を参照して
説明した第１の実施形態の構成と同じ構成要素には、同
じ参照番号を付している。従って、ここでは、第１の実
施形態と同じ構成要素の説明は省略して異なる部分のみ
を説明する。

【０１００】本実施形態の構成において、図１に示す第
１の実施形態の構成と異なる部分は、受光素子部を複数
の領域に分割して個々の領域が各々フォトダイオードと
して機能する分割フォトダイオードを形成していること
である。さらに、分割フォトダイオードのうち、応答速
度が必要なフォトダイオード近傍の光が照射されない部
分に、埋め込み拡散層４を全面的に形成している点であ
る。

【０１０１】従来から、光ピックアップ等に用いられる
受光素子としては、受光素子を分割してディスクで反射
した光信号の各々の出力差および和からトラッキングお
よびフォーカシング処理、ＲＦ信号等の読み出しを行な
うために、分割フォトダイオードが多用されている。こ
の場合、分割された全ての受光素子部分に光が照射され
るが、全てのフォトダイオードに高速応答性が必要なわ
けではなく、ＲＦ信号を読み出すフォトダイオードのみ
が高速応答性を要求される。そこで、分割フォトダイオ
ードのうち、高速応答性が必要なフォトダイオード部分
では、第１の実施形態に示したように、埋め込み拡散層
４の幅Ｗをエピタキシャル層厚Ｔに対してＷ＞２Ｔを満
たすように設定するのが望ましい。

【０１０２】しかし、図１５に示すように、光ピックア
ップの光学設計の制約から光ビームの照射間隔が決定さ
れるため、分割部の幅を十分に広く形成することができ
ない場合もある。このような場合には、高速応答性が必
要とされるフォトダイオード近傍の光が照射されない部
分に、埋め込み拡散層４を全面に形成することによっ
て、フォトダイオードの高速動作が可能となる。

【０１０３】なお、上記実施形態では、第１導電型をＰ
型とし、第２導電型をＮ型としたが、第１導電型をＮ型
とし、第２導電型をＰ型とすることも可能である。

【０１０４】

【発明の効果】以上に説明したように、本発明によれ
ば、Ｐ型エピタキシャル層とＮ型エピタキシャル層との
間のＰＮ接合を利用して形成されるフォトダイオード部
に隣接して信号処理回路部が設けられている回路内蔵型
受光素子において、信号処理回路部の第２導電型エピタ
キシャル層の表面から第１導電型エピタキシャル層の内
部に向かって形成される埋め込み拡散層の幅Ｗを、第１
導電型エピタキシャル層の厚さＴに対してＷ＞２Ｔを満
たすように設定する。これにより、フォトダイオードの
直列抵抗を低減させることができ、また、オートドープ
によるフォトダイオード接合容量の増大等の問題もな
く、高速動作が可能なフォトダイオードを得ることがで
きる。

【０１０５】さらに、第２導電型エピタキシャル層の表
面から第１導電型エピタキシャル層の内部に向かって形
成される埋め込み拡散層の長さを、受光素子部（フォト
ダイオード）の長さ以上に形成することにより、フォト
ダイオードの直列抵抗における基板側の直列抵抗を低減
することができるので、フォトダイオードの応答速度を
改善することができる。

【０１０６】さらに、第２導電型エピタキシャル層の表
面から第１導電型エピタキシャル層の内部に向かって形
成される埋め込み拡散層が、その上部に位置する埋め込
み分離拡散層よりも受光素子形成部側にはみ出さないよ
うに形成することにより、フォトダイオード容量の増大
を防止して、フォトダイオードの応答速度を改善するこ
とができる。

【０１０７】この場合、さらに、上記埋め込み分離拡散
層を、埋め込み拡散層の広がり拡散部分以外の部分にも
１個または複数個形成することにより、フォトダイオー
ドの直列抵抗における基板側の直列抵抗を低減すること
ができるので、フォトダイオードの応答速度を改善する
ことができる。

【０１０８】さらに、分割フォトダイオードにおいて
は、光ピックアップの光学設計の制約から光ビームの照
射間隔が決定されるため、その分割部の幅をＷ＞２Ｔを
満たすように十分に広く形成することができない場合も
ある。このような場合、分割フォトダイオードにおい
て、高速応答性が必要なフォトダイオードの近傍で、光
が照射されない部分に、埋め込み拡散層を全面に形成す
ることにより、フォトダイオードの高速動作を実現する
ことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態による回路内蔵型受光
素子の構成を示す断面図である。

【図２】エピタキシャル層厚Ｔを変化させてフォトダイ
オードの直列抵抗を計測した結果を示すグラフである。

【図３】エピタキシャル層厚Ｔ＝２１μｍの場合に、埋
め込み拡散層の幅Ｗに対する抵抗値の変化をデバイスシ
ミュレーションにより検討した結果を示すグラフであ
る。

【図４】エピタキシャル層厚Ｔ＝３５μｍの場合に、埋
め込み拡散層の幅Ｗに対する抵抗値の変化をデバイスシ
ミュレーションにより検討した結果を示すグラフであ
る。

【図５】エピタキシャル層厚Ｔと、埋め込み拡散層の幅
Ｗに対して抵抗値が依存しなくなるＷの値との関係を示
すグラフである。

【図６】（ａ）〜（ｆ）は、第１の実施形態における回
路内蔵型受光素子の製造プロセスを説明するための断面
図である。

【図７】（ａ）および（ｂ）は、本発明の回路内蔵受光
素子によってフォトダイオードの直列抵抗が低減される
ことを説明するための断面図である。

【図８】本発明の第２の実施形態による回路内蔵型受光
素子の構成を示す平面図である。

【図９】埋め込み拡散層の長さとフォトダイオードの応
答速度（遮断周波数）との関係を示すグラフである。

【図１０】本発明の第３の実施形態による回路内蔵型受
光素子の構成を示す断面図である。

【図１１】埋め込み拡散層がその上の埋め込み分離拡散
層よりも受光素子部側にはみ出した構成において、その
部分に光が照射された場合の不具合を説明するための断
面図である。

【図１２】本発明の第４の実施形態による回路内蔵型受
光素子の構成を示す断面図である。

【図１３】第４の実施形態による回路内蔵型受光素子に
よって、フォトダイオードの応答速度が向上することを
説明するための図である。

【図１４】第４の実施形態による回路内蔵型受光素子に
おいて、電流の流れをデバイスシミュレーションを用い
て検討した結果を示す図である。（ａ）は電流の流れを
説明するための断面図であり、（ｂ）は電流分布を示す
図である。

【図１５】本発明の第５の実施形態による回路内蔵型受
光素子の構成を示す断面図である。

【図１６】従来技術によるある回路内蔵型受光素子の構
成を示す断面図である。

【図１７】従来技術による他の回路内蔵型受光素子の構
成を示す断面図である。

【図１８】従来技術によるさらに他の回路内蔵型受光素
子の構成を示す断面図である。

【図１９】（ａ）および（ｂ）は、フォトダイオードの
ＰＮ接合界面の近傍におけるオートドープ層の形成に伴
う問題点を説明するための模式的な図である。

【符号の説明】

１Ｐ型半導体基板２オートドープ層３均一濃度層４埋め込み拡散層５空乏層６埋め込み領域７分離拡散領域（埋め込み分離拡散層）７ａ埋め込み分離拡散層８Ｎ型エピタキシャル層９分離拡散領域１０Ｎ型補償拡散層１１ベース拡散領域１２エミッタ拡散領域１４絶縁物層１５カソード電極１６アノード電極１７電極および配線２２Ｎ型拡散層３０Ｐ型高比抵抗エピタキシャル層８０受光素子部（フォトダイオード部）９０信号処理回路部

───────────────────────────────────────────────────── フロントページの続き (72)発明者久保勝大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内 (72)発明者瀧本貴博大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内 (72)発明者岡睦大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内 (72)発明者笠松利光大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内Ｆターム(参考） 4M118 AA10 AB10 BA02 CA03 CA18 EA01 FC09 5F049 MA02 NA03 NA12 NA14 NA15 NB05 NB08 PA03 QA15 RA03 RA06 SE05 SE09 SE20 SS02 WA01

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体基板と、該半導体基板の表面の上に形成され、該半導体基板の該
表面から遠ざかる方向に向けて不純物濃度が次第に減少
する第１の部分と、該第１の部分の上方における第１の
領域に位置し、かつ、深さ方向に均一な不純物濃度分布
を有する第２の部分と、を含む第１導電型の第１半導体
結晶成長層と、該第１半導体結晶成長層の該第１の部分の上方であっ
て、該第１の領域を除いた第２の領域に位置する第１導
電型の埋め込み拡散層と、該第１半導体結晶成長層の表面および該埋め込み拡散層
の表面にわたって形成された第２導電型の第２半導体結
晶成長層と、該第２半導体結晶成長層を受光素子形成部に相当する領
域と信号処理回路形成部に相当する領域とに分離するよ
うに形成された第１導電型の分離拡散領域と、を少なく
とも備え、該第１の領域は該受光素子形成部内に位置し、該第２の
領域は該信号処理回路形成部と該分離拡散領域の下部を
含んで位置しており、該埋め込み拡散層の幅Ｗと、該第
１半導体結晶成長層の厚さＴとが、Ｗ＞２Ｔの関係を満足するように設定されている回路内蔵型受光
素子。
【請求項２】前記埋め込み拡散層の長さが、受光素子
形成部の長さ以上に設定されている請求項１に記載の回
路内蔵型受光素子。
【請求項３】前記埋め込み拡散層が、その上部に位置
する埋め込み分離拡散層よりも受光素子形成部側にはみ
出さないように形成されている請求項１または請求項２
に記載の回路内蔵型受光素子。
【請求項４】前記埋め込み拡散層の上部には、その端
部の広がり拡散部分に形成した前記埋め込み分離拡散層
以外にも、１個または複数個の埋め込み分離拡散層が形
成されている請求項３に記載の回路内蔵型受光素子。
【請求項５】前記受光素子形成部が複数の領域に分割
されて分割フォトダイオードが形成され、高速応答が必
要とされるフォトダイオードの近傍であって、かつ、光
が照射されない部分には、前記埋め込み拡散層が全面に
形成されている請求項１乃至請求項４のいずれかに記載
の回路内蔵型受光素子。
【請求項６】前記半導体基板の不純物濃度が１×１０
¹⁶ａｔｏｍｓ／ｃｍ ³以下である請求項１乃至請求項５
のいずれかに記載の回路内蔵型受光素子。
【請求項７】前記埋め込み拡散層と前記第１半導体結
晶成長層の前記第１の部分との間の接触界面における不
純物濃度が、１×１０¹³ａｔｏｍｓ／ｃｍ³以上である
請求項１乃至請求項６のいずれかに記載の回路内蔵型受
光素子。
【請求項８】前記分離拡散領域における埋め込み拡散
層の表面濃度が１×１０¹⁶ａｔｏｍｓ／ｃｍ³以下であ
る請求項１乃至請求項７のいずれかに記載の回路内蔵型
受光素子。