JPH04271172A - 光半導体装置 - Google Patents
光半導体装置Info
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- JPH04271172A JPH04271172A JP3032930A JP3293091A JPH04271172A JP H04271172 A JPH04271172 A JP H04271172A JP 3032930 A JP3032930 A JP 3032930A JP 3293091 A JP3293091 A JP 3293091A JP H04271172 A JPH04271172 A JP H04271172A
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Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はホトダイオードとバイポ
ーラＩＣとを一体化した光半導体装置に関する。
ーラＩＣとを一体化した光半導体装置に関する。
【０００２】
【従来の技術】受光素子と周辺回路とを一体化してモノ
リシックに形成した光半導体装置は、受光素子と回路素
子とを別個に作ってハイブリッドＩＣ化したものと異な
り、コストダウンが期待でき、また、外部電磁界による
雑音に対して強いというメリットを持つ。
リシックに形成した光半導体装置は、受光素子と回路素
子とを別個に作ってハイブリッドＩＣ化したものと異な
り、コストダウンが期待でき、また、外部電磁界による
雑音に対して強いというメリットを持つ。
【０００３】このような光半導体装置の従来の構造とし
て、例えば特開平１−２０５５６４号公報に記載された
ものが公知である。これを図７に示す。同図において、
（１）はＰ型の半導体基板、（２）はＰ型のエピタキシ
ャル層、（３）はＮ型のエピタキシャル層、（４）はＰ
＋型分離領域、（５）はＮ＋型拡散領域、（６）はＮ＋
型埋め込み層、（７）はＰ型ベース領域、（８）はＮ＋
型エミッタ領域である。ホトダイオード（９）はＰ型エ
ピタキシャル層（２）とＮ型エピタキシャル層（３）と
のＰＮ接合で形成し、Ｎ＋型拡散領域（５）をカソード
取出し、分離領域（４）をアノード取出しとしたもので
ある。ＮＰＮトランジスタ（１０）はＰ型エピタキシャ
ル層（２）とＮ型エピタキシャル層（３）との境界に埋
め込み層（６）を設け、Ｎ型エピタキシャル層（３）を
コレクタとしたものである。そして、基板（１）からの
オートドープ層（１１）によって加速電界を形成し、空
乏層より深部の領域で発生したキャリアの移動を容易に
したものである。
て、例えば特開平１−２０５５６４号公報に記載された
ものが公知である。これを図７に示す。同図において、
（１）はＰ型の半導体基板、（２）はＰ型のエピタキシ
ャル層、（３）はＮ型のエピタキシャル層、（４）はＰ
＋型分離領域、（５）はＮ＋型拡散領域、（６）はＮ＋
型埋め込み層、（７）はＰ型ベース領域、（８）はＮ＋
型エミッタ領域である。ホトダイオード（９）はＰ型エ
ピタキシャル層（２）とＮ型エピタキシャル層（３）と
のＰＮ接合で形成し、Ｎ＋型拡散領域（５）をカソード
取出し、分離領域（４）をアノード取出しとしたもので
ある。ＮＰＮトランジスタ（１０）はＰ型エピタキシャ
ル層（２）とＮ型エピタキシャル層（３）との境界に埋
め込み層（６）を設け、Ｎ型エピタキシャル層（３）を
コレクタとしたものである。そして、基板（１）からの
オートドープ層（１１）によって加速電界を形成し、空
乏層より深部の領域で発生したキャリアの移動を容易に
したものである。
【０００４】
【発明が解決しようとする課題】しかしながら、ホトダ
イオード（９）の高速応答性という点では空乏層の幅を
広げて空乏層外生成キャリアを抑制する方が望ましい。 図７の構造ではＰ型エピタキシャル層（２）にオートド
ープ層（１１）が重畳するので、不純物濃度が増大し、
空乏層を拡大することが困難である欠点があった。
イオード（９）の高速応答性という点では空乏層の幅を
広げて空乏層外生成キャリアを抑制する方が望ましい。 図７の構造ではＰ型エピタキシャル層（２）にオートド
ープ層（１１）が重畳するので、不純物濃度が増大し、
空乏層を拡大することが困難である欠点があった。
【０００５】また、第１のエピタキシャル層（２）が低
濃度であるため寄生効果を生じ易いという欠点があった
。さらに、Ｐ型エピタキシャル層（２）を積層すると装
置がアクセプタ不純物で汚染されるので、Ｎ型エピタキ
シャル層成長用装置とは分離しなければならず、一般的
な他のバイポーラＩＣとのラインの共用化が困難である
欠点があった。
濃度であるため寄生効果を生じ易いという欠点があった
。さらに、Ｐ型エピタキシャル層（２）を積層すると装
置がアクセプタ不純物で汚染されるので、Ｎ型エピタキ
シャル層成長用装置とは分離しなければならず、一般的
な他のバイポーラＩＣとのラインの共用化が困難である
欠点があった。
【０００６】
【課題を解決するための手段】本発明は上述した欠点に
鑑み成されたもので、基板（２３）上にノンドープで積
層した第１のエピタキシャル層（２４）と、第１のエピ
タキシャル層（２４）上に積層したＮ型の第２のエピタ
キシャル層（２５）と、ホトダイオード（２１）部を除
く第１のエピタキシャル層（２４）表面に形成したＰ型
のウェル領域（２６）と、第２のエピタキシャル層（２
５）からウェル領域（２６）に達するＰ＋型の分離領域
（２７）と、第２のエピタキシャル層（２５）の表面に
形成したホトダイオード（２１）のＮ＋型拡散領域（３
０）と、第１と第２のエピタキシャル層（２４）（２５
）の境界のウェル領域（２６）表面に形成したＮ＋型埋
め込み層（３４）と、埋め込み層（３４）上の第２のエ
ピタキシャル層（２５）表面に形成したＮＰＮトランジ
スタ（２２）とを具備することにより、高速ホトダイオ
ード（２１）とＮＰＮトランジスタ（２２）とを一体化
した光半導体装置を提供するものである。
鑑み成されたもので、基板（２３）上にノンドープで積
層した第１のエピタキシャル層（２４）と、第１のエピ
タキシャル層（２４）上に積層したＮ型の第２のエピタ
キシャル層（２５）と、ホトダイオード（２１）部を除
く第１のエピタキシャル層（２４）表面に形成したＰ型
のウェル領域（２６）と、第２のエピタキシャル層（２
５）からウェル領域（２６）に達するＰ＋型の分離領域
（２７）と、第２のエピタキシャル層（２５）の表面に
形成したホトダイオード（２１）のＮ＋型拡散領域（３
０）と、第１と第２のエピタキシャル層（２４）（２５
）の境界のウェル領域（２６）表面に形成したＮ＋型埋
め込み層（３４）と、埋め込み層（３４）上の第２のエ
ピタキシャル層（２５）表面に形成したＮＰＮトランジ
スタ（２２）とを具備することにより、高速ホトダイオ
ード（２１）とＮＰＮトランジスタ（２２）とを一体化
した光半導体装置を提供するものである。
【０００７】
【作用】本発明によれば、第１のエピタキシャル層（２
４）と第２のエピタキシャル層（２５）との接合によっ
てホトダイオード（２１）を形成できる。その第１のエ
ピタキシャル層（２４）はノンドープで積層したので、
空乏層は第１のエピタキシャル層（２４）の膜厚の分だ
け極めて厚く拡大できる。従ってホトダイオード（２１
）の容量を低減し、空乏層での光吸収率を増大し、空乏
層外生成キャリアの発生を抑制できる。さらに、Ｐ型ウ
ェル領域（２６）を形成することによって、ＮＰＮトラ
ンジスタ（２２）を分離領域（２７）とウェル領域（２
６）とで完全に囲むことができる。
４）と第２のエピタキシャル層（２５）との接合によっ
てホトダイオード（２１）を形成できる。その第１のエ
ピタキシャル層（２４）はノンドープで積層したので、
空乏層は第１のエピタキシャル層（２４）の膜厚の分だ
け極めて厚く拡大できる。従ってホトダイオード（２１
）の容量を低減し、空乏層での光吸収率を増大し、空乏
層外生成キャリアの発生を抑制できる。さらに、Ｐ型ウ
ェル領域（２６）を形成することによって、ＮＰＮトラ
ンジスタ（２２）を分離領域（２７）とウェル領域（２
６）とで完全に囲むことができる。
【０００８】
【実施例】以下に本発明の一実施例を図面を参照しなが
ら詳細に説明する。図１はホトダイオード（２１）とＮ
ＰＮトランジスタ（２２）とを組み込んだＩＣの断面図
である。同図において、（２３）はＰ型の単結晶シリコ
ン半導体基板、（２４）は基板（２３）上に気相成長法
によりノンドープで積層した厚さ２０〜３０μの第１の
エピタキシャル層、（２５）は第１のエピタキシャル層
（２４）上に気相成長法によりリン（Ｐ）ドープで積層
した厚さ４〜６μの第２のエピタキシャル層である。基
板（２３）は一般的なバイポーラＩＣのものより不純物
濃度が低い４０〜６０Ω・ｃｍの比抵抗のものを用い、
第１のエピタキシャル層（２４）はノンドープで積層す
ることにより、積層時で１０００〜１５００Ω・ｃｍ、
拡散領域を形成するための熱処理を与えた後の完成時で
２００〜１５００Ω・ｃｍの比抵抗を有する。第２のエ
ピタキシャル層（２５）は、リン（Ｐ）を１０１５×１
０１６ｃｍ−３程ドープすることにより０．５〜３．０
Ω・ｃｍの比抵抗を有する。
ら詳細に説明する。図１はホトダイオード（２１）とＮ
ＰＮトランジスタ（２２）とを組み込んだＩＣの断面図
である。同図において、（２３）はＰ型の単結晶シリコ
ン半導体基板、（２４）は基板（２３）上に気相成長法
によりノンドープで積層した厚さ２０〜３０μの第１の
エピタキシャル層、（２５）は第１のエピタキシャル層
（２４）上に気相成長法によりリン（Ｐ）ドープで積層
した厚さ４〜６μの第２のエピタキシャル層である。基
板（２３）は一般的なバイポーラＩＣのものより不純物
濃度が低い４０〜６０Ω・ｃｍの比抵抗のものを用い、
第１のエピタキシャル層（２４）はノンドープで積層す
ることにより、積層時で１０００〜１５００Ω・ｃｍ、
拡散領域を形成するための熱処理を与えた後の完成時で
２００〜１５００Ω・ｃｍの比抵抗を有する。第２のエ
ピタキシャル層（２５）は、リン（Ｐ）を１０１５×１
０１６ｃｍ−３程ドープすることにより０．５〜３．０
Ω・ｃｍの比抵抗を有する。
【０００９】ホトダイオード（２１）形成部分を除く第
１のエピタキシャル層（２４）の表面には、深さ５〜１
０μ、表面濃度１０１６〜１０１７程のＰ型ウェル領域
（２６）をイオン注入によって形成する。第２のエピタ
キシャル層（２５）は、表面からＰ型ウェル領域（２６
）に達するＰ＋型分離領域（２７）によってホトダイオ
ード（２１）形成部分とＮＰＮトランジスタ（２２）形
成部分とに電気的に分離される。この分離領域（２７）
は、第１のエピタキシャル層（２４）の表面から上下方
向に拡散した第１の分離領域（２８）と、第２のエピタ
キシャル層（２５）表面から拡散され第１の分離領域（
２８）と連結する第２の分離領域（２９）から成り、両
者が連結することで第２のエピタキシャル層（２５）を
島状に分離する。
１のエピタキシャル層（２４）の表面には、深さ５〜１
０μ、表面濃度１０１６〜１０１７程のＰ型ウェル領域
（２６）をイオン注入によって形成する。第２のエピタ
キシャル層（２５）は、表面からＰ型ウェル領域（２６
）に達するＰ＋型分離領域（２７）によってホトダイオ
ード（２１）形成部分とＮＰＮトランジスタ（２２）形
成部分とに電気的に分離される。この分離領域（２７）
は、第１のエピタキシャル層（２４）の表面から上下方
向に拡散した第１の分離領域（２８）と、第２のエピタ
キシャル層（２５）表面から拡散され第１の分離領域（
２８）と連結する第２の分離領域（２９）から成り、両
者が連結することで第２のエピタキシャル層（２５）を
島状に分離する。
【００１０】ホトダイオード（２１）部の第２のエピタ
キシャル層（２５）表面には、ホトダイオード（２１）
のカソード取出しとなるＮ＋型拡散領域（３０）を略全
面に形成する。第２のエピタキシャル層（２５）の表面
は酸化膜（３１）で覆われ、酸化膜（３１）を部分的に
開孔したコンタクトホールを介してカソード電極（３２
）がＮ＋型拡散領域（３０）にコンタクトする。また、
分離領域（２７）をホトダイオード（２１）のアノード
側低抵抗取り出し領域として、アノード電極（３３）が
分離領域（２７）の表面にコンタクトする。
キシャル層（２５）表面には、ホトダイオード（２１）
のカソード取出しとなるＮ＋型拡散領域（３０）を略全
面に形成する。第２のエピタキシャル層（２５）の表面
は酸化膜（３１）で覆われ、酸化膜（３１）を部分的に
開孔したコンタクトホールを介してカソード電極（３２
）がＮ＋型拡散領域（３０）にコンタクトする。また、
分離領域（２７）をホトダイオード（２１）のアノード
側低抵抗取り出し領域として、アノード電極（３３）が
分離領域（２７）の表面にコンタクトする。
【００１１】ＮＰＮトランジスタ（２２）部の第１と第
２のエピタキシャル層（２４）（２５）の境界部には、
ウェル領域（２６）の表面に埋め込まれるようにしてＮ
＋型埋め込み層（３４）が設けられる。埋め込み層（３
４）上方の第２のエピタキシャル層（２５）表面には、
ＮＰＮトランジスタ（２２）のＰ型ベース領域（３５）
、Ｎ＋型のエミッタ領域（３６）、およびＮ＋型のコレ
クタコンタクト領域（３７）を形成する。
２のエピタキシャル層（２４）（２５）の境界部には、
ウェル領域（２６）の表面に埋め込まれるようにしてＮ
＋型埋め込み層（３４）が設けられる。埋め込み層（３
４）上方の第２のエピタキシャル層（２５）表面には、
ＮＰＮトランジスタ（２２）のＰ型ベース領域（３５）
、Ｎ＋型のエミッタ領域（３６）、およびＮ＋型のコレ
クタコンタクト領域（３７）を形成する。
【００１２】各拡散領域上にはＡｌ電極（３８）がコン
タクトし、酸化膜（３１）上を延在するＡｌ配線が各素
子を連結することにより、ホトダイオード（２１）が光
信号入力部を、ＮＰＮトランジスタ（２２）が他の素子
と共に信号処理回路を構成する。次にホトダイオード（
２１）の作用を説明する。
タクトし、酸化膜（３１）上を延在するＡｌ配線が各素
子を連結することにより、ホトダイオード（２１）が光
信号入力部を、ＮＰＮトランジスタ（２２）が他の素子
と共に信号処理回路を構成する。次にホトダイオード（
２１）の作用を説明する。
【００１３】ホトダイオード（２１）は、カソード電極
（３２）に＋５Ｖの如きＶｃｃ電位を、アノード電極（
３３）にＧＮＤ電位を印加した逆バイアス状態で動作さ
せる。このような逆バイアスを与えると、ホトダイオー
ド（２１）の第１と第２のエピタキシャル層（２４）（
２５）の境界から空乏層が拡がり、第１のエピタキシャ
ル層（２４）が高比抵抗層であることから特に第１のエ
ピタキシャル層（２４）中に大きく拡がる。その空乏層
は基板（２３）に達するまで容易に拡がり、厚さ２５〜
３０μの極めて厚い空乏層を得ることができる。そのた
め、ホトダイオード（２１）の接合容量を低減し、高速
応答を可能にする。
（３２）に＋５Ｖの如きＶｃｃ電位を、アノード電極（
３３）にＧＮＤ電位を印加した逆バイアス状態で動作さ
せる。このような逆バイアスを与えると、ホトダイオー
ド（２１）の第１と第２のエピタキシャル層（２４）（
２５）の境界から空乏層が拡がり、第１のエピタキシャ
ル層（２４）が高比抵抗層であることから特に第１のエ
ピタキシャル層（２４）中に大きく拡がる。その空乏層
は基板（２３）に達するまで容易に拡がり、厚さ２５〜
３０μの極めて厚い空乏層を得ることができる。そのた
め、ホトダイオード（２１）の接合容量を低減し、高速
応答を可能にする。
【００１４】尚、本願においても、各拡散領域の熱処理
によって基板（２３）中の不純物（ボロン）が第１のエ
ピタキシャル層（２４）中に拡散されてＰ型のオートド
ープ層を形成する。しかしながら、ノンドープ層に重畳
するので不純物濃度はそれ程高くならずに済み、基板（
２３）として４０〜６０Ω・ｃｍの比較的低不純物濃度
のものを用いるとこの効果が倍増される。そのため、熱
拡散によるオートドープ層は空乏層の拡がりを阻害せず
、この点でも厚い空乏層を得ることができる。
によって基板（２３）中の不純物（ボロン）が第１のエ
ピタキシャル層（２４）中に拡散されてＰ型のオートド
ープ層を形成する。しかしながら、ノンドープ層に重畳
するので不純物濃度はそれ程高くならずに済み、基板（
２３）として４０〜６０Ω・ｃｍの比較的低不純物濃度
のものを用いるとこの効果が倍増される。そのため、熱
拡散によるオートドープ層は空乏層の拡がりを阻害せず
、この点でも厚い空乏層を得ることができる。
【００１５】さらに、第１のエピタキシャル層（２４）
をノンドープで積層すると、エピタキシャル成長工程中
、エピタキシャル層は基板（２３）や第１の分離領域（
２８）から飛散したボロン（Ｂ）がシリコン原子と再結
合して堆積したり、外界からの予期せぬ不純物（主とし
てボロン）の侵入によって、イントリック層に極めて近
いＰ型層となり得る。しかしながら、Ｎ型反転すること
はまずあり得ないので、Ｎ型の第２のエピタキシャル層
（２５）を形成することにより空乏層形成に適したＰＩ
Ｎ接合又はＰＮ接合を容易に形成できる。
をノンドープで積層すると、エピタキシャル成長工程中
、エピタキシャル層は基板（２３）や第１の分離領域（
２８）から飛散したボロン（Ｂ）がシリコン原子と再結
合して堆積したり、外界からの予期せぬ不純物（主とし
てボロン）の侵入によって、イントリック層に極めて近
いＰ型層となり得る。しかしながら、Ｎ型反転すること
はまずあり得ないので、Ｎ型の第２のエピタキシャル層
（２５）を形成することにより空乏層形成に適したＰＩ
Ｎ接合又はＰＮ接合を容易に形成できる。
【００１６】従って、第１のエピタキシャル層（２４）
の厚み以上の厚い空乏層が得られるので、入射光の吸収
効率が高く、その分だけホトダイオード（２１）の深部
で発生するキャリア（空乏層外生成キャリア）の割合も
減少し、ホトダイオード（２１）の高速化が図れる。ま
た、第１の分離領域（２７）が第１のエピタキシャル層
（２４）中に深く拡散されるので、ホトダイオード（２
１）のアノード側の直列抵抗を低減できる。さらにカソ
ード側は全面を覆うように形成したＮ＋型拡散領域（３
０）で光キャリアを回収するので、直列抵抗を低減でき
る。
の厚み以上の厚い空乏層が得られるので、入射光の吸収
効率が高く、その分だけホトダイオード（２１）の深部
で発生するキャリア（空乏層外生成キャリア）の割合も
減少し、ホトダイオード（２１）の高速化が図れる。ま
た、第１の分離領域（２７）が第１のエピタキシャル層
（２４）中に深く拡散されるので、ホトダイオード（２
１）のアノード側の直列抵抗を低減できる。さらにカソ
ード側は全面を覆うように形成したＮ＋型拡散領域（３
０）で光キャリアを回収するので、直列抵抗を低減でき
る。
【００１７】図１の構造は以下の製造方法によって達成
できる。先ずＰ型基板（２３）の表面を清浄化した後、
基板（２３）をエピタキシャル成長装置のサセプタ上に
配置し、ランプ加熱によって基板（２３）に１１４０℃
程度の高温を与えると共に反応管内にＳｉＨ２Ｃｌ２ガ
スとＨ２ガスを導入することにより、ノンドープの第１
のエピタキシャル層（２４）を２０〜３０μ成長させる
。 この様にノンドープで成長させると、全工程が終了した
完成時で２００〜１５００Ω・ｃｍの高比抵抗層に形成
できる。その後、第１のエピタキシャル層（２４）表面
を熱酸化して選択マスクを形成し、Ｐ型ウェル領域（２
６）を形成するボロン（Ｂ）をイオン注入する（図２）
。
できる。先ずＰ型基板（２３）の表面を清浄化した後、
基板（２３）をエピタキシャル成長装置のサセプタ上に
配置し、ランプ加熱によって基板（２３）に１１４０℃
程度の高温を与えると共に反応管内にＳｉＨ２Ｃｌ２ガ
スとＨ２ガスを導入することにより、ノンドープの第１
のエピタキシャル層（２４）を２０〜３０μ成長させる
。 この様にノンドープで成長させると、全工程が終了した
完成時で２００〜１５００Ω・ｃｍの高比抵抗層に形成
できる。その後、第１のエピタキシャル層（２４）表面
を熱酸化して選択マスクを形成し、Ｐ型ウェル領域（２
６）を形成するボロン（Ｂ）をイオン注入する（図２）
。
【００１８】次いで酸化膜付けを行いながら基板（２３
）全体に熱処理を与え、Ｐ型ウェル領域（２６）を熱拡
散する。そして選択マスクを変更し、ウェル領域（２６
）の表面にＮＰＮトランジスタ（２２）の埋め込み層（
３４）を形成するアンチモン（Ｓｂ）を拡散する（図３
）。次いで埋め込み層（３４）を囲むウェル領域（２６
）表面に分離領域（２７）の第１の分離領域（２８）を
形成するボロン（Ｂ）を拡散し（図４）、第１のエピタ
キシャル層（２４）の上にＮ型の第２のエピタキシャル
層（２５）を積層する。
）全体に熱処理を与え、Ｐ型ウェル領域（２６）を熱拡
散する。そして選択マスクを変更し、ウェル領域（２６
）の表面にＮＰＮトランジスタ（２２）の埋め込み層（
３４）を形成するアンチモン（Ｓｂ）を拡散する（図３
）。次いで埋め込み層（３４）を囲むウェル領域（２６
）表面に分離領域（２７）の第１の分離領域（２８）を
形成するボロン（Ｂ）を拡散し（図４）、第１のエピタ
キシャル層（２４）の上にＮ型の第２のエピタキシャル
層（２５）を積層する。
【００１９】次いで第２のエピタキシャル層（２５）表
面から分離領域（２７）の第２の分離領域（２９）を拡
散して、第１と第２の分離領域（２８）（２９）を連結
する（図５）。次いでＰ型不純物を拡散してＮＰＮトラ
ンジスタ（２２）のベース領域（３５）を形成し、Ｎ型
不純物を拡散してＮＰＮトランジスタ（２２）のエミッ
タ領域（３６）、コレクタコンタクト領域（３７）、お
よびホトダイオード（２１）のＮ＋型拡散領域（３０）
とを形成する（図６）。
面から分離領域（２７）の第２の分離領域（２９）を拡
散して、第１と第２の分離領域（２８）（２９）を連結
する（図５）。次いでＰ型不純物を拡散してＮＰＮトラ
ンジスタ（２２）のベース領域（３５）を形成し、Ｎ型
不純物を拡散してＮＰＮトランジスタ（２２）のエミッ
タ領域（３６）、コレクタコンタクト領域（３７）、お
よびホトダイオード（２１）のＮ＋型拡散領域（３０）
とを形成する（図６）。
【００２０】その後、Ａｌの堆積とホトエッチングによ
り各種電極配線を形成することによって、図１の構造を
達成できる。
り各種電極配線を形成することによって、図１の構造を
達成できる。
【００２１】
【発明の効果】以上に説明した通り、本発明によれば、
ノンドープの第１のエピタキシャル層（２４）を積層し
たので、空乏層を第１のエピタキシャル層（２４）中に
極めて厚く拡げることができる。そのため接合容量を小
さく、光吸収率を向上して空乏層外生成キャリアの発生
を抑えることができるので、応答速度が極めて速いホト
ダイオード（２１）を提供できる利点を有する。
ノンドープの第１のエピタキシャル層（２４）を積層し
たので、空乏層を第１のエピタキシャル層（２４）中に
極めて厚く拡げることができる。そのため接合容量を小
さく、光吸収率を向上して空乏層外生成キャリアの発生
を抑えることができるので、応答速度が極めて速いホト
ダイオード（２１）を提供できる利点を有する。
【００２２】さらに、ＮＰＮトランジスタ（２２）の底
部をＰ型ウェル領域（２６）が囲むので、寄生効果の発
生を防止できる利点を有する。また、ウェル領域（２６
）が電気的な分離を行うので、分離領域（２７）は第１
のエピタキシャル層（２４）が貫通する必要が無い。 そのため第１のエピタキシャル層（２４）の膜厚を極め
て厚くでき、空乏層を拡大できる利点をも有する。
部をＰ型ウェル領域（２６）が囲むので、寄生効果の発
生を防止できる利点を有する。また、ウェル領域（２６
）が電気的な分離を行うので、分離領域（２７）は第１
のエピタキシャル層（２４）が貫通する必要が無い。 そのため第１のエピタキシャル層（２４）の膜厚を極め
て厚くでき、空乏層を拡大できる利点をも有する。
【００２３】さらに、第１の分離領域（２８）が第１の
エピタキシャル層（２４）中に深く拡散されるので、ア
ノード側の取出し抵抗を低減でき、カソード側もＮ＋型
拡散領域（３０）で取出すので、直列抵抗を低減できる
利点を有する。さらに、ノンドープで積層することによ
り、不純物濃度の制御が不要であるので、高比抵抗層が
容易に得られる利点を有する他、エピタキシャル成長装
置を多量のボロン（Ｂ）で汚染しないので、装置の保守
が容易である、他機種とのラインの共用化ができるとい
う利点を有する。
エピタキシャル層（２４）中に深く拡散されるので、ア
ノード側の取出し抵抗を低減でき、カソード側もＮ＋型
拡散領域（３０）で取出すので、直列抵抗を低減できる
利点を有する。さらに、ノンドープで積層することによ
り、不純物濃度の制御が不要であるので、高比抵抗層が
容易に得られる利点を有する他、エピタキシャル成長装
置を多量のボロン（Ｂ）で汚染しないので、装置の保守
が容易である、他機種とのラインの共用化ができるとい
う利点を有する。
【図１】本発明の光半導体装置を説明するための断面図
である。
である。
【図２】図１の製造方法を説明する第１の図面である。
【図３】図１の製造方法を説明する第２の図面である。
【図４】図１の製造方法を説明する第３の図面である。
【図５】図１の製造方法を説明する第４の図面である。
【図６】図１の製造方法を説明する第５の図面である。
【図７】従来例を示す断面図である。
Claims (4)
- 【請求項１】 一導電型の半導体基板と、前記半導体
基板の表面にノンドープで積層した第１のエピタキシャ
ル層と、前記第１のエピタキシャル層の表面に形成した
逆導電型の第２のエピタキシャル層と、前記第１のエピ
タキシャル層表面の少なくともホトダイオード形成領域
を除く表面に形成した一導電型のウェル領域と、前記第
２のエピタキシャル層を貫通して前記ウェル領域に達す
る一導電型の分離領域と、前記第２のエピタキシャル層
の表面に形成したホトダイオードの逆導電型拡散領域と
、前記逆導電型拡散領域の表面にコンタクトするホトダ
イオードの一方の電極と、前記分離領域の表面にコンタ
クトするホトダイオードの他方の電極と、前記ウェル領
域の表面に埋め込まれた逆導電型の埋め込み層と、前記
埋め込み層上方の前記第２のエピタキシャル層表面に形
成した一導電型のベース領域、および逆導電型のエミッ
タ領域とを具備することを特徴とする光半導体装置。 - 【請求項２】 前記半導体基板は比抵抗が４０〜６０
Ω・ｃｍであることを特徴とする請求項第１項記載の光
半導体装置。 - 【請求項３】 前記エピタキシャル層は比抵抗が２０
０〜１５００Ω・ｃｍであることを特徴とする請求項第
１項記載の光半導体装置。 - 【請求項４】 前記ホトダイオードの逆導電型拡散領
域は前記エミッタ領域形成と同時的に行うことを特徴と
する請求項１項記載の光半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3032930A JPH04271172A (ja) | 1991-02-27 | 1991-02-27 | 光半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3032930A JPH04271172A (ja) | 1991-02-27 | 1991-02-27 | 光半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04271172A true JPH04271172A (ja) | 1992-09-28 |
Family
ID=12372642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3032930A Pending JPH04271172A (ja) | 1991-02-27 | 1991-02-27 | 光半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04271172A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09153605A (ja) * | 1995-09-26 | 1997-06-10 | Sharp Corp | 受光素子 |
| US6005278A (en) * | 1997-01-27 | 1999-12-21 | Sharp Kabushiki Kaisha | Divided photodiode |
| KR20000048459A (ko) * | 1998-12-28 | 2000-07-25 | 마찌다 가쯔히꼬 | 회로내장형 수광소자 |
| JP2001144317A (ja) * | 1999-11-15 | 2001-05-25 | Sharp Corp | 回路内蔵型受光素子 |
| JP2001284629A (ja) * | 2000-03-29 | 2001-10-12 | Sharp Corp | 回路内蔵受光素子 |
| EP1049168A3 (en) * | 1999-04-26 | 2004-03-31 | Sony Corporation | Semiconductor device |
| JP2009049317A (ja) * | 2007-08-22 | 2009-03-05 | Nec Electronics Corp | 半導体装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63122164A (ja) * | 1986-11-11 | 1988-05-26 | Pioneer Electronic Corp | 光センサ集積回路 |
| JPH01205564A (ja) * | 1988-02-12 | 1989-08-17 | Hamamatsu Photonics Kk | 光半導体装置およびその製造方法 |
-
1991
- 1991-02-27 JP JP3032930A patent/JPH04271172A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS63122164A (ja) * | 1986-11-11 | 1988-05-26 | Pioneer Electronic Corp | 光センサ集積回路 |
| JPH01205564A (ja) * | 1988-02-12 | 1989-08-17 | Hamamatsu Photonics Kk | 光半導体装置およびその製造方法 |
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| JP2009049317A (ja) * | 2007-08-22 | 2009-03-05 | Nec Electronics Corp | 半導体装置及びその製造方法 |
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