JP3197592B2

JP3197592B2 - 半導体装置の製造方法

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Publication number: JP3197592B2
Application number: JP34453591A
Authority: JP
Inventors: 恵司三田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1991-12-26
Filing date: 1991-12-26
Publication date: 2001-08-13
Anticipated expiration: 2016-08-13
Also published as: JPH05175477A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はホトダイオードとバイポ
ーラＩＣとを一体化した半導体装置の製造方法に関す
る。

【０００２】

【従来の技術】受光素子と周辺回路とを一体化してモノ
リシックに形成した光半導体装置は、受光素子と回路素
子とを別個に作ってハイブリッドＩＣ化したものと異な
り、コストダウンが期待でき、また、外部電磁界による
雑音に対して強いというメリットを持つ。

【０００３】従来の光半導体装置の受光素子としては、
例えば特開昭６１−４７６６４号公報に記載された構造
が公知である。即ち図１８に示す通り、Ｐ型基板（１）
上に形成したＮ型エピタキシャル層（２）と、Ｐ⁺型分
離領域（３）によって分離された島領域（４）と、島領
域（４）の表面に形成したＰ型拡散領域（５）およびＮ
⁺型拡散領域（６）とを有し、Ｐ型拡散領域（５）とＮ
型島領域（４）とのＰＮ接合をホトダイオード（７）と
して構成したものである。（８）はＮ⁺型埋込層であ
る。

【０００４】ところで、ホトダイオード（７）の高性能
化という点では、カソードとなる島領域（４）の比抵抗
を大とし、容量の低減を図るのが良い。そのため同じく
特開昭６１−４７６６４号公報には、ＮＰＮトランジス
タ（９）にＮ型ウェル領域（１０）を形成し、コレクタ
となる領域の不純物濃度を補うことでホトダイオード
（７）の高性能化を図った例が開示されている。

【０００５】

【発明が解決しようとする課題】しかしながら、Ｐ型基
板（１）上にエピタキシャル層（２）を成長させると、
エピタキシャル層（２）は基板（１）からのボロン
（Ｂ）のオートドープや外部からの予期せぬ進入によっ
てＰ型不純物の進入を受ける。そのため、Ｎ型エピタキ
シャル層（２）の高比抵抗化を押し進めるとエピタキシ
ャル層（２）をＮ型に維持することが困難となり、抵抗
値と導電型の制御が困難である欠点があった。また、基
板（１）のＰ型不純物がエピタキシャル層積層工程中、
またはその後の熱処理によってエピタキシャル層にはい
上がり、この不純物プロファイルがあるために、空乏層
が広がりやすい高比抵抗層の厚みが減少してしまう欠点
があった。さらに、ＮＰＮトランジスタ（９）のコレク
タとして適切なウェル領域（１０）とするためには、ウ
ェル領域（１０）は不純物濃度をかなり低く且つ拡散深
さをかなり深く形成する必要がある。このような領域を
分離領域（３）の熱処理で同時に行なうと、熱処理が長
時間になるので、分離領域（３）の横方向拡散によって
エピタキシャル層（２）表面における占有面積が大とな
る欠点があった。

【０００６】

【課題を解決するための手段】本発明は上述した種々の
欠点に鑑み成されたもので、空乏層が広がりやすい高比
抵抗エピタキシャル層を制御性を損なわずに形成するこ
とを第１の目的とし、このような高比抵抗のエピタキシ
ャル層を利用して、高性能のホトダイオード内蔵ＩＣを
形成することを第２の目的とする。第１の目的に対応す
る本願の第１の手段は、比抵抗が例えば４０〜６０Ω・
ｃｍのような高比抵抗の半導体基板（１１）の全面に、
基板（１１）からエピタキシャル層（１２）へのはい上
がり拡散を相殺するような逆導電型の不純物をイオン注
入する工程と、基板（１１）表面にエピタキシャル層
（１２）をノンド−プで積層する工程と、を骨子とす
る。第２の目的に対応する手段は、上記イオン注入を施
した高比抵抗の基板（１１）に、Ｎ⁺型埋め込み層（１
４）を形成する不純物を導入する工程と、下側分離領域
（１６）を形成する不純物を導入する工程と、基板（１
１）上にノンド−プでエピタキシャル層（１７）を積層
する工程と、エピタキシャル層（１７）の表面の埋め込
み層（１４）に対応する部分にＮ型の上側コレクタ領域
（１９）を形成する不純物をイオン注入する工程と、基
板（１１）に熱処理を与えて下側分離領域（１６）と上
側コレクタ領域（１９）を所望深さまで拡散する工程
と、下側分離領域（１６）と連結する上側分離領域（２
０）を形成する工程と、ＮＰＮトランジスタ（１３）の
ベース領域（２３）を形成する工程と、ＮＰＮトランジ
スタ（１３）のエミッタ領域（２４）およびホトダイオ
ード（２６）のＮ⁺型拡散領域（２７）とを形成する工
程と、を具備することで高性能のホトダイオード内蔵Ｉ
Ｃを提供するものである。

【０００７】

【作用】本発明によれば、Ｐ型基板（１１）上にＮ型の
不純物をイオン注入するので、Ｐ型基板（１１）からは
い上がるボロンが形成する比較的高濃度の領域の形成を
前記Ｎ型不純物で相殺できる。また、ノンド−プで形成
しているので、エピタキシャル層をイントリシックに近
い極めて高比抵抗の半導体層に形成できる。エピタキシ
ャル層全体をＮ型に反転させる必要がないので、その抵
抗値の制御は極めて容易である。また、従来の一般的な
基板（１１）の抵抗値（２〜４Ω・ｃｍ）に対して、高
比抵抗（例えば、４０〜６０Ω・ｃｍ）の基板（１１）
の方が、不純物濃度の変動幅が小さい。そのため、一定
のイオン注入条件で、基板（１１）の不純物濃度のばら
つきの全てに一定の効果を上げることができる。

【０００８】また、イントリシックに近い高比抵抗層を
得ることにより、空乏層を基板（１１）に達するまで拡
大でき、ホトダイオード（２６）の容量を低減できる。
さらに、基板（１１）に達するまで空乏層を拡大するこ
とにより、アノード側の空乏層外生成キャリアの発生を
低減できる。カソード側のＮ⁺型拡散領域（２７）にお
いては、エミッタ拡散により高不純物濃度の浅い領域に
形成できるので、空乏層外生成キャリアの発生を抑え、
且つ生成キャリアの走行時間を短縮できる。

【０００９】さらに、上側コレクタ領域（１９）と下側
分離領域（１６）を先に拡散し、続いて上側分離領域
（２０）を形成するので、コレクタ領域（１９）を低不
純物濃度で拡散深さを深く形成することと、分離領域
（１５）の占有面積を低減することとを両立できる。

【００１０】

【実施例】以下に本発明の第１の実施例を図面を参照し
ながら詳細に説明する。図１を参照して、先ず比抵抗が
４０〜６０Ω・ｃｍのＰ型シリコン単結晶基板（１１）
を準備する。図２を参照して、基板（１１）の表面をＨ
Ｆ水溶液などで清浄し、全面にＮ型不純物としてリン
（Ｐ）をド−ズ量１〜３×１０¹⁴、４０ＫｅＶでイオン
注入する。図３を参照して、基板（１１）の表面を洗浄
し、基板（１１）の上にエピタキシャル層（１２）を形
成する。エピタキシャル層（１２）の形成は、基板（１
１）をまず図４に示すようなエピタキシャル成長装置の
反応管（４０）内のサセプタ（４１）に基板（１１）を
設置し、高周波加熱によって基板（１１）を１１４０℃
程度に加熱した状態で、図示するような経路で反応管
（４０）内にSiH₂Cl₂ガスとH₂ガスを導入して、熱分解
法により１０〜１５μのエピタキシャル層（１２）を形
成する。反応管（４０）内にはリン、ボロンなどの供給
源となるガスは一切導入しない。このようにノンド−プ
でエピタキシャル成長すると、基板（１１）はサセプタ
（４１）に図５で示すような凹部（４２）に載置されて
いるだけなので、エピタキシャル成長工程中、常に基板
（１１）の裏面または側面からボロン（Ｂ）が反応管
（４０）内に飛散し、飛散したボロンが前記導入ガスと
共に基板（１１）表面に積層されるオ−トドーピング現
象によって、極めてイントリシック（Ｉ層）に近い、電
気的にはＰ型の特性を有する高比抵抗の半導体層に形成
できる。その比抵抗は、完成時で２００〜１５００Ω・
ｃｍである。また、基板（１１）のボロン（Ｂ）は、エ
ピタキシャル成長工程中、およびその後の各種拡散熱処
理によって、エピタキシャル層（１２）側に拡散され
（はい上がり現象と称する）、その結果エピタキシャル
層（１２）にＰ型拡散領域が形成されて前記エピタキシ
ャル層（１２）の高比抵抗層の厚みを実質的に減少させ
る。これを先の工程で導入したＮ型不純物が相殺する。
Ｎ型不純物が相殺する様子を図６に示す。図６は、完成
後の装置をエピタキシャル層（１２）表面から厚み方向
に抵抗値を測定したものである。表面のＮ⁺型層は後の
実施例で述べるカソ−ド領域である。ノンド−プで積層
したエピタキシャル層（１２）は、１０００Ω・ｃｍ以
上の測定限界以上の抵抗値が得らるのはずなのに、点線
で示す従来のもの（図示Ａ）は、基板（１１）からのは
い上がり拡散がエピタキシャル層（１２）厚の半分以上
あってその分だけ１０００Ω・ｃｍ以上の高比抵抗の領
域が減少している。これに対し、実線で示すように本願
のイオン注入を施したもの（図示Ｂ）は基板（１１）か
らのはい上がり拡散が抑制され、前記高比抵抗の領域が
広くなっている。また、イオン注入した不純物が基板
（１１）表面の抵抗値をも低下させている。イオン注入
する不純物のド−ズ量は、基板（１１）表面の不純物濃
度によって左右される。少ないと前記はい上がり拡散を
相殺する効果が低下し、多いと１点鎖線で図示するよう
（図示Ｃ）に、はい上がり拡散の上方にイオン注入した
不純物が拡散することによる低抵抗の領域が出現して逆
効果となる。尚、このように適切な効果を得ることがで
きるド−ズ量の幅は比較的小さい。しかしながら、基板
（１１）の不純物濃度は製造上の問題によって一定のば
らつきがあり、このばらつきの全てに対して一定の効果
をあげる必要がある。ウエハ毎に基板（１１）の正確な
不純物濃度を測定してド−ズ量を変更すれば全てのウエ
ハに対応できるが、大量のウエハを処理する製造ライン
の中では到底不可能である。そこで本発明では、ＢＩＰ
−ＩＣで一般的に用いられている２〜４Ω・ｃｍの基板
より高比抵抗の基板を利用することによりこの問題を解
決している。今、一例として４０〜６０Ω・ｃｍの基板
（１１）を用いる。この場合、２〜４Ω・ｃｍと４０〜
６０Ω・ｃｍの不純物濃度は、各々（３．４〜８）×１
０¹⁶と（２．２〜３．３）×１０¹⁴となる。抵抗値と不
純物濃度とは指数関数的な関係にあり、抵抗値をある一
定のばらつき幅に収めることが、低抵抗の半導体層より
高抵抗の半導体層の方が容易である。また、上記数値か
ら明らかなように不純物濃度のばらつき幅を小さくでき
る。そのため、低比抵抗の基板（１１）に一定条件でイ
オン注入を施しても、ばらつきの範囲内全てに一定の効
果を上げることは不可能であるのに対し、高比抵抗の基
板（１１）では、ばらつきの範囲内全てに効果を上げる
ことができ、製造条件の設定が容易となる。また、低不
純物濃度であることから、はい上がり拡散自体も少なく
て済む。以上に説明したように、請求項１に対応する本
願の第１の実施例によれば、高比抵抗のエピタキシャル
層（１２）を容易に製造でき、基板（１１）からのはい
上がり拡散を相殺することで高比抵抗の領域の幅を厚く
でき、しかも、製造条件の設定が容易で量産に適する、
半導体装置の製造方法を提供できる。以下に本発明の第
２の実施例を図面を参照しながら詳細に説明する。この
実施例は、先の実施例で得られる高抵抗エピタキシャル
層（１２）を用い、ＢＩＰ−ＩＣの代表的素子であるＮ
ＰＮトランジスタとの共存を図ったものである。図７を
参照して、先ず比抵抗が４０〜６０Ω・ｃｍのＰ型シリ
コン単結晶基板（１１）を準備し、基板（１１）の表面
をＨＦ水溶液などで清浄し、全面にＮ型不純物としてリ
ン（Ｐ）をド−ズ量１〜３×１０¹⁴、４０ＫｅＶでイオ
ン注入する。図８を参照して、基板（１１）表面を熱酸
化して酸化膜（１２１）を形成する。この酸化膜（１２
１）をホトエッチングして選択マスクとし、基板（１
１）表面にＮＰＮトランジスタ（１３）のＮ⁺型埋め込
み層（１４）を形成するアンチモン（Sb）をドープす
る。図９を参照して、埋め込み層（１４）の形成用選択
マスクをそのまま利用してＮＰＮトランジスタ（１３）
の下側コレクタ領域（３１）を形成するリン（Ｐ）を１
０¹⁴程のドーズ量でイオン注入し、熱処理する。尚、埋
め込み層（１４）用不純物の導入と下側コレクタ領域
（３１）用不純物の導入とは、順序が逆でも可能であ
る。図１０を参照して、酸化膜をホトエッチングして選
択マスクを変更し、埋め込み層（１４）を囲むように分
離領域（１５）の下側分離領域（１６）を形成するボロ
ン（Ｂ）をドープする。図１１を参照して、基板（１
１）の表面を洗浄し、基板（１１）の上にエピタキシャ
ル層（１７）を形成する。エピタキシャル層（１７）の
形成は、基板（１１）をまず図４に示すようなエピタキ
シャル成長装置の反応管（４０）内のサセプタ（４１）
に基板（１１）を設置し、高周波加熱によって基板（１
１）を１１４０℃程度に加熱した状態で、図示するよう
な経路で反応管（４０）内にSiH₂Cl₂ガスとH₂ガスを導
入して、熱分解法により１０〜１５μのエピタキシャル
層（１７）を形成する。反応管（４０）内にはリン、ボ
ロンなどの供給源となるガスは一切導入しない。この工
程は、第１の実施例と同様である。

【００１１】図１２を参照して、エピタキシャル層（１
７）の表面を熱酸化して酸化膜（１８）を形成し、これ
をホトエッチングして選択マスクを形成する。そして埋
め込み層（１４）に対応するエピタキシャル層（１７）
表面に、ＮＰＮトランジスタ（１３）のＮ型の上側コレ
クタ領域（１９）を形成するリン（Ｐ）をイオン注入す
る。図１３を参照して、基板（１１）全体に１１００
℃、数時間の熱処理を与えることにより、上側コレクタ
領域（１９）、下側分離領域（１６）、埋め込み層（１
４）、および下側コレクタ領域（３１）を拡散する。こ
の拡散で下側分離領域（１６）はエピタキシャル層（１
７）の厚みの半分より上まで深く１０μ程に拡散され、
上側コレクタ領域（１９）は５〜６μ、下側コレクタ領
域（３１）は７〜９μ拡散されて互いに連結する。図１
４を参照して、エピタキシャル層（１７）の表面から上
側コレクタ領域（１９）を取り囲む分離領域（１５）の
上側分離領域（２０）を形成し、下側分離領域（１６）
と連結することでエピタキシャル層（１７）を第１と第
２の島領域（２１）（２２）に形成する（図１５）。上
側分離領域（２０）は下側分離領域（１６）より拡散深
さを浅くできるので、その分だけ横方向拡散も少なくて
済む。そのため、上側分離領域（２０）の横幅は下側分
離領域（１６）のそれより狭く、占有面積が小さい。

【００１２】図１５を参照して、上側コレクタ領域（１
９）の表面にＰ型不純物を選択拡散してＮＰＮトランジ
スタ（１３）のベース領域（２３）を形成する。この工
程は、上側分離領域（２０）の形成と共用しても良い。
図１６を参照して、エピタキシャル層（１７）表面から
Ｎ型不純物を選択拡散し、ＮＰＮトランジスタ（１３）
のエミッタ領域（２４）、コレクタコンタクト領域（２
５）およびホトダイオード（２６）のＮ⁺型拡散領域
（２７）を形成する。その後、酸化膜（１８）にコン
タクトホールを形成し、Alの堆積とホトエッチングによ
り電極（２８）（２９）（３０）を配設する。

【００１３】上述した製造方法によって形成した装置
は、第１の島領域（２１）のほぼ全面に形成したＮ⁺型
拡散領域（２７）がＰ型エピタキシャル層（１７）とＰ
Ｎ接合を形成することによりホトダイオード（２６）を
形成する。以下にホトダイオード（２６）の動作を説明
する。ホトダイオード（２６）の電極（２９）に接地電
位（ＧＮＤ）を、電極（２８）に＋５Ｖの如き逆バイア
ス電圧を加えると、ホトダイオード（２６）のＰＮ接合
部には空乏層が形成される。空乏層の幅は、エピタキシ
ャル層（１７）を高比抵抗としたことにより１０μ以上
あり、エピタキシャル層（１７）と分離領域（１５）と
の境界部まで、およびエピタキシャル層（１７）と基板
（１１）との境界部まで容易に達する。また、基板（１
１）表面がイオン注入によって高抵抗化しているので、
基板（１１）内部まで拡大することができる。

【００１４】従って、エピタキシャル層（１７）の厚み
に匹敵する極めて厚い空乏層が得られるので、ホトダイ
オード（２６）のキャパシティを低減し応答速度を速め
ることができる。また、本願の構造は島領域（２１）と
分離領域（１５）とでＰＮ接合を形成しないので、従来
例のようにＮ型島領域（４）とＰ⁺型分離領域（３）と
の接合容量が存在せず、この点でもホトダイオード（２
６）のキャパシティを低減できる。

【００１５】一方、空乏層以外でも入射光により電子正
孔対が発生し、空乏層外生成キャリアとなって光電流に
関与する。この空乏層外生成キャリアはＰ型又はＮ型の
領域を拡散電流によって流れた後、空乏層に致達するの
で、拡散時間がホトダイオード（２６）の応答速度を劣
化させる要因となる。しかしながら、Ｎ型領域となるＮ
⁺型拡散領域（２７）は、ＮＰＮトランジスタ（１３）
のエミッタ拡散によって高不純物濃度の領域であるの
で、Ｎ⁺型拡散領域（２７）で発生した空乏層外生成キ
ャリアは寿命が極めて短く、即消滅する。また、消滅し
きれなかった空乏層外生成キャリアは、Ｎ⁺型拡散領域
（２７）が浅い領域であるので、極めて短い時間で空乏
層に達することができる。従って、Ｎ⁺型拡散領域（２
７）で発生した空乏層外生成キャリアはホトダイオード
（２６）の応答速度には殆ど影響しない。

【００１６】さらにＰ型基板（１１）では、エピタキシ
ャル層（１７）の厚みに匹敵する厚い空乏層によって入
射光の大部分が吸収されるので、Ｐ型基板（１１）で発
生する空乏層外生成キャリアは少ない。そのため、遅延
電流が小さくホトダイオード（２６）の応答速度を劣化
させることが無い。そしてさらに、カソード側は高不純
物濃度のＮ⁺型拡散領域（２７）から電極（２８）を取
り出すので直列抵抗を小さくでき、アノード側も高不純
物濃度のＰ⁺型分離領域（１５）から電極（２９）を取
り出すので直列抵抗を小さくできる。従ってホトダイオ
ード（２６）の速度を向上できる。

【００１７】第２の島領域においては、基板（１１）表
面からの拡散による下側コレクタ領域（３１）とエピタ
キシャル層（１７）表面からの拡散による上側コレクタ
領域（１９）とを連結させてエピタキシャル層（１２）
の導電型を反転させるので、ＮＰＮトランジスタ（１
３）を形成することが可能となる。しかも上側分離領域
（２０）の形成より先に上側コレクタ領域（１９）と下
側分離領域（１６）の熱処理（ドライブイン）を行うの
で、ＮＰＮトランジスタ（１３）のコレクタとして適切
な低不純物濃度と拡散深さを有する領域を形成すること
と、分離領域（１５）のエピタキシャル層（１７）表面
における占有面積の縮小を両立できる。従ってホトダイ
オード（２６）の高性能化と、ＮＰＮトランジスタ（１
３）の共存と、ＩＣチップサイズの縮小を実現できる。
尚、上記第２の実施例は下側コレクタ領域（３１）と上
側コレクタ領域（１９）との連結によってコレクタを形
成していたが、図１７に示すように下側コレクタ領域
（３１）を廃止し、上側コレクタ領域（１９）を埋め込
み層（１４）に連結した一方のみの構成としてもよい。
この場合は、先の実施例より工程を一つ省略できる。

【００１８】

【発明の効果】以上に説明した通り、本発明の第１の実
施例によれば、基板（１１）へのＮ型不純物のイオン注
入によって、基板（１１）から上方向へのはい上がり拡
散を抑制し、高抵抗の領域の幅を厚く維持できる利点を
有する。また、高抵抗基板とすることによって、基板
（１１）の不純物濃度のばらつきの幅全てに対して一定
の効果をあげることができ、大量生産が容易であるとい
う利点をも有する。第２の実施例によれば、（１）上記高比抵抗層により厚い空乏層が得られるの
で、ホトダイオード（２６）のキャパシタを低減し、速
度を向上できる。（２）島領域（２１）と分離領域（１５）とでＰＮ接合
を形成しないので、ホトダイオード（２６）のキャパシ
タを低減できる。（３）エミッタ拡散による浅い高不純物濃度のＮ⁺型拡
散領域（２７）でＰＮ接合を形成するので、空乏層外生
成キャリアによる遅延電流が小さく、ホトダイオード
（２６）の応答速度を向上できる。

【００１９】（４）上記厚い空乏層によって入射光の大
部分を吸収できるので、基板（１１）での空乏層外生成
キャリアの発生が少ない。（５）浅いＮ⁺型拡散領域（２７）でＰＮ接合を形成す
るので、波長λが４００ｎｍの如き短波長の光にまで対
応できる。という効果を有する。従って、感度が高く応
答速度に優れたホトダイオード（２６）をＩＣ内に組み
込むことができるものである。

【００２０】さらにＮＰＮトランジスタ（１３）におい
ては、下側コレクタ領域（３１）と上側コレクタ領域
（１９）がＰ型エピタキシャル層（１７）の導電型を反
転させるので、ＮＰＮ型のトランジスタを共存させるこ
とができる。しかも、下側分離領域（１６）と上側コレ
クタ領域（１９）を十分に拡散した後に上側分離領域
（２０）を形成するので、コレクタとして適切な低不純
物濃度と拡散深さを有する領域の形成と、分離領域（１
５）のエピタキシャル層（１７）表面における占有面積
の縮小を両立できる。

【００２１】このように、本発明によれば、Ｐ型エピタ
キシャル層（１７）を形成することによって高性能のホ
トダイオード（２６）を微細化したバイポーラＩＣに組
み込むことができるものである。

【図面の簡単な説明】

【図１】第１の実施例の製造方法を説明する第１の断面
図である。

【図２】第１の実施例の製造方法を説明する第２の断面
図である。

【図３】第１の実施例の製造方法を説明する第３の断面
図である。

【図４】エピタキシャル成長装置を説明する為の断面図
である。

【図５】エピタキシャル成長装置を説明する為の断面図
である。

【図６】比抵抗の分布を説明するための特性図である。

【図７】第２の実施例の製造方法を説明する第１の断面
図である。

【図８】第２の実施例の製造方法を説明する第２の断面
図である。

【図９】第２の実施例の製造方法を説明する第３の断面
図である。

【図１０】第２の実施例の製造方法を説明する第４の断
面図である。

【図１１】第２の実施例の製造方法を説明する第５の断
面図である。

【図１２】第２の実施例の製造方法を説明する第６の断
面図である。

【図１３】第２の実施例の製造方法を説明する第７の断
面図である。

【図１４】第２の実施例の製造方法を説明する第８の断
面図である。

【図１５】第２の実施例の製造方法を説明する第９の断
面図である。

【図１６】第２の実施例の製造方法を説明する第１０の
断面図である。

【図１７】第３の実施例を説明する断面図である。

【図１８】従来例を示す断面図である。

Claims

(57)【特許請求の範囲】

【請求項１】比抵抗が４０〜６０Ω・ｃｍである一導
電型の半導体基板の表面に高比抵抗のエピタキシャル層
を形成し、該高比抵抗層を用いてホトダイオードを構成
する、半導体装置の製造方法において、前記半導体基板の全面に逆導電型の不純物をイオン注入
し、前記半導体基板を、反応容器内に設置し、前記基板を加
熱すると共に、前記反応容器内に、シリコンを形成し且
つシリコンに対してドナーまたはアクセプタ不純物を含
まないガスを導入して、ノンドープの状態で前記エピタ
キシャル層を積層し、前記基板の表面から前記エピタキシャル層にはい上がる
一導電型不純物を前記イオン注入した逆導電型不純物が
相殺するように前記エピタキシャル層を形成したことを
特徴とする半導体装置の製造方法。
【請求項２】一導電型の高比抵抗の半導体基板の全面
に逆導電型の不純物をイオン注入する工程と、前記基板の表面に選択的に逆導電型の埋め込み層を形成
する工程と、前記一導電型の半導体基板の表面に逆導電型の下側コレ
クタ領域を形成する不純物をイオン注入する工程と、前記半導体基板の表面に一導電型の分離領域の下側分離
領域を形成する不純物を導入する工程と、前記基板の上にノンドープの状態でエピタキシャル層を
形成する工程と、前記エピタキシャル層表面の前記埋め込み層と対応する
部分に逆導電型の上側コレクタ領域を形成する不純物を
イオン注入する工程と、前記基板全体に熱処理を与え、前記分離領域の下側分離
領域を上方向に拡散すると共に、前記上側コレクタ領域
と下側コレクタ領域を連結する工程と、前記エピタキシャル層の表面から分離領域の上側分離領
域を形成し、前記下側分離領域と連結して第１と第２の
島領域を形成する工程と、前記第２の島領域の表面に一導電型のベース領域を形成
する工程と、前記第２の島領域に逆導電型のエミッタ領域を、前記第
１の島領域にはホトダイオードのカソードを形成する逆
導電型の拡散領域を形成する工程とを具備することを特
徴とする半導体装置の製造方法。
【請求項３】前記基板は比抵抗が４０〜６０Ω・ｃｍ
であることを特徴とする請求項第２項記載の半導体装置
の製造方法。
【請求項４】前記下側コレクタ領域が省略され、前記
上側コレクタ領域が前記埋め込み層まで達することを特
徴とする請求項第２項記載の半導体装置の製造方法。