JP2557743B2 - 光半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はホトダイオードとバイポ
ーラＩＣとを一体化した光半導体装置の製造方法に関す
る。

【０００２】

【従来の技術】受光素子と周辺回路とを一体化してモノ
リシックに形成した光半導体装置は、受光素子と回路素
子とを別個に作ってハイブリッドＩＣ化したものと異な
り、コストダウンが期待でき、また、外部電磁界による
雑音に対して強いというメリットを持つ。

【０００３】従来の光半導体装置の受光素子としては、
例えば特開昭６１−４７６６４号公報に記載された構造
が公知である。即ち図２０に示す通り、Ｐ型基板（１）
上に形成したＮ型エピタキシャル層（２）と、Ｐ⁺型分
離領域（３）によって分離された島領域（４）と、島領
域（４）の表面に形成したＰ型拡散領域（５）およびＮ
⁺型拡散領域（６）とを有し、Ｐ型拡散領域（５）とＮ
型島領域（４）とのＰＮ接合をホトダイオード（７）と
して構成したものである。（８）はＮ⁺型埋込層であ
る。

【０００４】ところで、ホトダイオード（７）の高性能
化という点では、カソードとなる島領域（４）の比抵抗
を大とし、容量の低減を図るのが良い。そのため同じく
特開昭６１−４７６６４号公報には、ＮＰＮトランジス
タ（９）にＮ型ウェル領域（１０）を形成し、コレクタ
となる領域の不純物濃度を補うことでホトダイオード
（７）の高性能化を図った例が開示されている。

【０００５】

【発明が解決しようとする課題】しかしながら、Ｐ型基
板（１）上にエピタキシャル層（２）を成長させると、
エピタキシャル層（２）は基板（１）からのボロン
（Ｂ）のオートドープや外部からの予期せぬ進入によっ
てＰ型不純物の進入を受ける。そのため、Ｎ型エピタキ
シャル層（２）の高比抵抗化を押し進めるとエピタキシ
ャル層（２）をＮ型に維持することが困難となり、抵抗
値と導電型の制御が困難である欠点があった。

【０００６】また、上述した状況により高比抵抗化でき
ないので、ホトダイオード（７）のＰＮ接合部に形成さ
れる空乏層の幅を拡大できず、そのためホトダイオード
（７）の特性を左右する接合容量を十分に低減できない
欠点があった。さらに、Ｐ型拡散領域（５）やエピタキ
シャル層（２）の深部等で発生する空乏層外生成キャリ
アの走行時間によって、ホトダイオード（７）の応答速
度が劣化する欠点があった。

【０００７】さらに、ＮＰＮトランジスタ（９）のコレ
クタとして適切なウェル領域（１０）とするためには、
ウェル領域（１０）は不純物濃度をかなり低く且つ拡散
深さをかなり深く形成する必要がある。このような領域
を分離領域（３）の熱処理で同時に行なうと、熱処理が
長時間になるので、分離領域（３）の横方向拡散によっ
てエピタキシャル層（２）表面における占有面積が大と
なる欠点があった。

【０００８】

【課題を解決するための手段】本発明は上述した種々の
欠点に鑑み成されたもので、Ｐ型基板（１１）の表面に
Ｎ⁺型埋め込み層（１４）を形成する不純物とＰ⁺型分離
領域（１５）の下側分離領域（１６）を形成する不純物
を導入する工程と、基板（１１）上にＰ型のエピタキシ
ャル層（１７）を積層する工程と、エピタキシャル層
（１７）の表面の埋め込み層（１４）に対応する部分に
Ｎ型のコレクタ領域（１９）を形成する不純物をイオン
注入する工程と、基板（１１）に熱処理を与えて下側分
離領域（１６）とコレクタ領域（１９）を所望深さまで
拡散する工程と、下側分離領域（１６）と連結する上側
分離領域（２０）を形成する工程と、ＮＰＮトランジス
タ（１３）のベース領域（２３）を形成する工程と、Ｎ
ＰＮトランジスタ（１３）のエミッタ領域（２４）およ
びホトダイオード（２６）のＮ⁺型拡散領域（２７）と
を形成する工程と、を具備することで高性能のホトダイ
オード内蔵ＩＣを提供するものである。

【０００９】

【作用】本発明によれば、Ｐ型基板（１１）上にＰ型の
エピタキシャル層（１７）を形成するので、基板（１
１）からのオートドープによるＰ型不純物を相殺させる
必要が無い。そのため、イントリシックに近い高比抵抗
層を容易に製造することができる。

【００１０】また、イントリシックに近い高比抵抗層を
得ることにより、空乏層を基板（１１）に達するまで拡
大でき、ホトダイオード（２６）の容量を低減できる。
さらに、基板（１１）に達するまで空乏層を拡大するこ
とにより、アノード側の空乏層外生成キャリアの発生を
低減できる。カソード側のＮ⁺型拡散領域（２７）にお
いては、エミッタ拡散により高不純物濃度の浅い領域に
形成できるので、空乏層外生成キャリアの発生を抑え、
且つ生成キャリアの走行時間を短縮できる。

【００１１】さらに、コレクタ領域（１９）と下側分離
領域（１６）を先に拡散し、続いて上側分離領域（２
０）を形成するので、コレクタ領域（１９）を低不純物
濃度で拡散深さを深く形成することと、分離領域（１
５）の占有面積を低減することとを両立できる。

【００１２】

【実施例】以下に本発明の一実施例を図面を参照しなが
ら詳細に説明する。先ず比抵抗が４０〜６０Ω・ｃｍの
Ｐ型シリコン単結晶基板（１１）を準備し、基板（１
１）表面を熱酸化して酸化膜（１２）を形成する。この
酸化膜（１２）をホトエッチングして選択マスクとし、
基板（１１）表面にＮＰＮトランジスタ（１３）のＮ⁺
型埋め込み層（１４）を形成するアンチモン（Sb）をド
ープする（図１）。

【００１３】次いで選択マスクを変更し、埋め込み層
（１４）を囲むように分離領域（１５）の下側分離領域
（１６）を形成するボロン（Ｂ）をドープする（図
２）。次いで選択マスクとして用いた酸化膜（１２）を
全て除去し、基板（１１）をエピタキシャル成長装置の
サセプタ上に配置し、ランプ加熱によって基板（１１）
に１１４０℃程度の高温を与えると共に反応管内にSiH₂
Cl₂ガスとＨ₂ガスを導入することにより膜厚１０〜１５
μのノンドープのエピタキシャル層（１７）を成長させ
る。この様にノンドープで成長させると、基板（１１）
からのボロン（Ｂ）のオートドーピングによってエピタ
キシャル層（１７）全部をイントリシックに近い比抵抗
２００〜１５００Ω・ｃｍ（完成時）のＰ^-型層に形成
できる（図３）。

【００１４】次いでエピタキシャル層（１７）の表面を
熱酸化して酸化膜（１８）を形成し、これをホトエッチ
ングして選択マスクを形成する。そして埋め込み層（１
４）に対応するエピタキシャル層（１７）表面に、ＮＰ
Ｎトランジスタ（１３）のＮ型コレクタ領域（１９）を
形成するリン（Ｐ）をイオン注入する（図４）。次いで
基板（１１）全体に１１００℃、数時間の熱処理を与え
ることにより、コレクタ領域（１９）、下側分離領域
（１６）および埋め込み層（１４）を拡散する。この拡
散で下側分離領域（１６）はエピタキシャル層（１７）
の厚みの半分より上まで深く拡散され、コレクタ領域
（１９）はＮ⁺型埋め込み層（１４）と連結するまで深
く拡散される（図５）。

【００１５】次いでエピタキシャル層（１７）の表面か
ら分離領域（１５）の上側分離領域（２０）を形成し、
下側分離領域（１６）と連結することでエピタキシャル
層（１７）を第１と第２の島領域（２１）（２２）に形
成する（図６）。上側分離領域（２０）は下側分離領域
（１６）より拡散深さを浅くできるので、その分だけ横
方向拡散も少なくて済む。そのため、上側分離領域（２
０）の横幅は下側分離領域（１６）のそれより狭く、占
有面積が小さい。

【００１６】次いで、コレクタ領域（１９）の表面にＰ
型不純物を選択拡散してＮＰＮトランジスタ（１３）の
ベース領域（２３）を形成する（図７）。この工程は、
上側分離領域（２０）の形成と共用しても良い。次い
で、エピタキシャル層（１７）表面からＮ型不純物を選
択拡散し、ＮＰＮトランジスタ（１３）のエミッタ領域
（２４）、コレクタコンタクト領域（２５）およびホト
ダイオード（２６）のＮ⁺型拡散領域（２７）を形成す
る。その後、酸化膜（１８）にコンタクトホールを形成
し、Alの堆積とホトエッチングにより電極（２８）（２
９）（３０）を配設する（図８）。

【００１７】次に、本発明の第２の実施例を図９〜図１
７を用いて説明する。先の実施例と異なるのは、第２の
島領域（２２）をコレクタ領域（１９）と第２の埋め込
み層（３１）とでＮ型反転させた点である。先ず比抵抗
が４０〜６０Ω・ｃｍのＰ型シリコン単結晶基板（１
１）を準備し、基板（１１）表面を熱酸化して酸化膜
（１２）を形成する。この酸化膜（１２）をホトエッチ
ングして選択マスクとし、基板（１１）表面にＮＰＮト
ランジスタ（１３）のＮ⁺型埋め込み層（１４）を形成
するアンチモン（Sb）をドープする（図９）。

【００１８】次いで、埋め込み層（１４）形成用選択マ
スクをそのまま利用してＮＰＮトランジスタ（１３）の
第２の埋め込み層（３１）を形成するリン（Ｐ）を１０
¹⁴程のドーズ量でイオン注入する（図１０）。尚、埋め
込み層（１４）用不純物の導入と第２の埋め込み層（３
１）用不純物の導入とは、順序が逆でも可能である。次
いで選択マスクを変更し、埋め込み層（１４）を囲むよ
うに分離領域（１５）の下側分離領域（１６）を形成す
るボロン（Ｂ）をドープする（図１１）。

【００１９】次いで選択マスクとして用いた酸化膜（１
２）を全て除去し、基板（１１）をエピタキシャル成長
装置のサセプタ上に配置し、ランプ加熱によって基板
（１１）に１１４０℃程度の高温を与えると共に反応管
内にSiH₂Cl₂ガスとＨ₂ガスを導入することにより膜厚１
０〜１５μのノンドープのエピタキシャル層（１７）を
成長させる。この様にノンドープで成長させると、基板
（１１）からのボロン（Ｂ）のオートドーピングによっ
てエピタキシャル層（１７）全部を完成時でイントリシ
ックに近い比抵抗２００〜１５００Ω・ｃｍのＰ^-型層
にすることができる（図１２）。

【００２０】次いでエピタキシャル層（１７）の表面を
熱酸化して酸化膜（１８）を形成し、これをホトエッチ
ングして選択マスクを形成する。そして第２の埋め込み
層（３１）に対応するエピタキシャル層（１７）表面
に、ＮＰＮトランジスタ（１３）のＮ型コレクタ領域
（１９）を形成するリン（Ｐ）を１０¹⁴程のドーズ量で
イオン注入する（図１３）。

【００２１】次いで基板（１１）全体に１１００℃、数
時間の熱処理を与えることにより、コレクタ領域（１
９）、下側分離領域（１６）、埋め込み層（１４）、お
よび第２の埋め込み層（３１）を拡散する。この拡散で
下側分離領域（１６）はエピタキシャル層（１７）の厚
みの半分より上まで深く１０μ程に拡散され、コレクタ
領域（１９）は５〜６μ、第２の埋め込み層（３１）は
７〜９μ拡散されて互いに連結する（図１４）。

【００２２】次いでエピタキシャル層（１７）の表面か
らコレクタ領域（１９）を取り囲む分離領域（１５）の
上側分離領域（２０）を形成し、下側分離領域（１６）
と連結することでエピタキシャル層（１７）を第１と第
２の島領域（２１）（２２）に形成する（図１５）。上
側分離領域（２０）は下側分離領域（１６）より拡散深
さを浅くできるので、その分だけ横方向拡散も少なくて
済む。そのため、上側分離領域（２０）の横幅は下側分
離領域（１６）のそれより狭く、占有面積が小さい。

【００２３】次いで、コレクタ領域（１９）の表面にＰ
型不純物を選択拡散してＮＰＮトランジスタ（１３）の
ベース領域（２３）を形成する（図１６）。この工程
は、上側分離領域（２０）の形成と共用しても良い。次
いで、エピタキシャル層（１７）表面からＮ型不純物を
選択拡散し、ＮＰＮトランジスタ（１３）のエミッタ領
域（２４）、コレクタコンタクト領域（２５）およびホ
トダイオード（２６）のＮ⁺型拡散領域（２７）を形成
する。その後、酸化膜（１８）にコンタクトホールを形
成し、Alの堆積とホトエッチングにより電極（２８）
（２９）（３０）を配設する（図１７）。

【００２４】上述した製造方法によって形成した装置
は、第１の島領域（２１）のほぼ全面に形成したＮ⁺型
拡散領域（２７）がＰ型エピタキシャル層（１７）とＰ
Ｎ接合を形成することによりホトダイオード（２６）を
形成する。以下にホトダイオード（２６）の動作を説明
する。ホトダイオード（２６）の電極（２９）に接地電
位（ＧＮＤ）を、電極（２８）に＋５Ｖの如き逆バイア
ス電圧を加えると、ホトダイオード（２６）のＰＮ接合
部には図１８に示す空乏層（３２）が形成される。空乏
層（３２）の幅は、エピタキシャル層（１７）を高比抵
抗としたことにより１０μ以上あり、エピタキシャル層
（１７）と分離領域（１５）との境界部まで、およびエ
ピタキシャル層（１７）と基板（１１）との境界部まで
容易に達する。基板（１１）として比抵抗が４０〜６０
Ω・ｃｍのものを使用すると、基板（１１）内部まで拡
大することができる。

【００２５】従って、エピタキシャル層（１７）の厚み
に匹敵する極めて厚い空乏層（３２）が得られるので、
ホトダイオード（２６）のキャパシティを低減し応答速
度を速めることができる。また、本願の構造は島領域
（２１）と分離領域（１５）とでＰＮ接合を形成しない
ので、図２０の例でみられたＮ型島領域（４）とＰ⁺型
分離領域（３）との接合容量が存在せず、この点でもホ
トダイオード（２６）のキャパシティを低減できる。

【００２６】一方、空乏層（３２）以外でも入射光によ
り電子正孔対が発生し、空乏層外生成キャリア（３３）
となって光電流に関与する。この空乏層外生成キャリア
（３３）は図１９に示すようにＰ型又はＮ型の領域を拡
散した後、空乏層（３２）に致達するので、拡散時間が
ホトダイオード（２６）の応答速度を劣化させる要因と
なる。しかしながら、Ｎ型領域となるＮ⁺型拡散領域
（２７）は、ＮＰＮトランジスタ（１３）のエミッタ拡
散によって高不純物濃度の領域であるので、Ｎ⁺型拡散
領域（２７）で発生した空乏層外生成キャリア（３３）
は寿命が極めて短く、即消滅する。また、消滅しきれな
かった空乏層外生成キャリア（３３）は、Ｎ⁺型拡散領
域（２７）が浅い領域であるので、極めて短い時間で空
乏層（３２）に達することができる。従って、Ｎ⁺型拡
散領域（２７）で発生した空乏層外生成キャリア（３
３）はホトダイオード（２６）の応答速度には殆ど影響
しない。

【００２７】さらにＰ型基板（１１）では、エピタキシ
ャル層（１７）の厚みに匹敵する厚い空乏層（３２）に
よって入射光の大部分が吸収されるので、Ｐ型基板（１
１）で発生する空乏層外生成キャリア（３３）は少な
い。そのため、遅延電流が小さくホトダイオード（２
６）の応答速度を劣化させることが無い。そしてさら
に、カソード側は高不純物濃度のＮ⁺型拡散領域（２
７）から電極（２８）を取り出すので直列抵抗を小さく
でき、アノード側も高不純物濃度のＰ ⁺型分離領域（１
５）から電極（２９）を取り出すので直列抵抗を小さく
できる。従ってホトダイオード（２６）の速度を向上で
きる。

【００２８】第２の島領域（２２）においては、Ｎ型コ
レクタ領域（１９）が第２の島領域（２２）の導電型を
反転させるので、ＮＰＮトランジスタ（１３）を形成す
ることが可能となる。しかも上側分離領域（２０）の形
成より先にコレクタ領域（１９）と下側分離領域（１
６）の熱処理（ドライブイン）を行うので、ＮＰＮトラ
ンジスタ（１３）のコレクタとして適切な低不純物濃度
と拡散深さを有する領域を形成することと、分離領域
（１５）のエピタキシャル層（１７）表面における占有
面積の縮小を両立できる。従ってホトダイオード（２
６）の高性能化と、ＮＰＮトランジスタ（１３）の共存
と、ＩＣチップサイズの縮小を実現できる。

【００２９】また、第２の実施例によれば、基板（１
１）表面からの拡散による第２の埋め込み層（３１）と
エピタキシャル層（１７）表面からの拡散によるコレク
タ領域（１９）とを連結させるので、エピタキシャル層
（１７）を厚くできる他、拡散時間を短縮できる。さら
に、第２の埋め込み層（３１）は基板（１１）に近づく
につれて不純物濃度が高くなるので、ＮＰＮトランジス
タ（１３）のＶ_CE(sat)を小さくできる。

【００３０】

【発明の効果】以上に説明した通り、本発明によれば、
Ｐ型基板（１１）上にＰ^-型エピタキシャル層（１
７）を積層するので、Ｎ型反転したエピタキシャル層を
積層するのに比べ、高比抵抗層が安定して得られる。

【００３１】 上記高比抵抗層により厚い空乏層（３
２）が得られるので、ホトダイオード（２６）のキャパ
シタを低減し、速度を向上できる。 島領域（２１）
と分離領域（１５）とでＰＮ接合を形成しないので、ホ
トダイオード（２６）のキャパシタを低減できる。
エミッタ拡散による浅い高不純物濃度のＮ⁺型拡散領域
（２７）でＰＮ接合を形成するので、空乏層外生成キャ
リア（３３）による遅延電流が小さく、ホトダイオード
（２６）の応答速度を向上できる。

【００３２】 上記厚い空乏層（３２）によって入射
光の大部分を吸収できるので、基板（１１）での空乏層
外生成キャリア（３３）の発生が少ない。 浅いＮ⁺
型拡散領域（２７）でＰＮ接合を形成するので、波長λ
が４００ｎｍの如き短波長の光にまて対応できる。とい
う効果を有する。従って、感度が高く応答速度に優れた
ホトダイオード（２６）をＩＣ内に組み込むことができ
るものである。

【００３３】さらにＮＰＮトランジスタ（１３）におい
ては、コレクタ領域（１９）がＰ型エピタキシャル層
（１７）の導電型を反転させるので、ＮＰＮ型のトラン
ジスタを共存させることができる。しかも、 下側分
離領域（１６）とコレクタ領域（１９）を十分に拡散し
た後に上側分離領域（２０）を形成するので、コレクタ
として適切な低不純物濃度と拡散深さを有する領域の形
成と、分離領域（１５）のエピタキシャル層（１７）表
面における占有面積の縮小を両立できる。

【００３４】 第２の実施例によれば、基板（１１）
表面からの拡散による第２の埋め込み層（３１）とエピ
タキシャル層（１７）表面からの拡散によるコレクタ領
域（１９）とを連結させるので、エピタキシャル層（１
７）を厚くしてホトダイオード（２６）の高性能化を図
れる他、熱処理時間を短縮できる、第１の実施例よりＶ
_CE(sat)を低減できるという効果を有する。

【００３５】このように、本発明によれば、Ｐ型エピタ
キシャル層（１７）を形成することによって高性能のホ
トダイオード（２６）を微細化したバイポーラＩＣに組
み込むことができるものである。

【図面の簡単な説明】

【図１】本発明の製造方法を説明する第１の断面図であ
る。

【図２】本発明の製造方法を説明する第２の断面図であ
る。

【図３】本発明の製造方法を説明する第３の断面図であ
る。

【図４】本発明の製造方法を説明する第４の断面図であ
る。

【図５】本発明の製造方法を説明する第５の断面図であ
る。

【図６】本発明の製造方法を説明する第６の断面図であ
る。

【図７】本発明の製造方法を説明する第７の断面図であ
る。

【図８】本発明の製造方法を説明する第８の断面図であ
る。

【図９】本発明の第２の実施例を説明する第１の図面で
ある。

【図１０】本発明の第２の実施例を説明する第２の図面
である。

【図１１】本発明の第２の実施例を説明する第３の図面
である。

【図１２】本発明の第２の実施例を説明する第４の図面
である。

【図１３】本発明の第２の実施例を説明する第５の図面
である。

【図１４】本発明の第２の実施例を説明する第６の図面
である。

【図１５】本発明の第２の実施例を説明する第７の図面
である。

【図１６】本発明の第２の実施例を説明する第８の図面
である。

【図１７】本発明の第２の実施例を説明する第９の図面
である。

【図１８】ホトダイオード（２６）を示す断面図であ
る。

【図１９】ホトダイオード（２６）のバンド図である。

【図２０】従来例を示す断面図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 高田 忠良 守口市京阪本通２丁目18番地 三洋電機 株式会社内 (56)参考文献 特開 平１−205564（ＪＰ，Ａ)

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 一導電型の半導体基板の表面に逆導電型
   の埋め込み層を形成する不純物を導入する工程と、前記
   半導体基板の表面に一導電型の分離領域の下側分離領域
   を形成する不純物を導入する工程と、前記基板上に一導
   電型のエピタキシャル層を積層する工程と、前記エピタ
   キシャル層表面の前記埋め込み層と対応する部分に逆導
   電型のコレクタ領域を形成する不純物をイオン注入する
   工程と、前記基板全体に熱処理を与え、前記分離領域の
   下側分離領域を上方向に拡散すると共に、前記コレクタ
   領域を下方向に拡散する工程と、前記エピタキシャル層
   の表面から分離領域の上側分離領域を形成し、前記下側
   分離領域と連結して第１と第２の島領域を形成する工程
   と、前記第２の島領域の表面に一導電型のベース領域を
   形成する工程と、前記第２の島領域に逆導電型のエミッ
   タ領域を、前記第１の島領域にはホトダイオードのＰＮ
   接合を形成する逆導電型の拡散領域を形成する工程とを
   具備することを特徴とする光半導体装置の製造方法。
2. 【請求項２】 前記基板は比抵抗が４０〜６０Ω・ｃｍ
   であることを特徴とする請求項第１項記載の光半導体装
   置の製造方法。
3. 【請求項３】 前記エピタキシャル層は比抵抗が２００
   〜１５００Ω・ｃｍであることを特徴とする請求項第１
   項記載の光半導体装置の製造方法。
4. 【請求項４】 一導電型の半導体基板の表面の同じ領域
   に逆導電型の埋め込み層を形成する不純物と逆導電型の
   第２の埋め込み層を形成する不純物を導入する工程と、
   前記半導体基板の表面に一導電型の分離領域の下側分離
   領域を形成する不純物を導入する工程と、前記基板上に
   一導電型のエピタキシャル層を積層する工程と、前記エ
   ピタキシャル層表面の前記埋め込み層と対応する部分に
   逆導電型のコレクタ領域を形成する不純物をイオン注入
   する工程と、前記基板全体に熱処理を与え、前記分離領
   域の下側分離領域を上方向に拡散すると共に、前記コレ
   クタ領域と前記第２の埋め込み層を連結するように拡散
   する工程と、前記エピタキシャル層の表面から分離領域
   の上側分離領域を形成し、前記下側分離領域を連結して
   第１と第２の島領域を形成する工程と、前記第２の島領
   域の表面に一導電型のベース領域を形成する工程と、前
   記第２の島領域に逆導電型のエミッタ領域を、前記第１
   の島領域にはホトダイオードのＰＮ接合を形成する逆導
   電型の拡散領域を形成する工程とを具備することを特徴
   とする光半導体装置の製造方法。
5. 【請求項５】 前記エピタキシャル層は比抵抗が２００
   〜１５００Ω・ｃｍであることを特徴とする請求項第４
   項記載の光半導体装置の製造方法。
6. 【請求項６】 前記第１の島領域の逆導電型拡散領域は
   前記第２の島領域のエミッタ拡散によるものであること
   を特徴とする請求項第４項記載の光半導体装置の製造方
   法。
7. 【請求項７】 前記エピタキシャル層はノンドープで積
   層し前記基板からのオートドープにより一導電型半導体
   層とすることを特徴とする請求項第４項記載の光半導体
   装置の製造方法。