KR100208643B1 - 광 반도체 장치 및 그 제조 방법 - Google Patents

광 반도체 장치 및 그 제조 방법 Download PDF

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Abstract

고속 포토 다이오드와 NPN 트랜지스터를 일체화 공존시키는 것을 목적으로 한다.
P형 기판(23)상에 높은 비저항의 제1에피택셜층(24)를 비 도프로 형성하고, 그위에 높은 비저항의 제2에피택셜층(25)를 비도프로 형성한다. 제2에피택셜층(25)의 표면에 N형 불순물을 확산해서 NPN 트랜지스터(22)의 콜렉터 영역(36)으로 한다. 에미터 확산으로 제2에피택셜층(25) 표면에 N+형 캐소드 영역(31)을 형성해서 포토 다이오드(21)로 한다. 제1 및 제2의 에피택셜층(24 및 25)를 함께 높은 비저항층으로 하므로, 이들의 두께의 합에 동등한 정도의 두꺼운 공핍층을 얻을 수 있다. 또한, 비 도프로 형성함으로써, 높은 비저항층을 안정하게 제어성이 좋게, 장치의 오염도 없게 할 수 있다.

Description

광 반도체 장치 및 그 제조 방법
제1도는 본 발명의 광 반도체 장치를 설명하기 위한 단면도.
제2도는 제1도의 제조 방법을 설명하는 제1도면.
제3도는 제1도의 제조 방법을 설명하는 제2도면.
제4도는 제1도의 제조 방법을 설명하는 제3도면.
제5도는 제1도의 제조 방법을 설명하는 제4도면.
제6도는 제1도의 제조 방법을 설명하는 제5도면.
제7도는 제1도의 제조 방법을 설명하는 제6도면.
제8도는 제1도의 제조 방법을 설명하는 제7도면.
제9도는 제1도의 제조 방법을 설명하는 제8도면.
제10도는 종래예를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 포토 다이오드 22 : NPN 트랜지스터
23 : P형 기판 24 : 제1에피택셜층
25 : 제2에피택셜층 31 : 캐소드 영역
36 : 콜렉터 영역 37 : 베이스 영역
본 발명은 포토 다이오드와 비이폴라 IC를 일체화한 광 반도체 장치에 관한 것이다.
수광 소자와 주변 회로를 일체화해서 모놀리식으로 형성한 광 반도체 장치는 수광 소자와 회로 소자를 별개로 만들어서 하이브리드 IC화한 것과 달리, 비용 절감이 가능하고 또 외부 전자계에 의한 잡음에 대해 강하다는 장점이 있다.
이와 같은 광 반도체 장치의 종래 구조에서, 예를 들면 일본국 특허 공개 (평) 제1-205564호 공보에 기재된 것이 공지되어 있다. 이것을 제10도에 도시한다. 제10도에서, 참조 번호(1)은 P형 반도체 기판, 참조 번호(2)는 P형 에피택셜층, 참조 번호(3)은 N형 에피택셜층, 참조 번호(4)는 P+형 분리 영역, 참조 번호(5)는 N+형 확산 영역, 참조 번호(6)는 N+형 매립층, 참조 번호(7)은 P형 베이스 영역, 참조 번호(8)은 N+형 에미터 영역이다. 포토 다이오드(9)는 P형 에피택셜층(2)와 N형 에피택셜층(3)과의 PN접합으로 형성하여, N+형 확산 영역(5)를 캐소드로 하고, 분리 영역(4)를 애노드로 한 것이다. NPN 트랜지스터(10)은 P형 에피택셜층(2)와 N형 에피택셜층(3)과의 경계에 매립층(6)을 설치하고, N형 에피택셜층(3)을 콜렉터로 한 것이다. 그리고, 기판(1)에서의 오토 도프층(11)에 의해 가속 전계를 형성해서, 공핍층 보다 심부(深部)영역에서 발생한 캐리어의 이동을 용이하게 한 것이다.
그러나, 포토 다이오드(9)의 고속 응답성이라는 점에서 공핍층의 폭을 넓혀서 공핍층외 생성 캐리어의 발생을 억제하는 것이 좋다. 제10도의 구조에서는 N형 에피택셜층(3)이 NPN 트랜지스터(10)의 콜렉터로서 바람직한 불순물 농도이기 때문에 공핍층이 확장되기 어렵고, 또 P형 에피택셜층(2)는 기판(1)에서의 붕소(B)의 열확산에 의한 오토 도프층(11)이 있기 때문에 기판(1)까지 공핍층을 확장하기 곤란한 결점이 있었다.
또한 제조적인 문제로서, P형 에피택셜층(2)를 형성하고자 하면 공급한 억셉터 불순물에 의해 장치내가 오염되기 때문에, N형 에피택셜용의 장치와는 분리해야 하고, 다른 바이폴라 IC와의 라인 공용화가 곤란한 결점이 있었다.
본 발명은 상술한 종래의 결점을 감안하여 이루어진 것으로, 기판(23)상에 형성한 높은 비저항의 제1 및 제2 에피택셜층(24 및 25)와, 제1 및 제2 에피택셜층(24 및 25)를 분리하는 분리 영역(26)과, 제2 에피택셜층(25)의 표면에 형성한 N형 콜렉터 영역(36)과, NPN 트랜지스터(21)을 구성하는 베이스 영역(37)과 에미터 영역(38)과, 제2 에피택셜층(25)의 표면에 형성한 포토 다이오드(21)의 N+캐소드 영역(31)을 구비함으로써 NPN 트랜지스터(22)와 고속 포토 다이오드(21)을 공존시킨 광 반도체 장치를 제공하기 위한 것이다.
또 제법상의 특징으로서, 제1 및 제2 에피택셜층(24 및 25)를 비 도프로 형성하는 것을 골자로 한다.
본 발명에 따르면, 제1 및 제2 에피택셜층(24 및 25)를 모두 높은 비저항층으로 했으므로, 이들 두께의 합과 같은 정도의 두꺼운 공핍층을 얻을 수 있다. 또 비 도프로 형성함으로써, 높은 비저항층을 안정하고 제어성 좋게, 장치의 오염도 없이 실시할 수 있다.
이하, 본 발명의 한 실시예를 도면을 참조하여 상세히 설명한다.
제1도는 포토 다이오드(21)과 NPN 트랜지스터(22)를 내장한 IC의 단면도이다. 제1도에서, 참조 번호(23)은 P형 단결정 실리콘 반도체 기판, 참조 번호(24)는 기판(23)상에 기상 성장법으로 형서한 두께 15-20인 P형의 제1 에피택셜층, 참조 번호(25)는 제1 에피택셜층(24)상에 기상 성장법에 의해 형성된 두께 4-6인 P형의 제2 에피택셜층이다. 기판(23)은 일반적인 바이폴라 IC의 것(2-4 )보다 불순물 농도가 낮은 40-60 의 비저항인 것을 이용하고, 제1 에피택셜층(24)는 비 도프로 적층함으로써 적층시에 1000-1500 , 확산 영역을 형성하기 위한 열처리후의 완성시에 200-1500 의 비저항을 갖는다. 제2 에피택셜층(25)도 마찬가지로 완성시에 200-1500 의 비저항을 갖는다. 통상의 바이폴라 IC에서 이용하는 에피택셜층의 비저항은 1.0-2.0 이다.
제1 및 제2 에피택셜층(24 및 25)는 이들을 완전히 관통하는 P+형 분리 영역(26)에 의해 포토 다이오드(21)의 형성 성분과 NPN 트랜지스터(22)의 형성 성분으로 전기적으로 분리된다. 이 분리 영역(26)은 기판(23) 표면에서 상하 방향으로 확산한 제1 분리 영역(27)과, 제1 및 제2 에피택셜층(24 및 25)의 경계에서 상하 방향으로 확산한 제2 분리 영역(28)과, 제2에피택셜층(25) 표면에서 형성한 제3분리 영역(29)로 이루어지고, 이들 세개의 영역을 연결함으로써 제1 및 제2 에피택셜층(24 및 25)를 섬모양 영역으로 분리한다.
포토 다이오드(21)부의 제2에피택셜층(25) 표면에는 포토 다이오드(21)의 캐소드를 도출하는 N+형 확산 영역(31)을 대략 전면에 형성한다. 제2에피택셜층(25)의 표면은 산화막(32)로 덮히고, 산화막(32)를 부분적으로 개공한 접촉 구멍을 통해 캐소드 전극(33)이 N+형 확산 영역(31)에 접촉한다. 또, 분리 영역(26)을 포토 다이오드(21)의 애노드측의 낮은 저항 도출 영역으로서 애노드 전극(34)가 분리 영역(26) 표면에 접촉한다.
NPN 트랜지스터(22)부의 제1 및 제2 에피택셜층(24 및 25)의 경계부에는 N+형 매립층(35)가 매립되어 있다. 매립층(35)상방의 제2 에피택셜층(25) 표면에는 제2 에피택셜층(25)의 비저항을 증대하여 NPN 트랜지스터(22)의 콜렉터로 되는 N형 콜렉터 영역(36)이 매립층(35)와 연결되도록 형성되어 있다. 콜렉터 영역(36)의 표면에는 NPN 트랜지스터(22)의 P형 베이스 영역(37), N+형 에미터 영역(38), 및 N+형 콜렉터 접촉 영역(39)를 형성한다. 각 확산 영역상에는 Al 전극(40)이 접촉하고, 산화막(32)상을 연장하는 도시하지 않은 Al 배선이 각 소자를 연결함으로써, 포토 다이오드(21)이 광 신호 입력부를 구성하고, NPN 트랜지스터(22)가 다른 소자와 함께 신호 처리 회로를 구성한다.
이러한 구조에 있어서 포토 다이오드(21)은 캐소드 전극(33)에 +5V의 Vcc 전위를, 애노드 전극(34)에 GND 전위를 인가한 역 바이어스 상태로 동작된다. 제1 및 제2 에피택셜층(24 및 25)를 P형의 높은 비저항층으로 했으므로, 상기 역 바이어스를 공급하면 N+캐소드 영역(31)과 제2 에피택셜층(25)와의 접합면에서 공핍층이 제1 및 제2 에피택셜층(24 및 25)내로 크게 확대되고, 그 두께는 제1 및 제2 에피택셜층(24 및 25)의 두께의 합에 대등한 정도의 두께(20-30)에 달한다.
포토 다이오드(21)부에 파장 80㎚인 광이 입사하면, 입사광은 실리콘 표면에서 20㎚이상의 깊이까지 도달한다. 이러한 입사광에 의해 광 생성 캐리어 발생하고, 캐리어의 이동에 의해 광 전류로 된다. 상기 광 생성 캐리어의 발생은 공핍층내에서 발생하는 공핍층내 생성 캐리어와 공핍층외에서 발생하는 공핍층의 생성 캐리어로 대별된다. 공핍층내 생성 캐리어는 전계에 끌려서 순간적으로 이동할 수 있지만, 공핍층외 생성 캐리어는 확산에 의해 이동하기 때문에 응답이 둔해진다. 본원 구성에 따르면, 제1 및 제2 에피택셜층(24 및 25) 전체에 결쳐 확대되는 두꺼운 공핍층에서 입사광을 수용하므로, 거의 모두를 공핍층내 생성 캐리어로 변환할 수 있어서 포토 다이오드(21)의 공속 응답이 가능하다. 또 N+캐소드 영역(31)을 에미터 확산에 의해 고농도로 얕은 (0.3-1.0)영역에서 형성했으므로, 캐소드 영역(31)에서의 공핍층외 생성 캐리어의 발생량은 적다. 특히, 고농도이기 때문에 캐소드 영역(31)에서 발생한 광 생성 캐리어는 즉시 소멸되고, 또는 매우 단시간에 캐소드 전극(33)에 도달 가능하다. 따라서, 확산 이동에 의한 지연 전류는 매우 작다.
또, P+분리 영역(26)을 애노드 도출 영역으로 하고, 그 분리 영역(26)이 기판(23)의 심부가지 확산 형성되어 있으므로 애노드 도출 저항이 작다.
한쪽의 NPN 트랜지스터(22)는 제2에피택셜층(25)에 형성한 콜렉터 영역(36)에 의해 콜렉터에 적절한 불순물 농도로 설정할 수 있으므로, 트랜지스터 특성을 만족시킬 수 있다. 특히 2단 에피택셜을 이용함으로써 제2 에피택셜층(25)만을 N형 반전시키면 되므로 확산 열처리 시간이 아주 길어지지는 않는다.
따라서 본 발명의 구조에 따르면, 고속의 포토 다이오드(21)과 NPN 트랜지스터(22)를 일체화 공존할 수 있다.
제1도의 구조는 이하의 프로세스에 의해 제조될 수 있다.
제2도(a)를 참조하여, 비저항이 40-60 인 P형 실리콘 단결정 기판(23)을 준비한다. 후술하는 다른 실시예를 실시하는 경우는 이 단계에서 전체면 도는 선택적으로 인(P)를 이온 주입해 둔다.
제2도(b)를 참조하여, 기판(23) 표면을 열산화해서 산화막을 형성하고, 이 산화막을 포토 에칭한다. 포토 에칭한 산화막을 마스크로 해서 분리 영역(26)의 제1분리 영역(27)을 형성하기 위한 붕소(B)를 선택 확산한다.
제3도(a)를 참조하여, 상기 산화막을 제거하여 기판(23) 표면을 청정한 후, 기판(23)상에 제1에피택셜층(24)를 형성한다. 제1에피택셜층(24)는 기판(23)을 장치의 서셉터상에 설치하고, 램프 또는 고주파 가열로 기판(23)을 1140℃ 정도로 가열해서 반응관 내에 SiH2Cl2개스와 H2개스를 일정량 도입함으로써, 비 도프로 15-20두께로 형성한다. 에피택셜층을 비 도프 성장시키면, 그 공정중에 에피택셜층은 기판(23)이나 제1 분리 영역(27), 또는 웨이퍼 이면에서 분위기중 확산한 붕소(B)을 공급받아서 실리콘 원자와 붕소 원자가 결합하면서 성장한다. 그 결과, 에피택셜층은 진성에 매우 가까운 P형층으로 되어 N형 반전하는 일이 없고, 전기적 특성은 완전히 P형이다. 비 저항은 전체 공정이 종료한 시점에서 200-1500 로 된다.
제3도(b)를 참조하여, 제1에피택셜층(24) 표면을 열산화해서 산화막을 형성하고, 이 산화막을 패터닝해서 선택 마스크를 형성하며, NPN 트랜지스터(22)의 N+형 매립층(35)를 형성하는 안티몬을 확산했다. 이 열처리로 제1 분리 영역(27)도 조금 확산된다.
제4도를 참조하여, 선택 마스크를 변경해서 분리 영역(26)의 제2 분리 영역(28)을 형성하는 붕소(B)를 확산한다. 그리고 산화막을 부착하면서 기판(23)전체를 열처리해서, 제1 및 제2 분리 영역(27 및 28)을 확산함으로써 이들을 연결한다. 본 공정에서 제1분리 영역(27)은 8-10, 제2분리 영역(28)은 6-8확산된다.
제5도를 참조하여, 선택 환산에 이용한 산화막을 전면 제거한 후, 제1에피택셜층(24)상에 다시 비 도프의 제2 에피택셜층(25)을 4-6두께로 형성한다.
제6도를 참조하여, 제2 에피택셜층(25)의 표면을 열산화해서 산화막을 형성하고, 산화막 위헤서 레지스트 마스크에 의해 선택적으로 인(P)을 이온 주입해서 NPN 트랜지스터(22)의 콜렉터 영역(36)을 형성한다. 이 이온 주입은 도즈량 5 × 1012㎝-2, 가속 전압 80KeV 정도에서 행한다.
제7도를 참조하여, 기판(23)전체에 1100-1200 ℃로 2-3 시간 열처리함으로써 상기 콜렉터 영역(36)을 3-5깊이로 확산한다. 이 공정에서 제1 및 제2 분리 영역(27 및 28)도 각각 상하 방향으로 확산되어, 콜렉터 영역(36)은 N+매립층(35)에 도달한다.
제8도를 참조하여, 제2에피택셜층(25) 표면의 산화막은 패터닝해서 선택 마스크를 형성하고, 붕소(B)를 열확산함으로써 제3분리 영역(29)를 2-3깊이로 형성한다. 이 공정에서 제1-제3분리 영역(27, 28 및 29)가 연결되어 분리 영역(26)을 형성하고, 제1 및 제2 에피택셜층(24 및 25)를 섬모양으로 전기적으로 분리한다.
제9도를 참조하여, 제2에피택셜층(25) 표면에서 붕소(B)를 선택적으로 이온 주입한다. 그리고 이온 주입한 붕소를 열확산해서 NPN 트랜지스터(22)의 베이스 영역(37)을 형성한다. 그 다음에, 제2 에피택셜층(25)의 표면에 인(P)를 선택적으로 열확산해서 NPN 트랜지스터(22)의 N+형 에미터 영역(38)과 콜렉터 접촉 영역(39), 및 포토 다이오드(21)의 N+형 캐소드 영역(31)을 동시에 형성한다. 그후, Al의 퇴적과 패터닝에 의해 각 영역상에 Al 전극을 형성함으로써 제1도의 구조를 얻는다.
이상 본 발명의 제조 방법에 따르면, 비 도프로 형성함으로써 높은 비저항의 P형층을 용이하게 얻을 수 있다. 특히, 통상의 바이폴라 IC 에서 이용하는 N 형 에피택셜용 장치를 이용해서 불순물 공급을 정지하는 것만으로 실시가능해져 비저항의 제어가 용이하고, 장치 내부를 P형 불순물로 오염시키지도 않는다.
본원의 구조, 제조 방법에 있어서도 종래예와 마찬가지로 기판(23)의 붕소(B)가 열확산에 의해 상방으로 올라가는 공핍층의 확대를 억제하는 P형층(오토 도프층)을 형성하는 것이 고려된다. 그러나, P형층에 P형층이 중첩하는 것보다는 비 도프층에 P형층이 중첩하는 편이 불순물 농도가 높아지지 않고 끝나므로 공핍층 억제가 작아진다. 기판(23)으로서 40-60 인 비교적 낮은 불순물 농도인 기판(23)을 이용하면, 불순물 농도가 작으므로 상기 상승량을 한층 작게 할 수 있어서 공핍층이 확대하는 높은 비저항 영역을 기판(23) 표면 근처까지 확대할 수 있다. 기판(23)을 높은 비저항으로 한 것, 및 오토 도프층의 형성을 억제하는데 따른 애노드 도출 저항의 증대는 P+분리 영역(26)을 기판(23)에 도달하도록 형성함으로써 회피된다.
다른 실시예로서, 포토 다이오드(21) 아래의 기판(23)표면에 기판(23)의 불순물 농도를 상쇄시키기 위한 N 형 불순물을 이온 주입해 두면, 기판(23)표면도 높은 비저항층으로 되므로 공핍층의 폭을 한층 확대할 수 있다. 이 불순물은 포토 다이오드(21)부에 선택적으로 이온 주입하던가, 또는 기판(23) 전체면에 도입해도 좋다. 단, P+분리 영역(26)을 포토 다이오드(21)의 애노드 도출 영역으로 하므로, 도출 저항의 증대를 회피하기 위한 상기 불순물의 확산 깊이는 분리 영역(26)의 제1분리 영역(27)의 확산 깊이를 초과해서는 안된다. 구체적으로는 1∼5 × 1011정도의 인(P)가 이온 주입되어, 각 열처리로 확산됨으로써 기판(23) 표면의 불순물 농도를 40-60 에서 200 이상으로 증대시키고, 그 영역이 2-10깊이로 형성된다. 또, 제1분리 영역(27)의 확산 깊이는 7-15이다. 또 상쇄 불순물은 제1에피택셜층(24)측으로도 확산되므로, 기판(23)에서 위로 올라가는 P형층을 상쇄하는 효과도 있다.
이상 설명한 바와 같이, 본 발명에 따르면 높은 비저항인 제1 및 제2 에피택셜층(24 및 25)를 퇴적함으로써 매우 두꺼운 공핍층이 얻어지고, NPN 트랜지스터(21)은 N형 콜렉터 영역(36)을 형성함으로써 불순물 농도를 증대해서 고속 포토 다이오드(21)과 NPN 트랜지스터(22)를 공존시킬 수 있다는 이점이 있다.
특히, 제1 및 제2 에피택셜층(24 및 25)를 비도프로 형성함으로써 높은 비저항의 P형층이 간단히 얻어지는 이점이 있다. 특히 높은 비저항인 N형층을 형성하는 경우에 비해, 기판(23)에서의 오토 도프 등에 의한 P형층을 다시 N형 반전시킬 필요가 없어서 불순물 농도를 간편하게 제어할 수 있다. 또, N형 에피택셜 성형용 제조 장치를 이용해서 불순물 개스 공급을 정지하는 것만으로 실시 가능하므로 실시가 간편하고, 장치를 P형 불순물로 오염시키지도 않는다.
또, 기판(23)으로서 40-60 의 비교적 큰 비저항인 기판(23)을 이용함으써, 오토 도프에 의한 P형층 형성을 억제할 수 있어서 높은 비저항층을 두껍게 남길 수 있다는 이점이 있다. 또, 기판(23) 표면에 상쇄 불순물을 이온 주입해둠으로써 상기 P형층의 형성알 한층 억제할 수 있는 등, 기판(23) 표면부를 공핍층이 확대되는 높은 비저항층으로 형성할 수 있다는 이점이 있다.

Claims (4)

  1. 한 도전형(道電型)의 반도체 기판, 상기 기판상에 형성한 200 내지 1500 의 높은 비저항을 갖는 한 도전형의 제1에피택셜층, 상기 제1에피택셜층 상에 형성한 200 내지 1500 의 높은 비저항을 갖는 한 도전형의 제2 에피택셜층, 상기 제2 에피택셜층의 표면으로부터 상기 기판에 도달하는 한 도전형의 분리 영역, 상기 분리 영역으로 분리된 복수의 섬(island)영역, 상기 섬 영역의 제1 및 제2 에피택셜층의 경계에 매립한 역 도전형의 매립층, 상기 섬 영역의 제2 에피택셜층의 경계에 매립한 역 도전형의 콜렉터 영역, 상기 콜렉터 영역의 표면에 형성한 한 도전형의 베이스 영역, 상기 베이스 영역의 표면에 형성한 역 도전형의 에미터 영역, 및 다른 섬 영역 표면에 형성한 포토 다이오드의 역 도전형의 캐소드 영역을 구비하고, 상기 다른 섬 영역에서는 상기 기판의 표면과 상기 제1에피택셜층의 전면적으로 접촉하고 있고, 상기 기판을 포토 다이오드의 애노드측으로서 구성하는 것을 특징으로 하는 광 반도체 장치.
  2. 제1항에 있어서, 상기 포토 다이오드부의 기판 표면에 상기 기판의 불순물을 상쇄하는 역 도전형의 불순물을 도입한 것을 특징으로 하는 광 반도체 장치.
  3. 한 도전형 반도체 기판 상에 제1에피택셜층을 비 도프로 형성하는 공정, 상기 제1에피택셜층 상에 제2에피택셜층을 비 도프로 형성하는 공정, 상기 제2에피택셜층 표면에 바이폴라 트랜지스터의 역도전형 콜렉터 영역을 형성하는 공정, 상기 콜렉터 영역의 표면에 바이폴라 트랜지스터의 한 도전형 베이스 영역을 형성하는 공정, 및 상기 베이스 영역의 표면에 바이폴라 트랜지스터의 역도전형 에미터 영역을 형성하고, 동시에 상기 제2에피택셜층의 표면에 포토 다이오드의 캐소드 영역을 형성하는 공정을 구비하고, 다른 섬 영역에서는 상기 기판의 표면과 상기 제1에피택셜층이 전면적으로 접촉하고 있고, 상기 기판을 포토 다이오드의 애노드측으로서 구성하는 것을 특징으로 하는 광 반도체 장치의 제조 방법.
  4. 제3항에 있어서, 상기 반도체 기판은 비저항이 40-60 인것을 특징으로 하는 광 반도체 장치의 제조 방법.
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