JP3317942B2

JP3317942B2 - 半導体装置およびその製造方法

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Publication number: JP3317942B2
Application number: JP31749199A
Authority: JP
Inventors: 貴博瀧本; 稔彦福島; 勝久保; 勇大久保; 誠細川
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1999-11-08
Filing date: 1999-11-08
Publication date: 2002-08-26
Anticipated expiration: 2019-11-08
Also published as: CN1309427A; CN1156010C; TW492192B; KR100394558B1; KR20010060274A; US6380603B1; JP2001135808A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入射した光を電気
信号に変換する受光素子および受光素子から出力される
電気信号を処理する集積回路とを同一基板上に含む回路
内蔵受光素子等の半導体装置に関し、特に、受光素子の
応答速度を高速化して、高性能化された半導体素子およ
びその製造方法に関する。

【０００２】

【従来の技術】半導体装置である回路内蔵受光素子は、
例えば光ピックアップに用いられている。近年、ＣＤ−
ＲＯＭ、ＣＤ−Ｒ／ＲＷ、ＤＶＤ−ＲＯＭドライブ等に
用いられる光ピックアップの動作の高速化が進み、それ
とともに高性能（高感度、低ノイズ）の回路内蔵受光素
子が求められている。

【０００３】例えば、応答速度が高速な回路内蔵受光素
子を得るためには、少なくとも高速な光電変換特性を有
するフォトダイオードが必要である。フォトダイオード
の光電変換特性を高速化するために、例えば、図９に示
す半導体装置が提案されている（特開平１０−２０９４
１１号公報）。図９に示す半導体装置は、Ｐ型半導体基
板５０１上にバイポーラとフォトダイオード形成領域が
設けられており、フォトダイオード形成領域にはカソー
ドコモンタイプのフォトダイオードとアノードコモンタ
イプのフォトダイオードとが設けられている。ここでは
特に図９のアノードコモンタイプのフォトダイオード部
の構成を以下に説明する。

【０００４】まず、Ｐ型半導体基板５０１上に、高濃度
のＰ型埋込拡散層５０２と、極低濃度のＰ型エピタキシ
ャル層５０３と、Ｎ型エピタキシャル層５０７とが順次
積層されている。さらに、Ｐ型エピタキシャル層５０３
には、Ｐ型エピタキシャル層５０３表面からＰ型埋込拡
散層５０２内部に至るＰ型分離拡散層５０４が設けられ
ている。Ｎ型エピタキシャル層５０７領域には、Ｐ型分
離拡散層５０４の上にＰ型埋込拡散層５０６が形成され
ている。上記工程により、アノード部が共通となるアノ
ードコモンタイプの分割フォトダイオードが、例えば図
１０Ａ〜図１０Ｃに示すように矩形に形成される。ここ
で、Ｐ型分離拡散層５０４およびＰ型分離拡散層５０６
にて形成される分割部により、フォトダイオードの矩形
領域が４分割されている。ここでフォトダイオードの周
波数特性を向上させるためには、接合容量と直列抵抗を
小さくすることがまず必要である。

【０００５】上記の構造においては、求める接合容量は
Ｐ型エピタキシャル層５０３とＮ型エピタキシャル層５
０７との容量である。ここで、Ｐ型エピタキシャル層５
０３が極低濃度であることで、逆電圧を印加した際にＮ
型エピタキシャル層５０７からＰ型エピタキシャル層５
０３への空乏層の広がりを十分に大きくできるため、結
果的にＮ型エピタキシャル層５０７とＰ型エピタキシャ
ル層５０３との間の接合容量を低減することができる。
また、直列抵抗の値は、高濃度のＰ型埋込拡散層５０２
とＰ型埋込分離拡散層５０４との直列抵抗で決まる。こ
こで、共に高濃度で比抵抗が小さいため、直列抵抗も低
減することができる。このようにして、分割フォトダイ
オードの周波数特性を向上させる。

【０００６】

【発明が解決しようとする課題】光ピックアップは、高
速回転しているディスク上のデータに追随して、そのデ
ータを正確に読み取るためのサーボ信号を取得しなが
ら、再生信号を読み取る動作を行っている。このサーボ
信号は、半導体レーザから出射されたレーザ光の焦点位
置をディスク上に合わせるためのフォーカス誤差信号
（ＦＥＳ：ＦｏｃｕｓＥｒｒｏｒＳｉｇｎａｌ）と、
レーザ光の焦点位置をディスク上のピット（トラック）
に合わせる（トラッキング）のためのラジアル誤差信号
（ＲＥＳ：ＲａｄｉａｌＥｒｒｏｒＳｉｇｎａｌ）
とに分けられる。これらの信号を検出する方法はそれぞ
れいくつかあるが、フォーカス誤差信号を検出する方法
の一例として非点収差法について説明する。

【０００７】非点収差法によってフォーカス誤差信号を
検出するためのフォトダイオードとしては、それぞれの
受光領域が異なるように４つに分割されたフォトダイオ
ードが必要である。図１０Ａ〜図１０Ｃに非点収差法に
おける受光素子上のビームスポットの様子を示す。図１
０Ａは、半導体レーザから出射されたレーザ光の焦点位
置がディスクの表面上に位置している場合である。この
場合、ビームスポットの形状が真円である。また図１０
Ｂおよび１０Ｃは、半導体レーザから出射されたレーザ
光の焦点位置がディスク表面に対して、近い場合と遠い
場合のフォトダイオード上でのビームスポットの様子を
それぞれ示している。これらの場合には、ビームスポッ
トの形状が楕円になる。これは、ある偏光方向の光に対
してのみレンズ効果を及ぼすシリンドリカルレンズを使
用しているためである。図１０Ａ〜図１０Ｃに示すよう
な分割された４つのフォトダイオードをそれぞれＰＤ
ａ、ＰＤｂ、ＰＤｃおよびＰＤｄとし、それぞれから出
力される信号をＳａ、Ｓｂ、ＳｃおよびＳｄとすると、
フォーカス誤差信号は次式で示すように対角上に配置さ
れた一対のフォトダイオードからの出力信号の和をそれ
ぞれ計算して、それらの差を計算することにより得られ
る。ＦＥＳ＝（Ｓａ＋Ｓｄ）−（Ｓｂ＋Ｓｃ）この演算結果とフォトダイオード上のビームスポット状
態との対応は以下の通りである。

【０００８】図１０Ａ：ディスク上に合焦している場
合、ＦＥＳ＝０図１０Ｂ：ディスク上に対して近い場合、ＦＥＳ＞０図１０Ｃ：ディスク上に対して遠い場合、ＦＥＳ＜０従って、ＦＥＳの値が０になるようにフィードバックを
かけることにより、最終的にはビームがディスク上に合
焦する。また、図１０Ａは、正確なサーボ制御によっ
て、再生信号ＲＦを定常的に読んでいる状態でもある。
よって、再生信号ＲＦは、分割された４つのフォトダイ
オードＰＤａ、ＰＤｂ、ＰＤｃおよびＰＤｄからの出力
信号の和、つまり以下の演算を行うことにより得られ
る。

【０００９】ＲＦ＝Ｓａ＋Ｓｂ＋Ｓｃ＋Ｓｄ上記のピックアップの使用状態から考えると、光ピック
アップの高速化、高感度化、低ノイズ化などの高性能化
のためには、分割フォトダイオードの分割部にレーザ光
が照射されている状態での高性能化が必要である。しか
し、図９のアノードコモンタイプの分割フォトダイオー
ドにおいて、Ｐ型分離拡散層５０４およびＰ型分離拡散
層５０６にて形成された分割部に光が照射されている場
合には応答が低下することになる。その理由を以下に説
明する。

【００１０】光ピックアップで使用される７８０ｎｍあ
るいは６５０ｎｍの波長のレーザ光が分割部に侵入する
深さ（到達する光強度が入射光強度の１／ｅとなる深さ
で定義する（ｅは自然対数））は、それぞれ約９μｍ、
約３．５μｍである。従って、分割部にレーザ光が照射
されている状態では、光キャリアの大部分は、高濃度な
Ｐ型埋込分離拡散層５０４内または、それよりも深いＰ
型埋込拡散層５０２で発生することになる。発生した光
キャリアは、図１１に示すように高濃度の分離拡散層５
０２中を拡散により移動する。ここで分割部は、分離耐
圧を一定値以上確保するために、例えば約２μｍ以上の
幅を必要とする。その場合、約１μｍ以上は拡散によっ
て光キャリアが移動する。拡散による光キャリアの移動
は、空乏層内で発生する空乏層電界による移動に比べて
遅い。逆に、分割フォトダイオードの分割部以外の領域
にレーザ光が照射された場合には、発生した光キャリア
の大部分は、空乏層電界によって高速に移動される。従
って、分割フォトダイオードの分割部に光が照射された
場合には、応答速度の遅い信号成分を含むため、分割部
に光が照射されていない場合に比べて応答速度が低下す
るという問題が起こる。

【００１１】本発明は、上記の課題を鑑みてなされたも
のであり、その目的は、分割フォトダイオードの分割部
にレーザ光が照射された場合に応答速度が低下しない高
速なフォトダイオードと集積回路とを同一基板上に形成
した回路内蔵受光素子とその製造方法とを提供するもの
である。

【００１２】

【課題を解決するための手段】本発明の半導体装置は、
第１導電型半導体積層構造と、前記第１導電型半導体積
層構造上に形成された第１の第２導電型半導体層と、前
記第１導電型半導体積層構造と第１の第２導電型半導体
層とのＰＮ接合からなる受光素子を複数に分割する分割
部とを含む半導体装置において、前記第１導電型半導体
積層構造は、第１導電型半導体基板と、前記第１導電型
半導体基板上に形成され、前記第１導電型半導体基板よ
り高濃度の第１の第１導電型半導体層と、前記第１の第
１導電型半導体層上に形成され、前記第１の第１導電型
半導体層より低濃度の第２の第１導電型半導体層とを有
し、前記受光素子は、前記第１の第２導電型半導体層表
面より前記第２の第１導電型半導体層まで到達するよう
に形成される第３の第１導電型半導体層に囲まれた領域
に形成されており、前記第３の第１導電型半導体層の下
には、前記第３の第１導電型半導体層の少なくとも一部
と重なり、前記第２の第１導電型半導体層を貫通し、少
なくとも前記第１の第１導電型半導体層まで到達するよ
うに形成される第４の第１導電型半導体層を有し、前記
分割部は、前記第１の第２導電型半導体層表面より前記
第２の第１導電型半導体層まで到達し、前記第１の第１
導電型半導体層まで到達しないように形成される第５の
第１導電型半導体層を有する。

【００１３】このような構成により、受光素子の分割部
に光が照射された場合、第１の第１導電型半導体層の拡
散プロファイルピークより表面側で発生した光キャリア
を内蔵電界によって加速させることができ、それにより
フォトダイオードの応答速度を高速化することができ
る。さらに、第１の第１導電型半導体層の拡散プロファ
イルピークよりも基板側で発生した光キャリアはポテン
シャルバリアによりブロックされ、それにより深い位置
で発生した応答速度の遅い光キャリアが応答に寄与しな
くなるため、受光素子全体の応答速度は高速化される。

【００１４】前記第１の第１導電型半導体層と接する部
分における前記第４の第１導電型半導体層の不純物濃度
が、１×１０¹⁴ｃｍ^-3以上であってもよい。

【００１５】このような構成により、フォトダイオード
の直列抵抗の値を十分に低減することができ、それによ
りフォトダイオードの応答速度を高速化することができ
る。

【００１６】前記第２の第１導電型半導体層表面と接す
る部分における前記第４の第１導電型半導体層の不純物
濃度が、１×１０¹⁸ｃｍ^-3以下であってもよい。

【００１７】このような構成により、前記第１の第２導
電型半導体層形成を形成する際に半導体装置内にオート
ドーピング層が形成されることはなく、それによりフォ
トダイオードの応答が低下することを防止することがで
きる。

【００１８】複数に分割された前記受光素子の周辺に、
少なくとも前記第４の第１導電型半導体層を備えた、前
記受光素子の一方の極性の電極取り出しが複数形成され
ていてもよい。

【００１９】このような構成により、直列抵抗の値が高
い場合でも、その同じ抵抗値を有する構造が並列に存在
することにより、全体としての直列抵抗値を低減するこ
とができ、それによりフォトダイオードの応答速度を高
速化することができる。

【００２０】前記受光素子が形成されている前記第２の
第１導電型半導体層上に、トランジスタが形成されてい
てもよい。

【００２１】このような構成により、光電変換部と、光
電変換された電気信号を処理する処理部とを同一基板上
に集積して形成することができる。

【００２２】本発明の半導体装置の製造方法は、請求項
１に記載の半導体装置の製造方法であって、第１導電型
半導体基板上に、前記第１導電型半導体基板より高濃度
の第１の第１導電型半導体層を形成する工程と、前記第
１の第１導電型半導体層上に、前記第１の第１導電型半
導体層より低濃度の第２の第１導電型半導体層を形成す
る工程と、前記第２の第１導電型半導体層上に、第２の
第２導電型埋込半導体層を選択的に形成する工程と、前
記第２の第２導電型埋込半導体層を形成するための熱処
理工程と、前記第２の第１導電型半導体層上に第１の第
２導電型半導体層を形成する工程と、前記第１の第２導
電型半導体層より前記第２の第１導電型半導体層まで到
達するように前記第３の第１導電型半導体層を形成する
工程と、前記第３の第１導電型半導体層の下の少なくと
も一部に前記第４の第１導電型半導体層を形成する工程
と、前記第４の第１導電型半導体層を、前記第２の第１
導電型半導体層を貫通し、少なくとも前記第１の第１導
電型半導体層まで到達するように形成するための熱処理
工程とを含み、前記第２の第２導電型半導体層を形成す
るための熱処理工程と前記第４の第１導電型半導体層を
形成するための熱処理工程とが兼用されており、それに
より上記目的が達成されると同時に製造工程数を削減で
き、且つ製造コストを低減することができる。

【００２３】

【発明の実施の形態】以下に、本発明の実施形態につい
て説明する。

【００２４】図１に本発明の半導体装置の実施形態であ
る回路内蔵受光素子１００の断面図を示す。本実施形態
の回路内蔵受光素子１００は、４つの受光素子に分割さ
れた分割フォトダイオード部１１０と光電変換された電
気信号を処理するための集積回路部をなすＮＰＮトラン
ジスタ部１２０とで構成される。図１では、カバー保護
層などは省略している。図２は本実施形態の分割フォト
ダイオード部１１０の平面図である。ここで、図１内の
分割フォトダイオード部１１０は、図２のａ−ａ′に沿
った断面を示している。

【００２５】本実施形態の回路内蔵受光素子は、図１お
よび図２に示すように、Ｐ型半導体基板１（４０Ω・ｃ
ｍ）上に、高濃度（低抵抗：０．０１Ω・ｃｍ）のＰ型
埋込拡散層２と、極低濃度（高抵抗：１０００Ω・ｃ
ｍ）のＰ型エピタキシャル層３と、Ｎ型エピタキシャル
層７（約３Ω・ｃｍ）とが順次積層されている。さら
に、Ｐ型エピタキシャル層３には、Ｐ型エピタキシャル
層３表面からＰ型埋込拡散層２内部に至るＰ型分離拡散
層４が設けられている。Ｎ型エピタキシャル層７領域に
は、Ｐ型分離拡散層４の上にＰ型埋込拡散層８が形成さ
れている。Ｐ型分離拡散層４は、イオンドーピング工程
とその後の熱拡散工程を経て形成されている。Ｐ型埋込
拡散層８もイオンドーピング工程とその後の熱拡散工程
を経て形成されている。これらＰ型分離拡散層４および
Ｐ型分離拡散層８により他の領域から分離されて囲まれ
た領域が分割フォトダイオード部１１０となる。

【００２６】分割フォトダイオード部１１０の内部に
は、上記の素子分離領域と同様にＰ型埋込拡散層８が形
成され、その下部のＰ型エピタキシャル層３にはＰ型分
離拡散層４にて囲まれた領域を４分割するようにＰ型埋
込拡散層６が設けられている。Ｐ型埋込拡散層６は、Ｐ
型埋込拡散層２に到達しない深さで形成されている。Ｐ
型埋込拡散層６上には、Ｎ型エピタキシャル層７内に埋
設されたＰ型埋込拡散層８が設けられている。これらＰ
型埋込拡散層８およびＰ型埋込拡散層６により分割フォ
トダイオード部１１０が、図２に示すような４つのフォ
トダイオードＰＤａ〜ＰＤｄに分割されている。また、
ＰＤｅおよびＰＤｆはトラッキングサーボ信号を取得す
るためのフォトダイオードであるが、図１の断面図では
省略している。図２では、分割フォトダイオード部１１
０の周囲を規定する素子分離領域（Ｐ型分離拡散層４と
Ｎ型エピタキシャル層７との積層構造）を参照番号４’
で表し、分割フォトダイオード部１１０の分割部（Ｐ型
分離拡散層４とＰ型分離拡散層６との積層構造）を参照
番号６’で表している。

【００２７】また、Ｐ型分離拡散層４とＰ型埋込拡散層
８との積層領域で囲まれているＮＰＮトランジスタ部１
２０では、Ｐ型エピタキシャル層３とＮ型エピタキシャ
ル層７にまたがってＮ型埋込拡散層５が形成され、Ｎ型
エピタキシャル層７の表面部にはＮ型半導体層であるエ
ミッタ領域１２と接続されたエミッタ電極取り出し１
６、Ｐ型半導体層であるベース領域１０、１１と接続さ
れたベース電極取り出し１７、Ｎ型半導体層であるコレ
クタ補償拡散層９と接続されたコレクタ電極取り出し１
８からなるＮＰＮトランジスタが形成されている。

【００２８】このような分割フォトダイオード部１１０
は、ＣＤ−ＲＯＭなどの光ピックアップの光検出部に使
用される。

【００２９】本実施形態の分割フォトダイオード部１１
０では、光の照射される分割部６’においてＰ型エピタ
キシャル層３までは到達するが、Ｐ型埋込拡散層２まで
は到達しないＰ型分離拡散層６が形成されている。

【００３０】図２に示す分割フォトダイオード部１１０
について説明する。分割された４つのフォトダイオード
ＰＤａ〜ＰＤｄは、先に説明した非点収差法などでフォ
ーカス誤差信号を読み取っている。このフォトダイオー
ド（ＰＤａ〜ＰＤｄ）に対して、分割部６’が交差する
受光素子の中心付近にレーザ光が照射される。分割フォ
トダイオード部１１０を分割するために形成されている
Ｐ型分離拡散層６は、Ｐ型エピタキシャル層３までは到
達するが、Ｐ型埋込拡散層２までは到達しないように形
成される。従って、レーザ光が照射されるＰ型分離拡散
層６の下は極低濃度のままであり、実動作中は空乏化さ
れている。従って、光キャリアは空乏領域で発生し、空
乏層内の電界ドリフトによる高速な移動によりＰＮ接合
に達するため、分割フォトダイオード部１１０の応答速
度が高速化される。

【００３１】本実施形態の分割フォトダイオード部１１
０の接合容量は、極低濃度（高抵抗：１０００Ω・ｃ
ｍ）のＰ型エピタキシャル層３とＮ型エピタキシャル層
７（約３Ω・ｃｍ）とのＰＮ接合における容量のことで
ある。Ｐ型エピタキシャル層３は、Ｐ型半導体基板１
（４０Ω・ｃｍ）上の高濃度（低抵抗：０．０１Ω・ｃ
ｍ）のＰ型埋込拡散層２上に形成されている。従って、
寄生容量は小さい。

【００３２】また、分割フォトダイオード部１１０が低
抵抗のＰ型埋込拡散層２とＰ型分離拡散層４とによって
周囲から分離される構成であるため、分割フォトダイオ
ード部１１０の直列抵抗も低くなる。

【００３３】次に分割フォトダイオード部１１０と同一
基板上に形成されているＮＰＮトランジスタ１２０で
は、Ｎ型埋込拡散層５の下部が極低濃度のＰ型エピタキ
シャル層３である。従って、コレクタ−基板間容量が低
減されており、よってバイポーラトランジスタであるＮ
ＰＮトランジスタ１２０も応答速度が高速化される。

【００３４】また、回路内蔵受光素子１００は、Ｐ型半
導体基板１と極低濃度であって高抵抗であるＰ型エピタ
キシャル層３との間に高濃度のＰ型埋込拡散層２が形成
されており、しかもＰ型埋込拡散層２が、素子分離部
４’を形成する低抵抗のＰ型分離拡散層４とつながって
いるため、寄生サイリスタのラッチアップも起こりにく
くなる。しかし、高濃度のＰ型分離拡散層４を形成して
いないと寄生サイリスタのラッチアップに対する耐性を
低下させる要因となる。

【００３５】上記のようにＰ型分離拡散層４とＰ型埋込
拡散層２とで形成される直列抵抗を低減し、それにより
分割フォトダイオード部１１０の周波数特性を向上さ
せ、かつトランジスタの寄生サイリスタのラッチアップ
を防止することができる。ここで、互いに接する拡散層
における、それぞれの界面における濃度が重要である。
その理由を以下に説明する。

【００３６】例えば、１０倍速ＤＶＤ−ＲＯＭ用光ピッ
クアップ向けの分割フォトダイオードを考えると、その
動作のためには少なくとも７５ＭＨｚの遮断周波数が必
要である。次に、フォトダイオードのサイズを考える
と、１０倍速ＤＶＤ−ＲＯＭ用光ピックアップ向けで使
用されるサイズは、例えば６０×２００μｍ²であり、
このサイズの場合、本発明の分割フォトダイオード部１
１０の構造では接合容量が約０．５ｐＦとなる。ここ
で、分割フォトダイオード部１１０の接合容量、直列抵
抗および遮断周波数は以下の式、遮断周波数＝１／｛２π（フォトダイオードの接合容
量）×（フォトダイオードの直列抵抗）のような関係にある。

【００３７】上記の式より逆算すると、遮断周波数が７
５ＭＨｚ以上であるためには、直列抵抗は約４ｋΩ以下
でなければならない。さらに、カソード側の抵抗などを
考慮すると、Ｐ型分離拡散層４とＰ型埋込拡散層２とで
決まる直列抵抗の値は、約１．５ｋΩ以下にしなければ
ならない。

【００３８】図３Ａは、本実施形態の回路内蔵受光素子
１００における要部の概略図であり、図３Ｂは、Ｐ型エ
ピタキシャル層３の厚さが薄い場合における、図３Ａに
示すｂ−ｂ’線に沿った素子分離領域のキャリア濃度を
示すグラフである。また、図３Ｃは、Ｐ型エピタキシャ
ル層３の厚さが厚い場合における、図３Ａに示すｂ−
ｂ’線に沿った素子分離領域のキャリア濃度を示すグラ
フである。図３Ｂおよび３Ｃに示すように、Ｐ型分離拡
散層４とＰ型埋込拡散層２とは共に拡散プロファイルを
もち、領域：領域：領域での抵抗値の比は、およ
そ１：１００：１となるため、得られる直列抵抗の値
は、ほぼ領域の抵抗で決まる。

【００３９】次に、領域の抵抗値を求める。領域で
の抵抗値は、Ｐ型分離拡散層４の形成の形状によっても
変わるが、例えば２×２００μｍ²（面積に相当）で領
域の深さ（長さに相当）を１μｍとすると、（領域での抵抗）＝（比抵抗）×（長さ）／（面積）つまり、（比抵抗）について解くと、（比抵抗）＝（領域での抵抗）×（面積）／（長さ）となる。この式に上記の数値を代入すると、比抵抗＝１５００（Ω）×２×２００（μｍ²）／１
（μｍ）＝６０（Ω・ｃｍ）以上より、領域での抵抗率は、６０（Ω・ｃｍ）以下
にする必要がある。抵抗率が６０（Ω・ｃｍ）の場合の
不純物濃度を求めると、２×１０¹⁴ｃｍ^-3となる。これ
は領域での平均的な濃度になるため、拡散プロファイ
ルの最も低い点（図３Ｂの矢印で示す）での濃度が１×
１０¹⁴ｃｍ^-3となるようにすることが必要である。

【００４０】一方で、図３Ｃに示すように、Ｐ型エピタ
キシャル層３の膜厚が厚い場合、Ｐ型分離拡散層４を形
成するための熱処理工程を行っても、Ｐ型エピタキシャ
ル層３を貫通してＰ型埋込拡散層２に至る領域を有する
程大きな拡散層を得ることができない。従って、Ｐ型埋
込拡散層２による拡散プロファイルとＰ型分離拡散層４
による拡散プロファイルとの間には拡散層が形成されて
いない領域（図３Ｃにおける平坦部）が存在することに
なる。従って、求める直列抵抗の値は大きくなり、それ
により、分割フォトダイオード部１１０の応答速度は低
下する。よって、後述するように、Ｐ型エピタキシャル
層３について適切な厚さを選択することも重要であるこ
とがわかる。

【００４１】上記のようなＰ型分離拡散層４を形成する
ためには、Ｐ型エピタキシャル層３の厚さおよびＰ型埋
込拡散層２の拡散プロファイルも重要である。Ｐ型エピ
タキシャル層３の厚さについては後述する。本構造で
は、直列抵抗を低減するためにＰ型埋込拡散層２を形成
しているが、このＰ型埋込拡散層２の役割はそれだけで
はない。

【００４２】Ｐ型埋込拡散層２の役割としては第１に、
図４Ａに示すようにＰ型埋込拡散層２が拡散プロファイ
ルを持つことを利用して、その不純物の濃度勾配による
内蔵電界によって、Ｐ型埋込拡散層２のピークより表面
側で発生した光キャリアを加速させることである。この
内蔵電界は、Ｐ型埋込拡散層２の拡散プロファイルが急
峻である程大きく、それゆえ光キャリアを加速させる力
が強い。

【００４３】第２の役割としては、図４Ｂに示すように
Ｐ型埋込拡散層２のプロファイルピークより基板側で発
生した光キャリアをＰ型埋込拡散層２によるポテンシャ
ルバリアでブロックすることである。一般的な波長λ＝
７８０ｎｍのレーザ光を光ピックアップのために使用し
た場合、基板の深いところで発生する光キャリアは少な
くない（例えば、表面から約１５μｍ付近の深さで発生
する光キャリアは、全体の約１６％である）。深いとこ
ろで発生した光キャリアは、空乏領域まで拡散で移動し
てくるため応答が遅く、それにより受光素子全体の応答
速度を高速化することが困難になっている。従って、受
光素子の感度が幾分低下するものの、ある深さより深い
ところで発生する光キャリアをＰ型埋込拡散層２による
ポテンシャルバリアによりブロックすることで再結合さ
せ、応答に寄与しないようにした方が応答速度を向上さ
せるためには有効である。この効果もやはりＰ型埋込拡
散層２の拡散プロファイルが急峻であるほど大きい。ポ
テンシャルバリアが急峻であるほど、基板側で発生した
光キャリアがこのＰ型埋込拡散層２を乗り越えにくく、
結果的に再結合することになるからである。

【００４４】上記の２つの理由から、Ｐ型埋込拡散層２
の拡散プロファイルは急峻でなければならないが、各拡
散層の形成が、キャリア注入工程と熱処理によるキャリ
ア拡散工程とによって行われることに留意すべきであ
る。

【００４５】例えば、Ｐ型分離拡散層４が低抵抗なＰ型
埋込拡散層２と接するようにするために熱処理工程を長
く行って拡散を進行させる程、または温度を高くするこ
とにより拡散を進行させる程、Ｐ型埋込拡散層２が表面
側および基板側に共に広がることになる。Ｐ型埋込拡散
層２が幅広く広がることは、Ｐ型埋込拡散層２の拡散プ
ロファイルが横に広がり、かつ濃度が低くなる、即ちポ
テンシャルバリアが低くなることを意味する。従って、
ポテンシャルバリアが急峻であることによる上記２つの
効果は小さくなり、分割フォトダイオード部１１０の応
答特性の改善効果が少ない。上記の理由から、熱処理工
程を必要最小限に抑えなければならない。また、ＰＮ接
合からの空乏層の広がりが、基板側にはい上がったＰ型
埋込拡散層２により制限され、接合容量が増えることも
応答低下につながる。

【００４６】従って、トランジスタなどを形成する熱処
理工程と、Ｐ型分離拡散層４を形成する熱処理工程とを
兼用することにより実施される熱処理工程を必要最小限
にすることができ、しかも、工程数の削減による製造コ
ストの低減と、工程の低手番化も可能となる。

【００４７】また、確定した熱処理工程でＰ型分離拡散
層４をより深く形成するためにそのキャリア濃度を上げ
すぎると、後のＮ型エピタキシャル層７を成長させる工
程において、Ｂ（ボロン）のオートドーピングが発生す
る。オートドーピングは、エピタキシャル成長を行うベ
ルジャー内のバックグラウンドとして存在するＢ（ボロ
ン）およびウェハ内から気相へ飛び出したＢ（ボロン）
が再度ウェハ内に吸着することにより生じる。オートド
ーピングが発生することは、高速な分割フォトダイオー
ド部１１０を形成する上で致命的な問題となる。これを
図５Ａ〜図５Ｃを用いて以下に説明する。

【００４８】図５Ａに示すように、Ｎ型エピタキシャル
層７を成長させる際に、Ｂ（ボロン）のオートドーピン
グが発生することにより、Ｎ型エピタキシャル層７とＰ
型エピタキシャル層３との界面近傍にＰ型オートドーピ
ング層２５が形成される。各層の拡散プロファイルは図
５Ｂに示す通りである。本構成では、接合容量を低減す
るためにＰ型エピタキシャル層３を低濃度にしているこ
とから、このＰ型オートドーピング層２５はＰ型エピタ
キシャル層３より高濃度となる。その場合、Ｎ型エピタ
キシャル層７からＰ型エピタキシャル層３への空乏層の
広がりがオートドーピング層２５により制限されること
により、Ｎ型エピタキシャル層７とＰ型エピタキシャル
層３との間の接合容量を十分に低減できない。また図５
Ｃに示すように、Ｐ型エピタキシャル層３内で発生した
光キャリアにとって、このオートドーピング層２５はポ
テンシャルバリアとなる。従って、光キャアリアの移動
を不必要に妨げる結果となり、それにより分割フォトダ
イオード部１１０の応答が低下してしまう。

【００４９】本実施形態では、オートドーピング層２５
が空乏層の広がりを制限しないようにするために、Ｐ型
分離拡散層４の濃度をある濃度以下にしている。例え
ば、１．５Ｖの逆電圧を印加した場合に、分割フォトダ
イオード部１１０の接合容量が増えないようにするに
は、オートドーピング層２５のピーク濃度を１×１０¹⁴
ｃｍ^-3以下にする必要がある。ここで、Ｐ型分離拡散層
４の表面濃度を１×１０¹⁸ ｃｍ^-3以下にしていれば、Ｂ
（ボロン）を含むＰ型分離拡散層４の面積がウェハ全体
の約１０％以下であること、およびウェハ内のＢ（ボロ
ン）の内、気相へ飛び出すのもはごく一部であり、さら
に再度ウェハに吸着するのはそのごく一部であるという
理由から、ウェハ内のＢ（ボロン）によるオートドーピ
ングの影響については問題とならない。

【００５０】以上のことから、分割フォトダイオード部
１１０の応答特性を向上させるためのＰ型分離拡散層４
を形成する熱処理条件およびＰ型分離拡散層４の不純物
濃度の上限値が決まる。この熱処理条件および不純物濃
度の下で形成されたＰ型分離拡散層４の拡散プロファイ
ルを求めることができることから、Ｐ型分離拡散層４が
Ｐ型エピタキシャル層３を貫通し、かつＰ型埋込拡散層
２と十分な濃度（１×１０¹⁴ｃｍ^-3）で接するようにＰ
型エピタキシャル層３の厚さを選べばよい。

【００５１】次に、直列抵抗の値およびオートドーピン
グの影響を考慮した本発明の実施形態に基づいた、図１
の構造の回路内蔵受光素子を製造する方法を図６Ａ〜図
６Ｃを用いて説明する。

【００５２】まずＣＺ法で形成した比抵抗３０〜５０Ω
・ｃｍのＰ型半導体基板１上に、高濃度のＢ（ボロン）
を塗布し、熱処理することによりピーク濃度を１×１０
¹⁸ｃｍ^-3とした高濃度Ｐ型埋込拡散層２を形成する。さ
らにその上に抵抗率が１０〜１０００Ω・ｃｍの高抵抗
（低濃度）Ｐ型エピタキシャル層３を形成する（図６Ａ
を参照）。

【００５３】次に素子分離領域や少なくとも集積回路部
分の寄生サイリスタのラッチアップを防止するために必
要とされる領域にＢ（ボロン）３×１０¹⁴ｉｏｎｓ／ｃ
ｍ² を６５ｋｅＶでイオン注入する。この後、ＮＰＮト
ランジスタの埋込コレクタ領域にＳｂ（アンチモン）を
塗布し、１２００℃で熱処理を行う。この熱処理工程は
Ｎ型埋込拡散層５を形成するための熱処理工程と先に注
入したＢ（ボロン）によるＰ型分離拡散層４の熱処理形
成工程を兼ねている。ここで、Ｐ型エピタキシャル層３
の厚さは、Ｐ型分離拡散層４がＰ型埋込拡散層２まで到
達するような厚さに設定する。これにより、Ｐ型埋込拡
散層２の拡散プロファイルを急峻にすることで、Ｐ型分
離拡散層４とＰ型埋込拡散層２とで決まる分割フォトダ
イオード部１１０の直列抵抗を低減でき、応答速度を高
速化できる。さらに工程数の削減、高温の熱処理の時間
の短縮、および工程の低手番化を達成することができ
る。（図６Ｂ参照）。

【００５４】次に分割フォトダイオード部１１０の分割
領域６’および通常の素子分離領域４’（図２を参照）
に、Ｂ（ボロン）１．８×１０¹⁴ｉｏｎｓ／ｃｍ²を６
５ｋｅＶでイオン注入した後、Ｎ型エピタキシャル層７
を、３．０Ω・ｃｍ−３．０μｍ成長させる。その後、
熱処理を行うことにより、Ｐ型分離拡散層６を形成す
る。これらの熱処理は、Ｐ型分離拡散層４、Ｎ型埋込拡
散層５を形成するための熱処理と比較して、低い温度お
よび短い時間で行われる。従って、Ｐ型分離拡散層６は
Ｐ型分離拡散層４より浅くまでしか広がらない（図６Ｃ
参照）。ここで、Ｐ型エピタキシャル層３の厚さは、Ｐ
型分離拡散層４はＰ型エピタキシャル層３を貫通する
が、Ｐ型分離拡散層６はＰ型エピタキシャル層３を貫通
することがないような厚さに形成する。本発明の実施形
態では、Ｐ型エピタキシャル層３の厚さを１５μｍに設
定している。

【００５５】次にＮ型エピタキシャル層７の表面からＢ
（ボロン）のイオン注入を行う。その後、アニールによ
りＰ型分離拡散層８を形成し、トランジスタの各領域
（ＮＰＮトランジスタコレクタ補償拡散層９、内部ベー
ス拡散層１０、外部ベース拡散層１１およびエミッタ拡
散層１２）を形成した後、分割フォトダイオード部１１
０のカソード抵抗を低減するための、Ｎ型拡散層１３
（ＶＰＮＰベース拡散層（図示せず）と兼用）を形成す
る。最後に、各部のコンタクト、メタル（ＡｌＳｉ）配
線およびカバー保護層（図示せず）を形成する。

【００５６】以上の方法により、図１に示す回路内蔵受
光素子１００が得られる。

【００５７】さらに、接合容量を増やすことなく、直列
抵抗の値を低減するための方法として、図７に示すよう
にアノード電極取り出し１５を複数形成することが有効
である。ここでアノード電極取り出し１５は、高濃度Ｐ
型埋込拡散層２まで到達するように形成されたＰ型分離
拡散層４およびＰ型埋込拡散層８を含む素子分離部４’
上に形成されている。これにより、個々のＰ型分離拡散
層４とＰ型埋込拡散層２が互いに接する濃度が十分に高
くなく、個々の素子分離構造による直列抵抗の値が高い
場合でも、同じ抵抗値を有する素子分離構造４’（Ｐ型
分離拡散層４およびＰ型埋込拡散層８）が並列に複数存
在することにより、全体としての直列抵抗の値を下げる
ことができる。この並列に並んだ素子分離構造４’の上
面図は図８のようになり、矩形の分割フォトダイオード
部１１０の周囲を取り囲む素子分離領域４’と平行に素
子分離領域４’が形成されていることがわかる。例え
ば、図８に示すように、分割フォトダイオード部１１０
を取り囲む素子分離構造４’を部分的に取り囲む直線状
の素子分離部を形成されている。また、各アノード電極
取り出しは、ＡｌＳｉなどの導電性材料で接続配線され
ている方が望ましい。

【００５８】

【発明の効果】本発明によれば、光の照射される分割フ
ォトダイオードの分割部と光の照射されない素子分離部
の拡散構造を別々に形成することにより、光が照射され
る分割部での応答低下が生じることなく、寄生抵抗およ
び寄生容量を低減した高速な分割フォトダイオードが得
られる。また、同一基板上に形成されるトランジスタの
寄生容量を低減して高速化すると同時に、少なくともト
ランジスタの素子分離にフォトダイオードの寄生抵抗を
低減するためのアノード電極取り出し部と同一の拡散構
造を形成しているため、寄生サイリスタのラッチアップ
を防止することができる。また、分割フォトダイオード
の周辺に抵抗の低いアノード電極取り出しを複数形成し
ており、よりフォトダイオードの寄生抵抗を低減し、さ
らに高速化することができる。必要な熱処理は、従来か
らのトランジスタ形成条件のものと兼用しており、製造
コストが上昇することもない。

【図面の簡単な説明】

【図１】本発明の実施形態における受光素子および集積
回路を含む回路内蔵受光素子の断面図である。

【図２】本発明の実施形態における分割フォトダイオー
ドの平面図である。

【図３Ａ】本発明の実施形態における分割フォトダイオ
ードの、図２のａ−ａ’線に沿った断面図である。

【図３Ｂ】エピタキシャル層の厚さが薄い場合の、図３
Ａのｂ−ｂ’線に沿った拡散層の拡散プロファイルを示
すグラフである。

【図３Ｃ】エピタキシャル層の厚さが厚い場合の、図３
Ａのｂ−ｂ’線に沿った拡散層の拡散プロファイルを示
す図である。

【図４Ａ】拡散層の内蔵電界の作用による本発明の受光
素子における応答速度の向上を説明する図である。

【図４Ｂ】拡散層のポテンシャルバリアの作用による本
発明の受光素子の動作を説明する図である。

【図５Ａ】オートドーピング層の形成を説明する図であ
る。

【図５Ｂ】図５Ａのｃ−ｃ’線に沿った受光素子の拡散
プロファイルを示すグラフである。

【図５Ｃ】図５Ａのｃ−ｃ’線に沿った受光素子におけ
るオートドーピング層の拡散プロファイルを示すグラフ
である。

【図６Ａ】本発明の実施形態における回路内蔵受光素子
の製造方法を示す図である。

【図６Ｂ】本発明の実施形態における回路内蔵受光素子
の製造方法を示す図である。

【図６Ｃ】本発明の実施形態における回路内蔵受光素子
の製造方法を示す図である。

【図７】本発明の実施形態における分割フォトダイオー
ドの断面図である。

【図８】本発明の実施形態における分割フォトダイオー
ドの平面図である。

【図９】従来の回路内蔵受光素子の断面図である。

【図１０Ａ】非点収差法における分割フォトダイオード
とビームスポットとの位置関係を示す図である。

【図１０Ｂ】非点収差法における分割フォトダイオード
とビームスポットとの位置関係を示す図である。

【図１０Ｃ】非点収差法における分割フォトダイオード
とビームスポットとの位置関係を示す図である。

【図１１】従来の受光素子にレーザ光を照射した場合に
発生する光キャリアの移動を示す図である。

【符号の説明】

１Ｐ型半導体基板２Ｐ型埋込拡散層３Ｐ型エピタキシャル層４Ｐ型分離拡散層５Ｎ型埋込拡散層６Ｐ型分離拡散層７Ｎ型エピタキシャル層８Ｐ型埋込拡散層９コレクタ補償拡散層１０内部ベース領域１１外部ベース領域１２エミッタ領域１３Ｎ型拡散層１４カソード電極取り出し１５アノード電極取り出し１６エミッタ電極取り出し１７ベース電極取り出し１８コレクタ電極取り出し

───────────────────────────────────────────────────── フロントページの続き (72)発明者大久保勇大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内 (72)発明者細川誠大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内 (56)参考文献特開平10−284753（ＪＰ，Ａ) 特開平９−219534（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/14 H01L 31/10

Claims

(57)【特許請求の範囲】

【請求項１】第１導電型半導体積層構造と、前記第１
導電型半導体積層構造上に形成された第１の第２導電型
半導体層と、前記第１導電型半導体積層構造と第１の第
２導電型半導体層とのＰＮ接合からなる受光素子を複数
に分割する分割部とを含む半導体装置において、前記第１導電型半導体積層構造は、第１導電型半導体基板と、前記第１導電型半導体基板上に形成され、前記第１導電
型半導体基板より高濃度の第１の第１導電型半導体層
と、前記第１の第１導電型半導体層上に形成され、前記第１
の第１導電型半導体層より低濃度の第２の第１導電型半
導体層とを有し、前記受光素子は、前記第１の第２導電型半導体層表面より前記第２の第１
導電型半導体層まで到達するように形成される第３の第
１導電型半導体層に囲まれた領域に形成されており、前記第３の第１導電型半導体層の下には、前記第３の第
１導電型半導体層の少なくとも一部と重なり、前記第２
の第１導電型半導体層を貫通し、少なくとも前記第１の
第１導電型半導体層まで到達するように形成される第４
の第１導電型半導体層を有し、前記分割部は、前記第１の第２導電型半導体層表面より前記第２の第１
導電型半導体層まで到達するように形成される前記第３
の第１導電型半導体層と、を有することを特徴とする半
導体装置。
【請求項２】前記第１の第１導電型半導体層と接する
部分における前記第４の第１導電型半導体層の不純物濃
度が、１×１０¹⁴ｃｍ^-3以上であることを特徴とする請
求項１に記載の半導体装置。
【請求項３】前記第２の第１導電型半導体層表面と接
する部分における前記第４の第１導電型半導体層の不純
物濃度が、１×１０¹⁸ｃｍ^-3以下であることを特徴とす
る請求項１に記載の半導体装置。
【請求項４】複数に分割された前記受光素子の周辺
に、少なくとも前記第４の第１導電型半導体層を備え
た、前記受光素子の一方の極性の電極取り出しが複数形
成されていることを特徴とする請求項１に記載の半導体
装置。
【請求項５】請求項１から４のいずれかに記載の受光
素子が形成されている前記第２の第１導電型半導体層上
に、トランジスタが形成されていることを特徴とする半
導体装置。
【請求項６】請求項１に記載の半導体装置の製造方法
であって、第１導電型半導体基板上に、前記第１導電型半導体基板
より高濃度の第１の第１導電型半導体層を形成する工程
と、前記第１の第１導電型半導体層上に、前記第１の第１導
電型半導体層より低濃度の第２の第１導電型半導体層を
形成する工程と、前記第２の第１導電型半導体層上に、第２の第２導電型
埋込半導体層を選択的に形成する工程と、前記第２の第２導電型埋込半導体層を形成するための熱
処理工程と、前記第２の第１導電型半導体層上に第１の第２導電型半
導体層を形成する工程と、前記第１の第２導電型半導体層より前記第２の第１導電
型半導体層まで到達するように前記第３の第１導電型半
導体層を形成する工程と、前記第３の第１導電型半導体層の下の少なくとも一部に
前記第４の第１導電型半導体層を形成する工程と、前記第４の第１導電型半導体層を、前記第２の第１導電
型半導体層を貫通し、少なくとも前記第１の第１導電型
半導体層まで到達するように形成するための熱処理工程
とを含み、前記第２の第２導電型半導体層を形成するための熱処理
工程と前記第４の第１導電型半導体層を形成するための
熱処理工程とが兼用されていることを特徴とする半導体
装置の製造方法。