JPH1012852A - 光半導体集積回路 - Google Patents
光半導体集積回路Info
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- JPH1012852A JPH1012852A JP8163230A JP16323096A JPH1012852A JP H1012852 A JPH1012852 A JP H1012852A JP 8163230 A JP8163230 A JP 8163230A JP 16323096 A JP16323096 A JP 16323096A JP H1012852 A JPH1012852 A JP H1012852A
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- optical
- cathode
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Abstract
(57)【要約】
【課題】 マルチメディアの進歩により、異なる波長の
光を検出する必要が出てきた。しかし演算回路となるＴ
ｒも組み込まれた図５のようなフォトダイオードを光の
波長に応じて別々のＩＣに実装し、光が別々のＩＣに到
達するように駆動系も別々に形成すれば良いが、これで
はコスト的に問題がある。 【解決手段】 一方の光素子は、同一の分離領域２５，
２６，２７で囲まれたアイランド表面のアノード３０を
一要素として形成し、他方の光素子は、前記一方の光素
子形成されたアイランドの下層の半導体基板２０をアノ
ードとして形成することで、１つのアイランドに２つの
光素子を形成することができる。また、長い波長程半導
体層深く入り、短い波長程半導体層には浅くしか侵入し
ない。そこで、一方の光素子の検出波長を、他方の光素
子の検出波長よりも短くすれば、両光素子の出力をある
程度まで取ることができる。
光を検出する必要が出てきた。しかし演算回路となるＴ
ｒも組み込まれた図５のようなフォトダイオードを光の
波長に応じて別々のＩＣに実装し、光が別々のＩＣに到
達するように駆動系も別々に形成すれば良いが、これで
はコスト的に問題がある。 【解決手段】 一方の光素子は、同一の分離領域２５，
２６，２７で囲まれたアイランド表面のアノード３０を
一要素として形成し、他方の光素子は、前記一方の光素
子形成されたアイランドの下層の半導体基板２０をアノ
ードとして形成することで、１つのアイランドに２つの
光素子を形成することができる。また、長い波長程半導
体層深く入り、短い波長程半導体層には浅くしか侵入し
ない。そこで、一方の光素子の検出波長を、他方の光素
子の検出波長よりも短くすれば、両光素子の出力をある
程度まで取ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、光半導体集積回路
に関するもので、例えば異なる周波数、６５０ｎｍと７
８０ｎｍの光ビームを１つの領域で検出する光半導体集
積回路に関するものである
に関するもので、例えば異なる周波数、６５０ｎｍと７
８０ｎｍの光ビームを１つの領域で検出する光半導体集
積回路に関するものである
【０００２】
【従来の技術】例えば特開平０７−０７３５０５号に
は、４つの光素子が平面的に２行２列でマトリックス状
に配置されている光ＩＣＰＤ１、ＰＤ２、ＰＤ３および
ＰＤ４が開示されている。つまり図３は、光検出ＩＣで
半導体基板にホトダイオードが作り込まれている。この
フォトダイオードは、所定の電圧が逆バイアスで印加さ
れ、光の照射を受けたとき、光の量に応じて光電流が流
れるものである。つまりこの光電流の大きさや受けた量
を知ることができる。
は、４つの光素子が平面的に２行２列でマトリックス状
に配置されている光ＩＣＰＤ１、ＰＤ２、ＰＤ３および
ＰＤ４が開示されている。つまり図３は、光検出ＩＣで
半導体基板にホトダイオードが作り込まれている。この
フォトダイオードは、所定の電圧が逆バイアスで印加さ
れ、光の照射を受けたとき、光の量に応じて光電流が流
れるものである。つまりこの光電流の大きさや受けた量
を知ることができる。
【０００３】つまり光ビームスポット１が、この２行２
列のほぼ中央に位置し、４つの光フォトダイオードの出
力が同じであれば、中央に位置していることが確認でき
る。当然ずれれば、この４つの出力のバランスが崩れ、
位置がずれていることを確認できる。一方、光ＩＣは、
ホトダイオード以外にＴｒ等が組み込まれ、目的を達成
するために所定の回路を実現している。
列のほぼ中央に位置し、４つの光フォトダイオードの出
力が同じであれば、中央に位置していることが確認でき
る。当然ずれれば、この４つの出力のバランスが崩れ、
位置がずれていることを確認できる。一方、光ＩＣは、
ホトダイオード以外にＴｒ等が組み込まれ、目的を達成
するために所定の回路を実現している。
【０００４】一方、特開平０２−１４２１８１号のよう
な１段エピタキシャル層の光ＩＣ（図４）が公知であ
る。つまり１層のエピタキシャル層２内にフォトダイオ
ード３とＴｒ４が組み込まれていた。ここでフォトダイ
オード３の光感度を上げるためには、光の波長に応じて
エピタキシャル層の厚みを変える必要があった。ところ
が、厚くするためにフォトダイオード３のエピタキシャ
ル層２に空乏化しない部分が生じ、この空乏化しない所
に発生した光キャリアーは、走行時間が長くなり、応答
速度が遅くなる問題があった。またＴｒ側は、コレクタ
抵抗の増大につながり、やはり応答速度が遅くなる問題
があった。
な１段エピタキシャル層の光ＩＣ（図４）が公知であ
る。つまり１層のエピタキシャル層２内にフォトダイオ
ード３とＴｒ４が組み込まれていた。ここでフォトダイ
オード３の光感度を上げるためには、光の波長に応じて
エピタキシャル層の厚みを変える必要があった。ところ
が、厚くするためにフォトダイオード３のエピタキシャ
ル層２に空乏化しない部分が生じ、この空乏化しない所
に発生した光キャリアーは、走行時間が長くなり、応答
速度が遅くなる問題があった。またＴｒ側は、コレクタ
抵抗の増大につながり、やはり応答速度が遅くなる問題
があった。
【０００５】それを解決するために、図５のような構造
のものが開発された。つまりフォトダイオード３のエピ
タキシャル層は、高比抵抗で厚くすることで、接合容量
を低減し、且つＴｒ４の部分は、低比抵抗で薄くする必
要がある。つまり高比抵抗の２段のエピタキシャル層
５、６にすることで、光の波長に応じた充分な膜厚にで
きると同時に空乏化しない部分を無くすことができる。
一層目のエピタキシャル層５と２層目のエピタキシャル
層６の間に埋込み層７を設けることでコレクタ抵抗を低
減できる。
のものが開発された。つまりフォトダイオード３のエピ
タキシャル層は、高比抵抗で厚くすることで、接合容量
を低減し、且つＴｒ４の部分は、低比抵抗で薄くする必
要がある。つまり高比抵抗の２段のエピタキシャル層
５、６にすることで、光の波長に応じた充分な膜厚にで
きると同時に空乏化しない部分を無くすことができる。
一層目のエピタキシャル層５と２層目のエピタキシャル
層６の間に埋込み層７を設けることでコレクタ抵抗を低
減できる。
【０００６】
【発明が解決しようとする課題】つまり図５のような構
成を用いれば、Ｔｒの応答速度もフォトダイオードダイ
オードの応答速度も速くなる。一方、最近の動向では、
マルチメディアの進歩により、１台のコンピュータによ
り、ＣＤ−ＲＯＭで音声も映像も取り出せ、またこのデ
ィスクに音声や映像を書き込むことも可能な時代になっ
てきており、光素子の検出する波長も複数種類を扱う傾
向となってきている。
成を用いれば、Ｔｒの応答速度もフォトダイオードダイ
オードの応答速度も速くなる。一方、最近の動向では、
マルチメディアの進歩により、１台のコンピュータによ
り、ＣＤ−ＲＯＭで音声も映像も取り出せ、またこのデ
ィスクに音声や映像を書き込むことも可能な時代になっ
てきており、光素子の検出する波長も複数種類を扱う傾
向となってきている。
【０００７】従って、演算回路となるＴｒも組み込まれ
た図５のようなフォトダイオードを光の波長に応じて別
々のＩＣに実装し、この複数のＩＣを１つの装置に実装
し、光が別々のＩＣに到達するように駆動系も別々に形
成すれば良いが、これではコスト的に問題がある。
た図５のようなフォトダイオードを光の波長に応じて別
々のＩＣに実装し、この複数のＩＣを１つの装置に実装
し、光が別々のＩＣに到達するように駆動系も別々に形
成すれば良いが、これではコスト的に問題がある。
【０００８】
【課題を解決するための手段】本発明は斯上した課題に
鑑みてなされ、１つのＩＣに複数の半導体素子を実装す
るもので、且つ１つのアイランドで２つの異なる波長の
光を検出することが可能となり、ＩＣチップ面積も駆動
系も非常に簡単になり、コスト的にも優位となるもの
で、まず第１に、一方の光素子は、同一の分離領域で囲
まれたアイランド表面を一要素として形成し、他方の光
素子は、前記一方の光素子形成されたアイランドの下層
に形成することで、１つのアイランドに２つの光素子を
形成することができる。
鑑みてなされ、１つのＩＣに複数の半導体素子を実装す
るもので、且つ１つのアイランドで２つの異なる波長の
光を検出することが可能となり、ＩＣチップ面積も駆動
系も非常に簡単になり、コスト的にも優位となるもの
で、まず第１に、一方の光素子は、同一の分離領域で囲
まれたアイランド表面を一要素として形成し、他方の光
素子は、前記一方の光素子形成されたアイランドの下層
に形成することで、１つのアイランドに２つの光素子を
形成することができる。
【０００９】第２に、長い波長程半導体層深く入り、短
い波長程半導体層には浅くしか侵入しない。そこで、一
方の光素子の検出波長を、他方の光素子の検出波長より
も短くすれば、両光素子の出力をある程度まで取ること
ができる。第３に、第１のアノード領域、第２の半導体
層およびカソード埋込み層を要素として成るＰＩＮ型の
第１の光素子と、第２のアノード領域となる半導体基
板、第１の半導体層およびカソード埋込み層を要素とし
て成るＰＩＮ型の第２の光素子として形成すれば、第２
の半導体層の膜厚の調整で短波長の出力および応答速度
の調整が可能となり、更には第２の半導体層と第１の半
導体層の膜厚の調整で長波長の出力および応答速度の調
整が可能となる。
い波長程半導体層には浅くしか侵入しない。そこで、一
方の光素子の検出波長を、他方の光素子の検出波長より
も短くすれば、両光素子の出力をある程度まで取ること
ができる。第３に、第１のアノード領域、第２の半導体
層およびカソード埋込み層を要素として成るＰＩＮ型の
第１の光素子と、第２のアノード領域となる半導体基
板、第１の半導体層およびカソード埋込み層を要素とし
て成るＰＩＮ型の第２の光素子として形成すれば、第２
の半導体層の膜厚の調整で短波長の出力および応答速度
の調整が可能となり、更には第２の半導体層と第１の半
導体層の膜厚の調整で長波長の出力および応答速度の調
整が可能となる。
【００１０】更に第４としては、第１のアノード領域上
には、第１の光素子の第１のアノード電極が、カソード
取り出し領域上には、第１および第２の光素子兼用のカ
ソード電極が、分離領域上には、第２の光素子の第２の
アノード電極がコンタクトし、カソード電極が兼用して
いるために更にＩＣのシュリンクが可能となる。
には、第１の光素子の第１のアノード電極が、カソード
取り出し領域上には、第１および第２の光素子兼用のカ
ソード電極が、分離領域上には、第２の光素子の第２の
アノード電極がコンタクトし、カソード電極が兼用して
いるために更にＩＣのシュリンクが可能となる。
【００１１】
【発明の実施の形態】以下に本発明の第１の実施の形態
を図面を参照しながら詳細に説明する。図３のホトダイ
オードＰＤ１、ＰＤ２、ＰＤ３およびＰＤ４の近傍には
これらの出力を演算する手段が組み込まれている。つま
り図１は、このＰＤ１の断面図であり、また図では省略
したが、従来例の図４でも説明したように、演算回路の
１要素、つまりＴｒがフォトダイオードと１つのＩＣに
組み込まれている。ここでＰＤ１〜ＰＤ４は、同じ構造
であるため、まずは図１でその構造を説明する。
を図面を参照しながら詳細に説明する。図３のホトダイ
オードＰＤ１、ＰＤ２、ＰＤ３およびＰＤ４の近傍には
これらの出力を演算する手段が組み込まれている。つま
り図１は、このＰＤ１の断面図であり、また図では省略
したが、従来例の図４でも説明したように、演算回路の
１要素、つまりＴｒがフォトダイオードと１つのＩＣに
組み込まれている。ここでＰＤ１〜ＰＤ４は、同じ構造
であるため、まずは図１でその構造を説明する。
【００１２】同図において、２０はＰ型の単結晶シリコ
ン半導体基板、２１は基板２０上に気相成長法により形
成した厚さ４〜５μｍ程度のＩ型（実質真性である）の
第１の半導体層、２３は第１の半導体層２１上に気相成
長法により形成した厚さ３μｍ程度のＩ型（実質真性で
ある）の第２の半導体層である。ここで実質真性とした
のは、本来真性で半導体層を積層しても、基板のＰ型不
純物が拡散されて非常に低濃度のＰ型になったり、チャ
ンバーの汚染具合によりＰ型或いはＮ型にもなる。しか
し極めて低濃度であればフォトダイオードの空乏層は広
がるので実質問題ではない。
ン半導体基板、２１は基板２０上に気相成長法により形
成した厚さ４〜５μｍ程度のＩ型（実質真性である）の
第１の半導体層、２３は第１の半導体層２１上に気相成
長法により形成した厚さ３μｍ程度のＩ型（実質真性で
ある）の第２の半導体層である。ここで実質真性とした
のは、本来真性で半導体層を積層しても、基板のＰ型不
純物が拡散されて非常に低濃度のＰ型になったり、チャ
ンバーの汚染具合によりＰ型或いはＮ型にもなる。しか
し極めて低濃度であればフォトダイオードの空乏層は広
がるので実質問題ではない。
【００１３】基板２０は一般的なバイポーラＩＣのもの
（２〜４Ω・ｃｍ）より不純物濃度が低い４０〜６０Ω
・ｃｍの比抵抗のものを用いる。第１の半導体層２１は
ノンドープで積層することにより、積層時で１０００〜
１５００Ω・ｃｍ、拡散領域を形成するための熱処理を
与えた後の完成時で２００〜１５００Ω・ｃｍの比抵抗
を有する。第２の半導体層２３も同様に完成時で２００
〜１５００Ω・ｃｍの比抵抗を有する。通常のバイポー
ラＩＣで用いる半導体層の比抵抗は０．５〜２．０Ω・
ｃｍである。
（２〜４Ω・ｃｍ）より不純物濃度が低い４０〜６０Ω
・ｃｍの比抵抗のものを用いる。第１の半導体層２１は
ノンドープで積層することにより、積層時で１０００〜
１５００Ω・ｃｍ、拡散領域を形成するための熱処理を
与えた後の完成時で２００〜１５００Ω・ｃｍの比抵抗
を有する。第２の半導体層２３も同様に完成時で２００
〜１５００Ω・ｃｍの比抵抗を有する。通常のバイポー
ラＩＣで用いる半導体層の比抵抗は０．５〜２．０Ω・
ｃｍである。
【００１４】第１と第２の半導体層２１，２３は、両者
を完全に貫通するＰ+型分離領域２４によってホトダイ
オードＰＤ形成部分とＮＰＮＴｒ形成部分とに電気的に
分離される。この分離領域２４は、基板２０表面から上
下方向に拡散した第１の分離領域２５と、第１と第２の
半導体層２１，２３の境界から上下方向に拡散した第２
の分離領域２６と、第２の半導体層２３表面から形成し
た第３の分離領域２７から成り、３者が連結することで
第１と第２の半導体層２２，２３を島状の領域に分離す
る。
を完全に貫通するＰ+型分離領域２４によってホトダイ
オードＰＤ形成部分とＮＰＮＴｒ形成部分とに電気的に
分離される。この分離領域２４は、基板２０表面から上
下方向に拡散した第１の分離領域２５と、第１と第２の
半導体層２１，２３の境界から上下方向に拡散した第２
の分離領域２６と、第２の半導体層２３表面から形成し
た第３の分離領域２７から成り、３者が連結することで
第１と第２の半導体層２２，２３を島状の領域に分離す
る。
【００１５】また第１の半導体層２１と第２の半導体層
２３との間には、Ｎ＋型のカソード埋込み層２８が形成
され、これと一体となるように、第２の半導体層２３表
面からカソード埋込み層２８に到達するＮ＋型のカソー
ド取り出し領域２９が設けられている。更にはカソード
埋込み層の上層で第２の半導体層２３の表面には、Ｐ＋
型の第１のアノード領域３０が設けられている。ここで
アノード領域は３つ形成されているが、１つでも２つ以
上でも良い。
２３との間には、Ｎ＋型のカソード埋込み層２８が形成
され、これと一体となるように、第２の半導体層２３表
面からカソード埋込み層２８に到達するＮ＋型のカソー
ド取り出し領域２９が設けられている。更にはカソード
埋込み層の上層で第２の半導体層２３の表面には、Ｐ＋
型の第１のアノード領域３０が設けられている。ここで
アノード領域は３つ形成されているが、１つでも２つ以
上でも良い。
【００１６】つまり第１のアノード領域３０、第２の半
導体層２３およびカソード埋込み層２８でＰＩＮダイオ
ードを構成し、第２のアノード領域２０、第１の半導体
層２１およびカソード埋込み層２８でＰＩＮダイオード
を構成している。またカソード埋込み層２８は、上層の
ダイオードと下層のダイオードのカソードを共用してお
り、カソード取り出し領域２９を介して、逆バイアス印
加を可能としている。
導体層２３およびカソード埋込み層２８でＰＩＮダイオ
ードを構成し、第２のアノード領域２０、第１の半導体
層２１およびカソード埋込み層２８でＰＩＮダイオード
を構成している。またカソード埋込み層２８は、上層の
ダイオードと下層のダイオードのカソードを共用してお
り、カソード取り出し領域２９を介して、逆バイアス印
加を可能としている。
【００１７】また図面では簡略化したが、絶縁層を介し
て電極が形成されている。つまり第１のアノード領域３
０には、符号Ａで示す第１のアノード電極、カソード取
り出し領域２９には、符号Ｃで示すカソード電極が、ま
た分離領域２７には符号Ａ′で示す第２のアノード電極
が形成され、第１及び第２のアノード電極Ａ、Ａ′の間
には、異なる波長を検出する際のスイッチング素子とし
てＳＷが形成されている。このスイッチング素子ＳＷ
は、外付けでもＩＣ内部に組み込まれていても良い。つ
まり短い波長の時は、上層の光素子を採用するためにス
イッチＳＷはオープンで使用し、長い波長の時は、下層
の光素子も採用するため、スイッチＳＷをＯＮにする。
つまり上下の光素子を使って検出する。
て電極が形成されている。つまり第１のアノード領域３
０には、符号Ａで示す第１のアノード電極、カソード取
り出し領域２９には、符号Ｃで示すカソード電極が、ま
た分離領域２７には符号Ａ′で示す第２のアノード電極
が形成され、第１及び第２のアノード電極Ａ、Ａ′の間
には、異なる波長を検出する際のスイッチング素子とし
てＳＷが形成されている。このスイッチング素子ＳＷ
は、外付けでもＩＣ内部に組み込まれていても良い。つ
まり短い波長の時は、上層の光素子を採用するためにス
イッチＳＷはオープンで使用し、長い波長の時は、下層
の光素子も採用するため、スイッチＳＷをＯＮにする。
つまり上下の光素子を使って検出する。
【００１８】一方、長い波長の時、上層の光素子を止め
て使っても良い。その際は、図２に示すようなスイッチ
回路を採用する。つまり上層の光素子が動作する場合
は、光源が上層光素子検出用の光であることを判断しス
イッチＳＷが右の端子とコンタクトしＡ−Ｃ間が逆バイ
アスされて検出し、光源が下層光素子検出用の光である
ことを判断しスイッチＳＷが左の端子とコンタクトし
Ａ′−Ｃ間が逆バイアスされて検出する。
て使っても良い。その際は、図２に示すようなスイッチ
回路を採用する。つまり上層の光素子が動作する場合
は、光源が上層光素子検出用の光であることを判断しス
イッチＳＷが右の端子とコンタクトしＡ−Ｃ間が逆バイ
アスされて検出し、光源が下層光素子検出用の光である
ことを判断しスイッチＳＷが左の端子とコンタクトし
Ａ′−Ｃ間が逆バイアスされて検出する。
【００１９】本発明の特徴は、第１に光素子が１つのア
イランドの上層に形成され、別の光素子が、前記アイラ
ンドの下層に形成されることにある。従来光素子は、別
々のＩＣに形成され、異なる波長が検出されていたが、
１つのアイランドに形成されるために、ＩＣチップの占
有面積を小さくできる。第２に、長い波長程半導体層深
く入り、短い波長程半導体層には浅くしか侵入しないの
で、上層の光素子の検出波長を、下層の光素子の検出波
長よりも短くすれば、両光素子の出力をある程度まで取
ることができる。
イランドの上層に形成され、別の光素子が、前記アイラ
ンドの下層に形成されることにある。従来光素子は、別
々のＩＣに形成され、異なる波長が検出されていたが、
１つのアイランドに形成されるために、ＩＣチップの占
有面積を小さくできる。第２に、長い波長程半導体層深
く入り、短い波長程半導体層には浅くしか侵入しないの
で、上層の光素子の検出波長を、下層の光素子の検出波
長よりも短くすれば、両光素子の出力をある程度まで取
ることができる。
【００２０】第３に、第１のアノード領域、第２の半導
体層およびカソード領域を要素として成るＰＩＮ型の第
１の光素子と、第２のアノード領域となる半導体基板、
第１の半導体層およびカソード領域を要素として成るＰ
ＩＮ型の第２の光素子として形成すれば、第２の半導体
層の膜厚の調整（正確にはカソード埋込み層２８の拡散
広がりも加味される。）で短波長の出力および応答速度
の調整が可能となり、更には第２の半導体層と第１の半
導体層の膜厚の調整（正確にはカソード埋込み層２８の
拡散広がりも加味される。）で長波長の出力および応答
速度の調整が可能となる。
体層およびカソード領域を要素として成るＰＩＮ型の第
１の光素子と、第２のアノード領域となる半導体基板、
第１の半導体層およびカソード領域を要素として成るＰ
ＩＮ型の第２の光素子として形成すれば、第２の半導体
層の膜厚の調整（正確にはカソード埋込み層２８の拡散
広がりも加味される。）で短波長の出力および応答速度
の調整が可能となり、更には第２の半導体層と第１の半
導体層の膜厚の調整（正確にはカソード埋込み層２８の
拡散広がりも加味される。）で長波長の出力および応答
速度の調整が可能となる。
【００２１】更に第４としては、第１のアノード領域上
には、第１の光素子の第１のアノード電極が、カソード
取り出し領域上には、第１および第２の光素子兼用のカ
ソード電極が、分離領域上には、第２の光素子の第２の
アノード電極がコンタクトし、カソード電極が兼用して
いるために更にＩＣのシュリンクが可能となる。しかも
上層の光素子が動作する際、半導体基板は、ＧＮＤに落
とされているのが一般的で、半導体基板２０とカソード
埋込層２８との間は逆バイアスされるため、空乏層が生
じてカソードとＧＮＤとの間に容量が発生するが、第１
の半導体層を真性を採用するため、空乏層の広がりが大
きく、この容量値は小さくなる。従って、上層の光素子
の動作、特に応答速度を向上させることができる。
には、第１の光素子の第１のアノード電極が、カソード
取り出し領域上には、第１および第２の光素子兼用のカ
ソード電極が、分離領域上には、第２の光素子の第２の
アノード電極がコンタクトし、カソード電極が兼用して
いるために更にＩＣのシュリンクが可能となる。しかも
上層の光素子が動作する際、半導体基板は、ＧＮＤに落
とされているのが一般的で、半導体基板２０とカソード
埋込層２８との間は逆バイアスされるため、空乏層が生
じてカソードとＧＮＤとの間に容量が発生するが、第１
の半導体層を真性を採用するため、空乏層の広がりが大
きく、この容量値は小さくなる。従って、上層の光素子
の動作、特に応答速度を向上させることができる。
【００２２】
【発明の効果】以上に説明した通り、本発明によれば、
光素子が１つのアイランドの上層に形成され、別の光素
子が、前記アイランドの下層に形成されるため、ＩＣチ
ップの占有面積を小さくできる。従って駆動系も簡略化
できるメリットを有する。第２に、長い波長程半導体層
深く入り、短い波長程半導体層には浅くしか侵入しない
ので、上層の光素子の検出波長を、下層の光素子の検出
波長よりも短くすれば、両光素子の出力をある程度まで
取ることができる。
光素子が１つのアイランドの上層に形成され、別の光素
子が、前記アイランドの下層に形成されるため、ＩＣチ
ップの占有面積を小さくできる。従って駆動系も簡略化
できるメリットを有する。第２に、長い波長程半導体層
深く入り、短い波長程半導体層には浅くしか侵入しない
ので、上層の光素子の検出波長を、下層の光素子の検出
波長よりも短くすれば、両光素子の出力をある程度まで
取ることができる。
【００２３】第３に、第１のアノード領域、第２の半導
体層およびカソード領域を要素として成るＰＩＮ型の第
１の光素子と、第２のアノード領域となる半導体基板、
第１の半導体層およびカソード領域を要素として成るＰ
ＩＮ型の第２の光素子として形成すれば、第２の半導体
層の膜厚の調整で短波長の出力および応答速度の調整が
可能となり、更には第２の半導体層と第１の半導体層の
膜厚の調整で長波長の出力および応答速度の調整が可能
となる。
体層およびカソード領域を要素として成るＰＩＮ型の第
１の光素子と、第２のアノード領域となる半導体基板、
第１の半導体層およびカソード領域を要素として成るＰ
ＩＮ型の第２の光素子として形成すれば、第２の半導体
層の膜厚の調整で短波長の出力および応答速度の調整が
可能となり、更には第２の半導体層と第１の半導体層の
膜厚の調整で長波長の出力および応答速度の調整が可能
となる。
【００２４】更に第４としては、第１のアノード領域上
には、第１の光素子の第１のアノード電極が、カソード
取り出し領域上には、第１および第２の光素子兼用のカ
ソード電極が、分離領域上には、第２の光素子の第２の
アノード電極がコンタクトし、カソード電極が兼用して
いるために更にＩＣのシュリンクが可能となる。
には、第１の光素子の第１のアノード電極が、カソード
取り出し領域上には、第１および第２の光素子兼用のカ
ソード電極が、分離領域上には、第２の光素子の第２の
アノード電極がコンタクトし、カソード電極が兼用して
いるために更にＩＣのシュリンクが可能となる。
【図１】本発明の実施の形態の光半導体集積回路を説明
する断面図である。
する断面図である。
【図２】図１に用いたスイッチを別のスイッチにした時
の概略図である。
の概略図である。
【図３】従来例の光半導体集積回路を示す平面図であ
る。
る。
【図４】従来の光半導体集積回路の断面図である。
【図５】従来の光半導体集積回路を説明する断面図であ
る。
る。
Claims (4)
- 【請求項１】 半導体基板上に少なくとも１層の半導体
層が積層され、少なくとも２つの光素子が組み込まれる
光半導体集積回路において、 前記２つの光素子の一方は、同一の分離領域で囲まれた
アイランド表面を一要素として形成され、他方の光素子
は、前記一方の光素子が検出する波長とは異なる波長を
検出するもので、前記一方の光素子が形成されたアイラ
ンドの下層に一要素が形成されることを特徴とした光半
導体集積回路。 - 【請求項２】 前記一方の光素子の検出波長は、前記他
方の光素子の検出波長よりも短いことを特徴とした請求
項１記載の光半導体集積回路。 - 【請求項３】 一導電型の半導体基板と、 この上に形成された実質真性の第１の半導体層と、 この第１の半導体層上に形成された実質真性の第２の半
導体層と、 前記第２の半導体層表面から前記半導体基板に到達する
一導電型の分離領域に囲まれたアイランドと、 このアイランド表面の前記第２の半導体層表面に形成さ
れた一導電型の第１のアノード領域と、 前記第２の半導体層と前記第１の半導体層の間に形成さ
れたカソード埋込み層と、 前記第２の半導体層表面から前記カソード埋込み層に到
達するカソード取り出し領域とを備え、 前記第１のアノード領域、前記第２の半導体層および前
記カソード埋込み層を要素として成るＰＩＮ型の第１の
光素子と、第２のアノード領域となる前記半導体基板、
前記第１の半導体層および前記カソード埋込み層を要素
として成るＰＩＮ型の第２の光素子とを有することを特
徴とした光半導体集積回路。 - 【請求項４】 前記第２の半導体層上には、絶縁膜を介
して電極が形成され、第１のアノード領域上には、前記
絶縁膜を介して前記第１の光素子の第１のアノード電極
がコンタクトし、前記カソード取り出し領域上には、前
記第１および第２の光素子兼用のカソード電極がコンタ
クトし、前記分離領域上には、前記絶縁膜を介して前記
第２の光素子の第２のアノード電極がコンタクトしてい
ることを特徴とした請求項３記載の光半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8163230A JPH1012852A (ja) | 1996-06-24 | 1996-06-24 | 光半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8163230A JPH1012852A (ja) | 1996-06-24 | 1996-06-24 | 光半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1012852A true JPH1012852A (ja) | 1998-01-16 |
Family
ID=15769808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8163230A Pending JPH1012852A (ja) | 1996-06-24 | 1996-06-24 | 光半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1012852A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002141419A (ja) * | 2000-11-06 | 2002-05-17 | Texas Instr Japan Ltd | 半導体装置 |
-
1996
- 1996-06-24 JP JP8163230A patent/JPH1012852A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002141419A (ja) * | 2000-11-06 | 2002-05-17 | Texas Instr Japan Ltd | 半導体装置 |
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