JP2649862B2 - 回路内蔵受光素子の製造方法 - Google Patents
回路内蔵受光素子の製造方法Info
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- JP2649862B2 JP2649862B2 JP2213261A JP21326190A JP2649862B2 JP 2649862 B2 JP2649862 B2 JP 2649862B2 JP 2213261 A JP2213261 A JP 2213261A JP 21326190 A JP21326190 A JP 21326190A JP 2649862 B2 JP2649862 B2 JP 2649862B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、高速かつ高感度の回路内蔵受光素子の製造
方法の改良に関するものである。
方法の改良に関するものである。
（従来の技術） 受光素子は、部品としての高機能化、小型化の要求に
伴って、周辺の信号距離回路と一体化されて、回路内蔵
受光素子として普及してきている。
伴って、周辺の信号距離回路と一体化されて、回路内蔵
受光素子として普及してきている。
この回路内蔵受光素子は、一般的にバイポーラICと同
様な工程で製造されている。すなわち、例えば、Ｐ型半
導体基板にN+型埋め込み拡散層を形成した後、その表面
にＮ型エピタキシャル層を成長させ、その後素子分離層
の形成及び素子形成を行って、回路内蔵受高素子を形成
している。従って、受光素子である例えばホトダイオー
ドと、回路素子である例えばNPNトランジスタのエピタ
キシャル層は、同じ厚さであり比抵抗も同じである。
様な工程で製造されている。すなわち、例えば、Ｐ型半
導体基板にN+型埋め込み拡散層を形成した後、その表面
にＮ型エピタキシャル層を成長させ、その後素子分離層
の形成及び素子形成を行って、回路内蔵受高素子を形成
している。従って、受光素子である例えばホトダイオー
ドと、回路素子である例えばNPNトランジスタのエピタ
キシャル層は、同じ厚さであり比抵抗も同じである。
回路内蔵受高素子を高速にするためには、ホトダイオ
ード部のエピタキシャル層の比抵抗を高くして容量を下
げる必要があるが、そうすると、NPNトランジスタのコ
レクタ抵抗が増大し、コレクタの飽和電圧の増大及び回
路応答速度の低下という問題があった。
ード部のエピタキシャル層の比抵抗を高くして容量を下
げる必要があるが、そうすると、NPNトランジスタのコ
レクタ抵抗が増大し、コレクタの飽和電圧の増大及び回
路応答速度の低下という問題があった。
また、回路内蔵受高素子のホトダイオードの感度を上
げるには、エピタキシャル層を厚くする必要がある。し
かし、単に厚くすると、ホトダイオードの応答速度の低
下、並びにNPNトランジスタのコレクタ抵抗増大によ
る、コレクタ飽和電圧の増大及びトランジスタ回路の応
答速度の低下という前記と同じ問題に加え、分離拡散領
域の増大によるチップサイズの増大という問題があっ
た。
げるには、エピタキシャル層を厚くする必要がある。し
かし、単に厚くすると、ホトダイオードの応答速度の低
下、並びにNPNトランジスタのコレクタ抵抗増大によ
る、コレクタ飽和電圧の増大及びトランジスタ回路の応
答速度の低下という前記と同じ問題に加え、分離拡散領
域の増大によるチップサイズの増大という問題があっ
た。
前記のように、回路内蔵受光素子の高速、高感度化
は、受光部に要求されるエピタキシャル層の条件と、回
路部に要求されるエピタキシャル層の条件が相反するた
め、実現が困難であった。
は、受光部に要求されるエピタキシャル層の条件と、回
路部に要求されるエピタキシャル層の条件が相反するた
め、実現が困難であった。
前述の問題を解決するため、例えば本出願人が平成元
年４月13日の出願した特願平１−93992号に係る次のよ
うな方法がある。すなわち、第８図に示されるように、
受光部であるホトダイオードは、Ｐ型半導体基板５に埋
め込んだN+型埋め込み拡散層16の上にＮ型高比抵抗エピ
タキシャル層15を厚く形成する（真性半導体に近いので
ｉと表示）。さらにその上にＮ型低比抵抗エピタキシャ
ル層９を薄く積層し、このＮ型低比抵抗エピタキシャル
層９の表面の一部から、下部のＮ型高比抵抗エピタキシ
ャル層15に達するアノード用のP+型拡散層10を形成す
る。回路部であるNPNトランジスタは、Ｐ型半導体基板
５に埋め込んだＰ型埋め込み拡散層14の上に形成された
厚いＮ型高比抵抗エピタキシャル層15中にＰ型埋め込み
拡散層14を拡散させ、さらにその表面にN+型埋め込み拡
散層７を形成し、その上部にＮ型低比抵抗エピタキシャ
ル層９を薄く積層し、このＮ型低比抵抗エピタキシャル
層９にベースとなるP+型拡散層12及びエミッタとなるN+
型拡散層13を形成する。なお、ホトダイオード部は、表
面からN+型埋め込み拡散層15に達するN+型補償拡散層11
が形成され、NPNトランジスタ部には、表面からN+型埋
め込み拡散層７に達するN+型補償拡散層11が形成されて
いる。これらは、それぞれホトダイオードのカソードの
接続及びNPNトランジスタのコレクタの接続に使用され
る。各素子の境界には、P+型拡散層10,10が形成され、
各素子を分離する。図示されていないが、この表面はSi
O2のような酸化膜で覆われ、所要の部分には、コンタク
トホールを形成して、電極を形成する。
年４月13日の出願した特願平１−93992号に係る次のよ
うな方法がある。すなわち、第８図に示されるように、
受光部であるホトダイオードは、Ｐ型半導体基板５に埋
め込んだN+型埋め込み拡散層16の上にＮ型高比抵抗エピ
タキシャル層15を厚く形成する（真性半導体に近いので
ｉと表示）。さらにその上にＮ型低比抵抗エピタキシャ
ル層９を薄く積層し、このＮ型低比抵抗エピタキシャル
層９の表面の一部から、下部のＮ型高比抵抗エピタキシ
ャル層15に達するアノード用のP+型拡散層10を形成す
る。回路部であるNPNトランジスタは、Ｐ型半導体基板
５に埋め込んだＰ型埋め込み拡散層14の上に形成された
厚いＮ型高比抵抗エピタキシャル層15中にＰ型埋め込み
拡散層14を拡散させ、さらにその表面にN+型埋め込み拡
散層７を形成し、その上部にＮ型低比抵抗エピタキシャ
ル層９を薄く積層し、このＮ型低比抵抗エピタキシャル
層９にベースとなるP+型拡散層12及びエミッタとなるN+
型拡散層13を形成する。なお、ホトダイオード部は、表
面からN+型埋め込み拡散層15に達するN+型補償拡散層11
が形成され、NPNトランジスタ部には、表面からN+型埋
め込み拡散層７に達するN+型補償拡散層11が形成されて
いる。これらは、それぞれホトダイオードのカソードの
接続及びNPNトランジスタのコレクタの接続に使用され
る。各素子の境界には、P+型拡散層10,10が形成され、
各素子を分離する。図示されていないが、この表面はSi
O2のような酸化膜で覆われ、所要の部分には、コンタク
トホールを形成して、電極を形成する。
以上のようにして、ホトダイオード部は厚い高比抵抗
のエピタキシャル層にpin構造として形成することがで
き、NPNトランジスタ部は薄い低比抵抗のエピタキシャ
ル層に形成することができた。
のエピタキシャル層にpin構造として形成することがで
き、NPNトランジスタ部は薄い低比抵抗のエピタキシャ
ル層に形成することができた。
（発明が解決しようとする課題） 前述のように特願平１−93992号に述べられるような
方法では、高比抵抗のＮ型のエピタキシャル層の制御可
能な比抵抗の上限は、約100Ωcmである。
方法では、高比抵抗のＮ型のエピタキシャル層の制御可
能な比抵抗の上限は、約100Ωcmである。
例えば受光素子のカソード、アノード間のバイアスを
3Vとすると、前述のエピタキシャル層の比低号が100Ωc
mの場合、受光素子が最も高速となる活性層（エピタキ
シャル層）の厚さは、約９μｍである。この活性層の厚
さが約９μｍの場合、例えば780nmの入射光に対する光
の吸収量は、入射した光量の約76％となる。
3Vとすると、前述のエピタキシャル層の比低号が100Ωc
mの場合、受光素子が最も高速となる活性層（エピタキ
シャル層）の厚さは、約９μｍである。この活性層の厚
さが約９μｍの場合、例えば780nmの入射光に対する光
の吸収量は、入射した光量の約76％となる。
受光素子の光の吸収量を、780nmの入射光に対しその
光量の90％以上とするためには、活性層の厚さは21μｍ
以上必要である。活性層の厚さが21μｍ以上で、カソー
ド、アノード間のバイアスを3Vとし、高速化を実現する
ためには、エピタキシャル層の比抵抗は、750Ωcm以上
必要であり、一方エピタキシャル層の制御可能な比抵抗
の上限は、前述のように約100Ωcmであるため、前記の
特願平１−93992号の方法では、実現が困難であった。
光量の90％以上とするためには、活性層の厚さは21μｍ
以上必要である。活性層の厚さが21μｍ以上で、カソー
ド、アノード間のバイアスを3Vとし、高速化を実現する
ためには、エピタキシャル層の比抵抗は、750Ωcm以上
必要であり、一方エピタキシャル層の制御可能な比抵抗
の上限は、前述のように約100Ωcmであるため、前記の
特願平１−93992号の方法では、実現が困難であった。
（課題を解決するための手段） 本発明においては、第一の導電型（例えばＮ型）の75
0Ωcm以上の高比抵抗の半導体基板の一方の面の回路部
形成予定領域に第二の導電型（例えばＰ型）の拡散層を
形成し、その受光部形成予定領域に一方の電極（例えば
カソード電極）引き出しのため第一の導電型の深い補償
拡散層を形成し、受光部予定領域にカソード電極形成の
ための第一の導電型の拡散層を形成し、前記の第一の導
電型の高比抵抗の半導体基板の拡散層を形成した面を第
二の導電型の半導体基板に貼り合わせ、前記の第一の導
電型の半導体基板の拡散層の形成されていない表面を研
磨した後その上部に受光部と回路部とを形成するように
した。
0Ωcm以上の高比抵抗の半導体基板の一方の面の回路部
形成予定領域に第二の導電型（例えばＰ型）の拡散層を
形成し、その受光部形成予定領域に一方の電極（例えば
カソード電極）引き出しのため第一の導電型の深い補償
拡散層を形成し、受光部予定領域にカソード電極形成の
ための第一の導電型の拡散層を形成し、前記の第一の導
電型の高比抵抗の半導体基板の拡散層を形成した面を第
二の導電型の半導体基板に貼り合わせ、前記の第一の導
電型の半導体基板の拡散層の形成されていない表面を研
磨した後その上部に受光部と回路部とを形成するように
した。
（作 用） 本発明によれば、受光素子は従来のエピタキシャル技
術では得られない厚膜高比抵抗層、例えば、厚さが21μ
ｍ以上、比抵抗1000Ωcm以上の部分に形成されるため、
受光部の高速化と高感度化が達成される。
術では得られない厚膜高比抵抗層、例えば、厚さが21μ
ｍ以上、比抵抗1000Ωcm以上の部分に形成されるため、
受光部の高速化と高感度化が達成される。
（実施例） 第１図乃至第７図は本発明による製造方法の一例の各
工程の略断面図である。
工程の略断面図である。
まず、第１図に示すように、例えば比抵抗が1000〜40
00ΩcmのＮ型高比抵抗半導体基板１の表面の回路部分形
成予定領域にＰ型拡散層２を形成し、その受光部形成予
定領域の両端にカソード電極引き出し用のＮ型補償拡散
層３を形成する。このＰ型拡散層２及びＮ型補償拡散層
３の拡散深さは、後述の第４図に示される工程において
研磨されることを考慮し、研磨後の厚さが例えば21μｍ
であると、それよりも厚くなるように、21μｍより若干
深くされる。
00ΩcmのＮ型高比抵抗半導体基板１の表面の回路部分形
成予定領域にＰ型拡散層２を形成し、その受光部形成予
定領域の両端にカソード電極引き出し用のＮ型補償拡散
層３を形成する。このＰ型拡散層２及びＮ型補償拡散層
３の拡散深さは、後述の第４図に示される工程において
研磨されることを考慮し、研磨後の厚さが例えば21μｍ
であると、それよりも厚くなるように、21μｍより若干
深くされる。
次に第２図に示すように、受光部形成予定領域のカソ
ード電極部にN+型拡散層４を形成する。
ード電極部にN+型拡散層４を形成する。
次に第３図に示すようにＰ型半導体基板５の表面に、
Ｎ型高比抵抗半導体基板１の上下を転倒して、拡散層を
形成した面を貼り合わせる。
Ｎ型高比抵抗半導体基板１の上下を転倒して、拡散層を
形成した面を貼り合わせる。
次に第４図に示すように、Ｎ型高比抵抗半導体基板１
の表面を研磨して、受光素子に最適な厚さ、例えば約21
μｍの厚さにする。この状態でＰ型拡散層２及びＮ型補
償拡散層３は、表面に露出することになる。
の表面を研磨して、受光素子に最適な厚さ、例えば約21
μｍの厚さにする。この状態でＰ型拡散層２及びＮ型補
償拡散層３は、表面に露出することになる。
次に第５図に示すように、HNO3,HFを含む溶液によ
り、表面を0.1μｍ程度エッチングすると、各層の成分
の差により、Ｐ型拡散層２及びＮ型補償拡散層３はＮ型
高比抵抗半導体基板１の部分より深く浸蝕され、境界に
段差6,6が形成される。次の工程においては、この段差
6,6を利用して、フォトリソグラフィの位置合わせを行
うことができる。
り、表面を0.1μｍ程度エッチングすると、各層の成分
の差により、Ｐ型拡散層２及びＮ型補償拡散層３はＮ型
高比抵抗半導体基板１の部分より深く浸蝕され、境界に
段差6,6が形成される。次の工程においては、この段差
6,6を利用して、フォトリソグラフィの位置合わせを行
うことができる。
次に第６図に示すように、受光部予定領域のＮ型補償
拡散層３の表面と、回路部予定領域のＰ型拡散層２の表
面の一部に、N+型埋込拡散層７を形成する。また、受光
部予定領域に残っているＮ型高比抵抗半導体基板１の表
面の一部にＰ型埋込拡散層８を形成する。これは受光素
子のアノードの一部となる。回路部予定領域のN+型埋込
拡散層７の周囲にはＰ型埋込拡散層８−１を形成する。
これは素子の分離層の一部となる。
拡散層３の表面と、回路部予定領域のＰ型拡散層２の表
面の一部に、N+型埋込拡散層７を形成する。また、受光
部予定領域に残っているＮ型高比抵抗半導体基板１の表
面の一部にＰ型埋込拡散層８を形成する。これは受光素
子のアノードの一部となる。回路部予定領域のN+型埋込
拡散層７の周囲にはＰ型埋込拡散層８−１を形成する。
これは素子の分離層の一部となる。
次に第７図に示すように、表面に低比抵抗のＮ型エピ
タキシャル層９を、例えば比抵抗１Ωcm、厚さ３μｍの
条件で全面に成長させ、Ｐ型埋込拡散層８の上部にＰ型
拡散層10を形成する。これは受光素子のアノードとな
る。また、回路部予定領域のN+型埋込拡散層７の上部の
Ｎ型エピタキシャル層９の両側にはＰ型拡散層10−１を
形成する。これは下方のＰ型埋込拡散層８−１と共に素
子の分離層となる。次に、受光部のＰ型拡散層10の表面
にP+型拡散層12を形成し、同時に回路部のＮ型エピタキ
シャル層９の一部の表面にもベースとなるP+型拡散層12
を形成し、さらにその表面の一部にエミッタとなるN+型
拡散層13を形成する。回路部の表面からN+型埋込拡散層
７に達するＮ型補償拡散層11を形成する。これはコレク
タ電極に接続される。図示されていないが、表面をSiO2
のような絶縁膜で保護し、所要の部分に電極配線を設け
て、各チップに分割する。
タキシャル層９を、例えば比抵抗１Ωcm、厚さ３μｍの
条件で全面に成長させ、Ｐ型埋込拡散層８の上部にＰ型
拡散層10を形成する。これは受光素子のアノードとな
る。また、回路部予定領域のN+型埋込拡散層７の上部の
Ｎ型エピタキシャル層９の両側にはＰ型拡散層10−１を
形成する。これは下方のＰ型埋込拡散層８−１と共に素
子の分離層となる。次に、受光部のＰ型拡散層10の表面
にP+型拡散層12を形成し、同時に回路部のＮ型エピタキ
シャル層９の一部の表面にもベースとなるP+型拡散層12
を形成し、さらにその表面の一部にエミッタとなるN+型
拡散層13を形成する。回路部の表面からN+型埋込拡散層
７に達するＮ型補償拡散層11を形成する。これはコレク
タ電極に接続される。図示されていないが、表面をSiO2
のような絶縁膜で保護し、所要の部分に電極配線を設け
て、各チップに分割する。
上記実施例において、受光部にＰ型埋込拡散層８を設
けたが、これは省略することができる。
けたが、これは省略することができる。
また、前記の実施例では、第７図の工程において、比
抵抗１Ωcmの低比抵抗のＮ型エピタキシャル層９を表面
に形成させたが、その代りに比抵抗約100Ωcmの高比抵
抗のエピタキシャル層を用い、回路部は、エピタキシャ
ル層の表面からのＮ型不純物拡散によるＮ型ウエル中に
形成することができる。この場合、受光部のアノード
は、前記の高比抵抗のエピタキシャル層の表面に形成す
るだけでもよい。
抵抗１Ωcmの低比抵抗のＮ型エピタキシャル層９を表面
に形成させたが、その代りに比抵抗約100Ωcmの高比抵
抗のエピタキシャル層を用い、回路部は、エピタキシャ
ル層の表面からのＮ型不純物拡散によるＮ型ウエル中に
形成することができる。この場合、受光部のアノード
は、前記の高比抵抗のエピタキシャル層の表面に形成す
るだけでもよい。
前述の実施例は、素子の動作が可能な限り、Ｐ型の半
導体をＮ型とし、Ｎ型の半導体をＰ型とすることができ
る。また、エピタキシャル層の比抵抗、厚さは各素子の
必要とされる特性によって、適切なものを選定する。
導体をＮ型とし、Ｎ型の半導体をＰ型とすることができ
る。また、エピタキシャル層の比抵抗、厚さは各素子の
必要とされる特性によって、適切なものを選定する。
（発明の効果） 本発明によれば、エピタキシャル技術では得られない
厚膜高比抵抗の部分に、受光素子を形成することができ
るから、回路内蔵受光素子の回路部の特性を劣化させる
ことなく、受光素子の高速化と高感度が実現できる。
厚膜高比抵抗の部分に、受光素子を形成することができ
るから、回路内蔵受光素子の回路部の特性を劣化させる
ことなく、受光素子の高速化と高感度が実現できる。
第１図乃至第７図は本発明の一実施例の各工程を示す略
断面図、第８図は従来例の略断面図である。 １……Ｎ型高比抵抗半導体基板、２……Ｐ型拡散層、３
……Ｎ型補償拡散層、４……N+型拡散層、５……Ｐ型半
導体基板、６……段差、７……N+型埋込拡散層、８……
Ｐ型埋込拡散層、９……Ｎ型エピタキシャル層、10,10
−１……Ｐ型拡散層、11……Ｎ型補償拡散層、12……P+
型拡散層、13……N+型拡散層、14……Ｐ型埋込拡散層、
15……Ｎ型高比抵抗エピタキシャル層、16……N+型埋込
拡散層
断面図、第８図は従来例の略断面図である。 １……Ｎ型高比抵抗半導体基板、２……Ｐ型拡散層、３
……Ｎ型補償拡散層、４……N+型拡散層、５……Ｐ型半
導体基板、６……段差、７……N+型埋込拡散層、８……
Ｐ型埋込拡散層、９……Ｎ型エピタキシャル層、10,10
−１……Ｐ型拡散層、11……Ｎ型補償拡散層、12……P+
型拡散層、13……N+型拡散層、14……Ｐ型埋込拡散層、
15……Ｎ型高比抵抗エピタキシャル層、16……N+型埋込
拡散層
Claims (1)
- 【請求項１】第一の導電型の750Ωcm以上の高比抵抗半
導体基板の一方の面の回路部形成予定領域に第二の導電
型の拡散層を形成する工程と、前記の面の受光部形成予
定領域に受光素子の一方の電極となる第一の導電型の拡
散層を形成する工程と、これらの拡散層を形成した前記
の面を第二の導電型の半導体基板に貼り合わせる工程
と、前記の第一の導電型の高比抵抗半導体基板の他方の
面に必要な処理を加えて受光部および回路部を形成する
工程を有する回路内蔵受光素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2213261A JP2649862B2 (ja) | 1990-08-10 | 1990-08-10 | 回路内蔵受光素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2213261A JP2649862B2 (ja) | 1990-08-10 | 1990-08-10 | 回路内蔵受光素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0494571A JPH0494571A (ja) | 1992-03-26 |
| JP2649862B2 true JP2649862B2 (ja) | 1997-09-03 |
Family
ID=16636168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2213261A Expired - Fee Related JP2649862B2 (ja) | 1990-08-10 | 1990-08-10 | 回路内蔵受光素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2649862B2 (ja) |
-
1990
- 1990-08-10 JP JP2213261A patent/JP2649862B2/ja not_active Expired - Fee Related
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|---|---|
| JPH0494571A (ja) | 1992-03-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |