JP2008066446A - 半導体積層構造および半導体素子 - Google Patents

Abstract

【課題】積層面内方向の接合容量の小さな受光素子を含む半導体装置を提供する。
【解決手段】ｐ型半導体層１１とｎ型半導体層１２とのＰＮ接合によってフォトダイオードが構成されている。フォトダイオードの周囲に、ｎ型半導体層１２を複数の受光領域Ｓに分離する第１ｐ型素子分離領域１３と、第１ｐ型素子分離領域１３の表面の一部からｎ型半導体層１２の表面の一部に渡って形成された素子分離絶縁層１４と、第１ｐ型素子分離領域１３およびｎ型半導体層１２の双方に接して設けられると共に第１ｐ型素子分離領域１３よりも受光領域Ｓ側に突出して設けられた第２ｐ型素子分離領域１６とを備える。
【選択図】図１

Description

本発明は、共通の半導体基板に、受光素子と他の回路素子とを有する半導体装置に関する。

フォトダイオードは、光信号を電気信号に変換する受光素子の１つであり、各種の光電変換機器における制御用光センサ等に広く用いられている。このフォトダイオードは、高機能化、小型化の要求に伴って、トランジスタ、抵抗、容量等の周辺の信号処理回路素子と一体化されたフォトディテクタＩＣ（Integrated Circuit）として普及している。

例えば、図１３に示したように、半導体装置１００には、ｐ型半導体基板１１０上に、低濃度のｐ型半導体層１１１と、ｎ型半導体層１１２とを順次積層することによりフォトダイオードが形成されており、ｐ型半導体層１１１上に、このフォトダイオードからの光電流を処理する機能回路、例えば、バイポーラトランジスタ（図示せず）が形成されている。また、ｎ型半導体層１１２を複数の受光領域Ｓに分離する第１ｐ型素子分離領域１１３がｎ型半導体層１１２を貫通して形成されている。さらに、ｐ型半導体層１１１のうち第１ｐ型素子分離領域１１３と対向する領域に、第２ｐ型素子分離領域１１６が第１ｐ型素子分離領域１１３と接して形成されている。また、第１ｐ型素子分離領域１１３の表面の一部からｎ型半導体層１１２の表面の一部に渡って素子分離絶縁層１１４が形成されており、さらに、ｎ型半導体層１１２の表層のうち受光領域Ｓに対応する部分に高濃度のｎ型カソード領域１１５がｎ型半導体層１１２の表面からのイオン注入および拡散によって形成されている（特許文献１参照）。

特開２０００−３１２０２１号公報

このような構成の半導体装置１００では、ｎ型カソード領域１１５に電気的に接続されたカソード電極（図示せず）と、第１ｐ型素子分離領域１１３に電気的に接続されたアノード電極（図示せず）との間に逆バイアス電圧が印加されると、図１４に示したように、ｐ型半導体層１１１とｎ型半導体層１１２との間に空乏層（１１１Ａ，１１２Ａ）が形成されると共に、第１ｐ型素子分離領域１１３とｎ型半導体層１１２との間に空乏層（１１３Ａ，１１２Ｃ）が形成される。

ここで、空乏層（１１１Ａ，１１２Ａ）の積層方向の幅は、低濃度のｐ型半導体層１１１の厚さにほぼ等しく広いことから、積層方向の接合容量は極めて小さい。他方、空乏層（１１３Ａ，１１２Ｃ）の積層面内方向の幅は、第１ｐ型素子分離領域１１３にｐ型半導体層１１１よりも高濃度の不純物がドープされており、空乏層（１１１Ａ，１１２Ａ）の積層方向の幅よりも狭いことから、積層面内方向の接合容量は積層方向の接合容量よりも大きい。このように、積層面内方向の接合容量が大きいと、フォトダイオードの高周波特性が低くなり、例えば、光ディスクの高倍速化に対応するのが困難となる虞がある。

本発明はかかる問題点に鑑みてなされたものであり、その目的は、積層面内方向の接合容量の小さな受光素子を含む半導体装置を提供することにある。

本発明の第１の半導体装置は、第１導電型半導体層と、第１導電型半導体層上に設けられた第２導電型半導体層とを含んで構成された受光素子を備えたものである。この第１の半導体装置は、さらに、第２導電型半導体層を複数の受光領域に分離すると共に第１導電型不純物を有する第１素子分離領域と、第１素子分離領域の表面の一部から第２導電型半導体層の表面の一部に渡って形成された素子分離絶縁層と、第１素子分離領域および第２導電型半導体層の双方に接して設けられると共に第１素子分離領域よりも受光領域側に突出して設けられ、さらに第１導電型半導体層のうち第２導電型半導体層と接する表層よりも高濃度の第１導電型不純物を有する第２素子分離領域とを備えている。

本発明の第１の半導体装置では、高濃度の第２素子分離領域が第１素子分離領域および第２導電型半導体層の双方に接して設けられると共に第１素子分離領域よりも受光領域側に突出して設けられているので、第２導電型半導体層と第１素子分離領域との間に形成される空乏層と、第２導電型半導体層と第２素子分離領域との間に形成される空乏層とが互いに結合して、空乏層の積層面内方向の幅が広くなる。

ここで、第１素子分離領域および素子分離絶縁層の双方に接して設けられ、さらに第１導電型半導体層のうち第２導電型半導体層と接する表層よりも高濃度の第１導電型不純物を有する第３素子分離領域をさらに備えていてもよい。これにより、上記２つの空乏層と、第２導電型半導体層および第３素子分離領域の間に形成される空乏層とが互いに結合するので、第１導電型半導体層と第２導電型半導体層との間に小さな逆バイアス電圧を印加するだけで、空乏層の積層面内方向の幅が広くなる。

本発明の第２の半導体装置は、第１導電型半導体層と、第１導電型半導体層上に設けられた第２導電型半導体層とを含んで構成された受光素子を備えたものである。この第２の半導体装置は、さらに、第２導電型半導体層を複数の受光領域に分離する素子分離絶縁層と、素子分離絶縁層の下部に接して設けられ、さらに第１導電型半導体層のうち第２導電型半導体層と接する表層よりも高濃度の第１導電型不純物を有する素子分離領域とを備えている。

本発明の第２の半導体装置では、第２導電型半導体層が素子分離絶縁層によって複数の受光領域に分離されるので、ＰＮ接合によって生じる空乏層は積層面内方向に存在しない。

ここで、第１導電型半導体層と素子分離領域との間に絶縁膜が形成されていてもよい。このようにした場合であっても、ＰＮ接合によって生じる空乏層は積層面内方向に存在しない。

本発明の第３の半導体装置は、第１導電型半導体層と、第１導電型半導体層上に設けられた第２導電型半導体層とを含んで構成された受光素子を備えたものである。この第３の半導体装置は、さらに、第２導電型半導体層を複数の受光領域に分離すると共に第１導電型不純物を有する第１素子分離領域と、第１素子分離領域の表面の一部から第２導電型半導体層の表面の一部に渡って形成された素子分離絶縁層とを備えており、第２導電型半導体層のうち素子分離絶縁層の下面と対向する部分の厚さは、第１導電型半導体層のうち第２導電型半導体層と接する表層における第１導電型不純物の濃度と、第１導電型半導体層および第２導電型半導体層の間に通常動作時に印加される電圧範囲内の逆バイアス電圧とに応じて決まる空乏層の幅よりも狭くなっている。

本発明の第３の半導体装置では、第２導電型半導体層のうち素子分離絶縁層の下面と対向する部分の厚さは、第１導電型半導体層のうち第２導電型半導体層と接する表層における第１導電型不純物の濃度と、第１導電型半導体層および第２導電型半導体層の間に通常動作時に印加される電圧範囲内の逆バイアス電圧とに応じて決まる空乏層の幅よりも狭くなっている。これにより、第２導電型半導体層と第１導電型半導体層との間に形成される空乏層と、第２導電型半導体層と第１素子分離領域との間に形成される空乏層とが互いに結合して、空乏層の積層面内方向の幅が広くなる。

本発明の第１の半導体装置によれば、高濃度の第２素子分離領域を、第１素子分離領域および第２導電型半導体層の双方に接して設けると共に第１素子分離領域よりも受光領域側に突出して設けるようにしたので、第２導電型半導体層と第１素子分離領域との間に形成される空乏層と、第２導電型半導体層と第２素子分離領域との間に形成される空乏層とを互いに結合させることができる。これにより、空乏層の積層面内方向の幅を広くすることができるので、受光素子の積層面内方向の接合容量を小さくすることができる。

本発明の第２の半導体装置によれば、第２導電型半導体層を、素子分離絶縁層によって複数の受光領域に分離するようにしたので、積層面内方向に空乏層が存在しない。これにより、受光素子の積層面内方向の接合容量をほとんどなくすることができる。

本発明の第３の半導体装置によれば、第２導電型半導体層のうち素子分離絶縁層の下面と対向する部分の厚さを、第１導電型半導体層のうち第２導電型半導体層と接する表層における第１導電型不純物の濃度と、第１導電型半導体層および第２導電型半導体層の間に通常動作時に印加される電圧範囲内の逆バイアス電圧とに応じて決まる空乏層の幅よりも狭くしたので、第２導電型半導体層と第１導電型半導体層との間に形成される空乏層と、第２導電型半導体層と第１素子分離領域との間に形成される空乏層とを互いに結合させることができる。これにより、空乏層の積層面内方向の幅を広くすることができるので、受光素子の積層面内方向の接合容量を小さくすることができる。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。

［第１の実施の形態］
図１は、本発明の第１の実施の形態に係る半導体装置１の断面構成を表すものである。この半導体装置１は、共通のｐ型半導体基板１０に、フォトダイオード（受光素子）と、このフォトダイオードからの光電流を処理する機能素子、例えばバイポーラトランジスタ、ＣＭＯＳトランジスタ、抵抗、容量等（図示せず）とが形成されたフォトディテクタＩＣである。

半導体装置１は、ｐ型半導体基板１０の一面側に、低濃度のｐ型半導体層１１と、ｎ型半導体層１２とを順次積層することにより形成されたフォトダイオードと、フォトダイオードの周辺領域に形成された機能素子（図示せず）とを有している。なお、ｐ型半導体基板１０およびｐ型半導体層１１が本発明の「第１導電型半導体層」の一具体例に対応し、ｎ型半導体層１２および後述のｎ型カソード領域１５が本発明の「第２導電型半導体層」の一具体例に対応し、ｎ型半導体層１２が本発明の「低濃度半導体層」の一具体例に対応する。

ｐ型半導体基板１０は、例えば、高濃度のｐ型不純物がドープされたシリコン基板、または、高濃度のｐ型不純物がドープされた埋込層（図示せず）を上部に有するシリコン基板により構成されている。なお、ｐ型不純物が本発明の「第１導電型不純物」の一具体例に対応する。

ｐ型半導体層１１は、例えば、ｐ型不純物がドープされたシリコンからなり、ｐ型半導体基板１０上に例えば５〜１５μｍ程度エピタキシャル成長させることにより形成されている。このｐ型半導体層１１では、ｐ型半導体基板１０のうちｐ型半導体層１１が形成された表面よりも低濃度（例えば５×１０¹³ｃｍ^-3）のｐ型不純物がドープされていることから、空乏化し易く、抵抗値が高くなっている。これにより、ｐ型半導体層１１とｎ型半導体層１２との間に通常動作時に印加される電圧範囲内の逆バイアス電圧を印加すると、ｐ型半導体層１１とｎ型半導体層１２とのＰＮ接合面からｐ型半導体基板１０の表面にかけて空乏化するようになっている。

ｎ型半導体層１２は、例えば、ｎ型不純物がドープされたシリコンからなり、ｐ型半導体層１１上にエピタキシャル成長させることにより形成されている。このｎ型半導体層１２では、高濃度（例えば５．５×１０¹⁵ｃｍ^-3）のｎ型不純物がドープされていることから、ｐ型半導体層１１と比べて空乏化しにくく、抵抗値が低くなっている。なお、ｎ型不純物が本発明の「第２導電型不純物」の一具体例に対応する。

この半導体装置１には、第１ｐ型素子分離領域１３および第２ｐ型素子分離領域１６が積層方向に連続して形成されている。なお、第１ｐ型素子分離領域１３が本発明の「第１素子分離領域」の一具体例に対応し、第２ｐ型素子分離領域１６が本発明の「第２素子分離領域」の一具体例に対応する。

第１ｐ型素子分離領域１３は、ｎ型半導体層１２を複数の受光領域Ｓに分離するためのものであり、例えば、ｎ型半導体層１２が複数の島状となるようにｎ型半導体層１２を貫通して形成されている。この第１ｐ型素子分離領域１３は、ｐ型半導体層１１よりも高濃度（例えば１×１０¹⁷ｃｍ^-3）のｐ型不純物がドープされたシリコンからなり、例えば、ｎ型半導体層１２の表面からのイオン注入および拡散によって形成されている。

第２ｐ型素子分離領域１６は、フォトダイオードのアノード抵抗を下げ、かつｐ型半導体層１１とｎ型半導体層１２との間に形成される空乏層（１１Ａ，１２Ａ，図２参照）のうちｐ型半導体層１１側の空乏層１１Ａが第１ｐ型素子分離領域１３の下を回り込んで素子分離が阻害されるのを阻止するためのものである。この第２ｐ型素子分離領域１６は、ｐ型半導体層１１よりも高濃度（例えば１×１０¹⁵ｃｍ^-3）のｐ型不純物がドープされたシリコンからなり、例えば、ｐ型半導体層１１の表面からのイオン注入および拡散によって形成されている。

このように、第１ｐ型素子分離領域１３および第２ｐ型素子分離領域１６では、高濃度のｐ型不純物がドープされていることから、ｐ型半導体層１１と比べて空乏化しにくく、抵抗値が低くなっている。

この半導体装置１には、さらに、第１ｐ型素子分離領域１３の表面の一部からｎ型半導体層１２の表面の一部に渡って素子分離絶縁層１４が形成されており、この素子分離絶縁層１４の形成されていない受光領域Ｓには、ｎ型カソード領域１５が形成されている。なお、ｎ型カソード領域１５が本発明の「高濃度半導体層」の一具体例に対応する。

素子分離絶縁層１４は、例えば、ＬＯＣＯＳ（local oxidation of silicon）またはＳＴＩ（Shallow Trench Isolation）により形成されており、ｎ型カソード領域１５を受光領域Ｓごとに島状に分離するようになっている。この素子分離絶縁層１４は、例えば、ｎ型半導体層１２の一部を窪ませて、その窪みに形成されたものであり、その厚さは、例えば０．４μｍとなっている。ｎ型カソード領域１５は、ｎ型半導体層１２よりも高濃度のｎ型不純物がドープされたシリコンからなり、例えば、ｎ型半導体層１２の表面からのイオン注入および拡散によって形成されている。このｎ型カソード領域１５の厚さは、素子分離絶縁層１４の厚さよりも薄くなっており、受光領域Ｓの周辺領域に設けられた第１ｐ型素子分離領域１３および第２ｐ型素子分離領域１６とは接していない。

ここで、ｐ型半導体層１１、ｎ型半導体層１２およびｎ型カソード領域１５の合計厚さ、すなわち、ｎ型カソード領域１５の表面からｐ型半導体基板１０の表面までの距離は、受光領域Ｓに入射させる光の吸収長よりも厚くなっている。

ところで、上記した第２ｐ型素子分離領域１６は、第１ｐ型素子分離領域１３およびｎ型半導体層１２の双方に接して設けられると共に、第１ｐ型素子分離領域１３よりも受光領域Ｓ側に突出して設けられている。そのため、ｐ型半導体層１１とｎ型半導体層１２との間に通常動作時に印加される電圧範囲内の逆バイアス電圧を印加すると、図２に示したように、ｐ型半導体層１１とｎ型半導体層１２との間で形成される積層方向の空乏層（１１Ａ，１２Ａ）と、第１ｐ型素子分離領域１３とｎ型半導体層１２との間で形成される積層面内方向の空乏層（１３Ａ，１２Ｃ）と、第２ｐ型素子分離領域１６とｎ型半導体層１２との間で形成される積層方向の空乏層（１６Ａ，１２Ｂ）とが互いに結合して、受光領域Ｓの周辺領域、具体的には、ｎ型半導体層１２のうち素子分離絶縁層１４の下面と対向する部分全体が空乏化するようになっている。

このような構成の半導体装置１では、ｐ型半導体層１１に第１ｐ型素子分離領域１３および第２ｐ型素子分離領域１６を介して電気的に接続されたアノード電極（図示せず）と、ｎ型半導体層１２にｎ型カソード領域１５を介して電気的に接続されたカソード電極（図示せず）との間に通常動作時に印加される電圧範囲内の逆バイアス電圧を印加すると、図２に示したように、ｐ型半導体層１１とｎ型半導体層１２との間に積層方向に空乏層（１１Ａ，１２Ａ）が形成され、第１ｐ型素子分離領域１３とｎ型半導体層１２との間に積層面内方向に空乏層（１３Ａ，１２Ｃ）が形成され、さらに、第２ｐ型素子分離領域１６とｎ型半導体層１２との間に積層方向に空乏層（１６Ａ，１２Ｂ）が形成される。

このとき、空乏層（１１Ａ，１２Ａ）のうちｐ型半導体層１１側の空乏層１１Ａはｐ型半導体層１１とｎ型半導体層１２とのＰＮ接合面からｐ型半導体基板１０の表面にかけて形成される。これにより、空乏層（１１Ａ，１２Ａ）の積層方向の幅がｐ型半導体層１１１の厚さにほぼ等しく広くなるので、積層方向の接合容量を極めて小さくすることができる。

他方、積層面内方向では、空乏層（１１Ａ，１２Ａ）、空乏層（１３Ａ，１２Ｃ）および空乏層（１６Ａ，１２Ｂ）が互いに結合して、ｎ型半導体層１２のうち素子分離絶縁層１４の下面と対向する部分全体に空乏層が形成される。

例えば、図３に、ｎ型半導体層１２のｎ型不純物濃度を５．５×１０¹⁵ｃｍ^-3とした場合に、ｎ型半導体層１２とＰＮ接合を形成するｐ型の半導体層（本実施の形態ではｐ型半導体層１１、第１ｐ型素子分離領域１３および第２ｐ型素子分離領域１６）のｐ型不純物濃度を１×１０¹³ｃｍ^-3〜１×１０¹⁵ｃｍ^-3まで変化させたときにｎ型半導体層１２側に形成され得る空乏層の幅を示す。また、参考として、図４に、ｎ型半導体層１２のｎ型不純物濃度を５．５×１０¹⁵ｃｍ^-3とした場合に、ｎ型半導体層１２とＰＮ接合を形成するｐ型の半導体層（本実施の形態ではｐ型半導体層１１、第１ｐ型素子分離領域１３および第２ｐ型素子分離領域１６）のｐ型不純物濃度を１×１０¹³ｃｍ^-3〜１×１０¹⁵ｃｍ^-3まで変化させたときのｐ型の半導体層側に形成され得る空乏層の幅を示す。

なお、図３，図４中のＶは、ｐ型半導体層１１とｎ型半導体層１２との間に印加した逆バイアス電圧の値を指しており、通常動作時に印加され得る電圧範囲内の値となっている。また、図３，図４に示した空乏層の幅はｎ型半導体層１２およびｐ型の半導体層の厚さが充分に厚く、空乏層の伸びが素子分離絶縁層１４やｐ型半導体基板１０などによって阻害されることがないものとしている。

図３から、ｐ型の半導体層のｐ型不純物濃度が高くなるにつれて、ｎ型半導体層１２側に形成され得る空乏層の幅が広くなっていくのがわかる。また、逆バイアス電圧が大きくなるにつれて、ｎ型半導体層１２側に形成され得る空乏層の幅が広くなっていくこともわかる。従って、ｎ型半導体層１２のうち素子分離絶縁層１４の下面と対向する部分の厚さｔ１をある程度自由に調整することができる場合には、厚さｔ１を、ｐ型の半導体層のｐ型不純物濃度および逆バイアス電圧に応じて決まる空乏層の幅よりも狭くすることにより、ｎ型半導体層１２のうち素子分離絶縁層１４の下面と対向する部分全体に空乏層を形成することができる。また、厚さｔ１の調整幅に制限がある場合には、厚さｔ１がｐ型の半導体層のｐ型不純物濃度および逆バイアス電圧に応じて決まる空乏層の幅よりも狭くなるように、ｐ型の半導体層のｐ型不純物濃度を調整することにより、ｎ型半導体層１２のうち素子分離絶縁層１４の下面と対向する部分全体に空乏層を形成することができる。

特に、図１，２に示したように、第２ｐ型素子分離領域１６の受光領域Ｓ側への突出量がｔ１よりも大きい場合には、第２ｐ型素子分離領域１６のｐ型不純物濃度がｎ型半導体層１２のうち素子分離絶縁層１４の下面と対向する部分に形成される空乏層に対して支配的になる。そこで、厚さｔ１をある程度自由に調整することができる場合には、厚さｔ１を、第２ｐ型素子分離領域１６のｐ型不純物濃度および逆バイアス電圧に応じて決まる空乏層の幅よりも狭くすることにより、ｎ型半導体層１２のうち素子分離絶縁層１４の下面と対向する部分全体に空乏層を形成することができる。また、厚さｔ１の調整幅に制限がある場合には、厚さｔ１が第２ｐ型素子分離領域１６のｐ型不純物濃度および逆バイアス電圧に応じて決まる空乏層の幅よりも狭くなるように、第２ｐ型素子分離領域１６のｐ型不純物濃度を調整することにより、ｎ型半導体層１２のうち素子分離絶縁層１４の下面と対向する部分全体に空乏層を形成することができる。

これにより、この空乏層の積層面内方向の幅が第２ｐ型素子分離領域１６の受光領域Ｓ側への突出量よりも広くなるので、積層面内方向の接合容量を小さくすることができる。

このように、本実施の形態の半導体装置１では、積層方向だけでなく、積層面内方向の接合容量も低減することができるので、フォトダイオードの高周波特性が向上する。これにより、例えば、光ディスクの高倍速化に容易に対応することが可能となる。

また、ｎ型半導体層１２およびｎ型カソード領域１５を第１ｐ型素子分離領域１３で複数に分割し、複数に分割されたカソードのそれぞれの出力を用いて演算することにより、例えば、光ディスク装置のフォーカス、トラッキング等の制御信号を得ることができる。

また、ｐ型半導体基板１０は高濃度の不純物を含有しているので、光吸収によって発生するキャリアがｐ型半導体基板１０において再結合し、受光感度が低下する虞がある。しかし、本実施の形態では、ｐ型半導体層１１およびｎ型半導体層１２の合計厚さを光の吸収長よりも厚くしているので、ｐ型半導体基板１０の内部で発生するキャリア数を減らし、受光感度を向上させることができる。

［第１の実施の形態の変形例］
上記実施の形態では、素子分離絶縁層１４の下面がｎ型半導体層１２に接していたが、素子分離絶縁層１４とｎ型半導体層１２との間にｐ型の半導体層を挿入してもよい。例えば、図５に示したように、第１ｐ型素子分離領域１３および素子分離絶縁層１４の双方に接して設けられ、さらにｐ型半導体層１１よりも高濃度のｐ型不純物がドープされた第３ｐ型素子分離領域１７をさらに備えていてもよい。

これにより、ｐ型半導体層１１とｎ型半導体層１２との間に通常動作時に印加される電圧範囲内の逆バイアス電圧を印加すると、図６に示したように、上記実施の形態と同様に空乏層（１１Ａ，１２Ａ）、空乏層（１３Ａ，１２Ｃ）および空乏層（１６Ａ，１２Ｂ）がそれぞれ形成され、さらに、第３ｐ型素子分離領域１７とｎ型半導体層１２との間に積層面内方向に空乏層（１７Ａ，１２Ｄ）が形成される。

このとき、積層面内方向では、空乏層（１１Ａ，１２Ａ）、空乏層（１３Ａ，１２Ｃ）、空乏層（１６Ａ，１２Ｂ）および空乏層（１７Ａ，１２Ｄ）が互いに結合して、ｎ型半導体層１２のうち素子分離絶縁層１４の下面と対向する部分全体に空乏層が形成される。

このように、ｎ型半導体層１２のうち素子分離絶縁層１４の下面と対向する部分を下面側および側面側だけでなく、上面側からもｐ型の半導体層で囲むことにより、ｐ型半導体層１１とｎ型半導体層１２との間に小さな逆バイアス電圧を印加するだけで、ｎ型半導体層１２のうち素子分離絶縁層１４の下面と対向する部分全体に空乏層を形成することができる。

これにより、上記実施の形態と同様、この空乏層の積層面内方向の幅が第２ｐ型素子分離領域１６の受光領域Ｓ側への突出量よりも広くなるので、積層面内方向の接合容量を小さくすることができる。

このように、本変形例に係る半導体装置２では、上記実施の形態と同様、積層方向だけでなく、積層面内方向の接合容量も低減することができるので、フォトダイオードの高周波特性が向上する。これにより、例えば、光ディスクの高倍速化に容易に対応することが可能となる。

［第２の実施の形態］
図７は、本発明の第２の実施の形態に係る半導体装置３の断面構成を表すものである。この半導体装置３は、上記実施の形態と同様、共通のｐ型半導体基板１０に、フォトダイオード（受光素子）と、このフォトダイオードからの光電流を処理する機能素子、例えばバイポーラトランジスタ、ＣＭＯＳトランジスタ、抵抗、容量等（図示せず）とが形成されたフォトダイオードＩＣである。

この半導体装置３は、上記実施の形態のｎ型半導体層１２の代わりに、ｐ型半導体層１８を備えており、さらに、第２ｐ型素子分離領域１６が受光領域Ｓ側へ突出していない点で、上記実施の形態の構成と相違する。そこで、以下では、上記実施の形態と共通の構成、作用、効果についての記載を適宜省略し、上記実施の形態との相違点を主に説明する。

ｐ型半導体層１８は、ｐ型半導体層１１と同様、例えば、ｐ型不純物がドープされたシリコンからなり、ｐ型半導体層１１上にエピタキシャル成長させることにより形成されている。このｐ型半導体層１８では、ｐ型半導体層１１と同程度の濃度（例えば５×１０¹³ｃｍ^-3）のｐ型不純物がドープされていることから、空乏化し易く、抵抗値が高くなっている。これにより、ｐ型半導体層１８とｎ型カソード領域１５との間に通常動作時に印加される電圧範囲内の逆バイアス電圧を印加すると、ｐ型半導体層１８とｎ型カソード領域１５とのＰＮ接合面からｐ型半導体基板１０の表面にかけて空乏化するようになっている。

ここで、ｎ型カソード領域１５は、素子分離絶縁層１４によって複数の受光領域Ｓに分離されているので、受光領域Ｓの周辺領域に設けられた第１ｐ型素子分離領域１３および第２ｐ型素子分離領域１６とは接していない。そのため、ｐ型半導体層１８とｎ型カソード領域１５との間に通常動作時に印加される電圧範囲内の逆バイアス電圧を印加すると、図８に示したように、積層方向に空乏層（１５Ａ，１８Ａ）が形成されるが、積層面内方向にはＰＮ接合が存在せず、ＰＮ接合によって生じる空乏層は積層面内方向には形成されない。これにより、積層面内方向の接合容量をほとんどなくすることができる。

このように、本実施の形態の半導体装置３では、積層面内方向の接合容量をほとんどなくすることができるので、フォトダイオードの高周波特性が向上する。これにより、例えば、光ディスクの高倍速化に容易に対応することが可能となる。

［第２の実施の形態の変形例］
上記第２の実施の形態では、第１ｐ型素子分離領域１３および第２ｐ型素子分離領域１６が低濃度のｐ型の半導体層（ｐ型半導体層１１，１８）と接していたが、図９に示したように、第１ｐ型素子分離領域１３および第２ｐ型素子分離領域１６と、ｐ型半導体層１１，１８との間に積層方向に延在する絶縁膜１９を挿入してもよい。

この絶縁膜１９は、例えば、ＳＴＩ（Shallow Trench Isolation）またはＤＴＩ（Deep Trench Isolation)により形成されている。

このようにした場合であっても、図１０に示したように、ＰＮ接合によって生じる空乏層は積層面内方向に形成されないので、上記第２の実施の形態と同様、積層面内方向の接合容量をほとんどなくすることができる。

このように、本変形例に係る半導体装置４では、上記実施の形態と同様、積層面内方向の接合容量をほとんどなくすることができるので、フォトダイオードの高周波特性が向上する。これにより、例えば、光ディスクの高倍速化に容易に対応することが可能となる。

［第３の実施の形態］
図１１は、本発明の第３の実施の形態に係る半導体装置５の断面構成を表すものである。この半導体装置５は、共通のｐ型半導体基板１０に、フォトダイオード（受光素子）と、このフォトダイオードからの光電流を処理する機能素子、例えばバイポーラトランジスタ、ＣＭＯＳトランジスタ、抵抗、容量等（図示せず）とが形成されたフォトダイオードＩＣである。

この半導体装置５は、第２ｐ型素子分離領域１６が受光領域Ｓ側へ突出しておらず、さらに、素子分離絶縁層１４の厚さが上記第１の実施の形態の場合よりも厚くなっている点で、上記実施の形態の構成と相違する。そこで、以下では、上記第１の実施の形態と共通の構成、作用、効果についての記載を適宜省略し、上記第１の実施の形態との相違点を主に説明する。

本実施の形態においても、基本的には、上記第１の実施の形態と同様に、厚さｔ１をある程度自由に調整することができる場合には、厚さｔ１を、ｐ型半導体層１１のｐ型不純物濃度および逆バイアス電圧に応じて決まる空乏層の幅よりも狭くすることにより、図１２に示したように、ｎ型半導体層１２のうち素子分離絶縁層１４の下面と対向する部分全体に空乏層を形成することができる。また、厚さｔ１の調整幅に制限がある場合には、厚さｔ１がｐ型半導体層１１のｐ型不純物濃度および逆バイアス電圧に応じて決まる空乏層の幅よりも狭くなるように、ｐ型半導体層１１のｐ型不純物濃度を調整することにより、ｎ型半導体層１２のうち素子分離絶縁層１４の下面と対向する部分全体に空乏層を形成することができる。

例えば、ｎ型半導体層１２のｎ型不純物濃度を５．５×１０¹⁵ｃｍ^-3とした場合に、ｎ型半導体層１２とＰＮ接合を形成するｐ型の半導体層（本実施の形態ではｐ型半導体層１１）のｐ型不純物濃度を５×１０¹³ｃｍ^-3と低濃度にしたときには、図３から、厚さｔ１を０．０３μｍ以下とすることにより、ｎ型半導体層１２のうち素子分離絶縁層１４の下面と対向する部分全体に空乏層を形成することができる。これにより、積層面内方向の接合容量を小さくすることができる。

このように、本実施の形態の半導体装置５では、積層方向だけでなく、積層面内方向の接合容量も低減することができるので、フォトダイオードの高周波特性が向上する。これにより、例えば、光ディスクの高倍速化に容易に対応することが可能となる。

以上、実施の形態および変形例を挙げて本発明を説明したが、本発明は上記の実施の形態等に限定されるものではなく、種々変形可能である。

例えば、上記実施の形態等では、共通基板としてｐ型半導体基板１０を用いた場合について説明したが、本発明は、共通基板としてｎ型半導体基板を用いた場合にも適用可能である。ただし、その場合には、上記実施の形態等で説明した導電型をｐ型からｎ型に、ｎ型からｐ型に置き換えればよい。

本発明の第１の実施の形態に係る半導体装置の断面構成図である。 図１の半導体装置に電圧を印加したときに形成される空乏層を説明するための断面構成図である。 ｐ型不純物濃度とｎ型の半導体層側の空乏層の幅との関係を説明するための関係図である。 ｐ型不純物濃度とｐ型の半導体層側の空乏層の幅との関係を説明するための関係図である。 図１の変形例に係る半導体装置の断面構成図である。 図５の半導体装置に電圧を印加したときに形成される空乏層を説明するための断面構成図である。 本発明の第２の実施の形態に係る半導体装置の断面構成図である。 図７の半導体装置に電圧を印加したときに形成される空乏層を説明するための断面構成図である。 図７の変形例に係る半導体装置の断面構成図である。 図９の半導体装置に電圧を印加したときに形成される空乏層を説明するための断面構成図である。 本発明の第３の実施の形態に係る半導体装置の断面構成図である。 図１１の半導体装置に電圧を印加したときに形成される空乏層を説明するための断面構成図である。 従来の半導体装置の断面構成図である。 図１３の半導体装置に電圧を印加したときに形成される空乏層を説明するための断面構成図である。

符号の説明

１〜５…半導体装置、１０…ｐ型半導体基板、１１，１８…ｐ型半導体層、１１Ａ，１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ，１３Ａ，１５Ａ，１６Ａ，１７Ａ，１８Ａ…空乏層、１２…ｎ型半導体層、１３…第１ｐ型素子分離領域、１４…素子分離絶縁層、１５…ｎ型カソード領域、１６…第２ｐ型素子分離領域、１７…第３ｐ型素子分離領域、１９…絶縁膜、Ｓ…受光領域。

Claims (24)

1. 第１導電型半導体層と、
   前記第１導電型半導体層上に設けられた第２導電型半導体層と、
   前記第２導電型半導体層を複数の受光領域に分離すると共に第１導電型不純物を有する第１素子分離領域と、
   前記第１素子分離領域の表面の一部から前記第２導電型半導体層の表面の一部に渡って形成された素子分離絶縁層と、
   前記第１素子分離領域および前記第２導電型半導体層の双方に接して設けられると共に前記第１素子分離領域よりも前記受光領域側に突出して設けられ、さらに前記第１導電型半導体層のうち前記第２導電型半導体層と接する表層よりも高濃度の第１導電型不純物を有する第２素子分離領域と
   を備えたことを特徴とする半導体装置。
2. 前記第２導電型半導体層のうち素子分離絶縁層の下面と対向する部分の厚さは、前記第２素子分離領域における第１導電型不純物の濃度と、前記第１導電型半導体層および前記第２導電型半導体層の間に通常動作時に印加される電圧範囲内の逆バイアス電圧とに応じて決まる空乏層の幅よりも狭くなっている
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記第１素子分離領域および前記素子分離絶縁層の双方に接して設けられ、さらに前記第１導電型半導体層のうち前記第２導電型半導体層と接する表層よりも高濃度の第１導電型不純物を有する第３素子分離領域
   を備えたことを特徴とする請求項１に記載の半導体装置。
4. 前記第２導電型半導体層は、前記第１素子分離領域によって分離されると共に相対的に低濃度の第２導電型不純物を有する複数の低濃度半導体層と、前記素子分離絶縁層によって分離されると共に相対的に高濃度の第２導電型不純物を有する複数の高濃度半導体層とを有する
   ことを特徴とする請求項１に記載の半導体装置。
5. 前記第１導電型半導体層は、相対的に高濃度の第１導電型不純物を有する半導体基板上に、相対的に低濃度の第１導電型不純物を有する半導体層を積層して構成されている
   ことを特徴とする請求項１に記載の半導体装置。
6. 前記半導体層および前記第２導電型半導体層の合計厚さは、前記受光領域に入射させる光の吸収長よりも厚い
   ことを特徴とする請求項５に記載の半導体装置。
7. 前記第１導電型半導体層は、相対的に高濃度の第１導電型不純物を有する埋込層が上部に形成された半導体基板上に、相対的に低濃度の第１導電型不純物を有する半導体層を積層して構成されている
   ことを特徴とする請求項１に記載の半導体装置。
8. 前記半導体層および前記第２導電型半導体層の合計厚さは、前記受光領域に入射させる光の吸収長よりも厚い
   ことを特徴とする請求項７に記載の半導体装置。
9. 前記素子分離絶縁層は、ＬＯＣＯＳ（local oxidation of silicon）またはＳＴＩ（Shallow Trench Isolation）により形成されている
   ことを特徴とする請求項１に記載の半導体装置。
10. 第１導電型半導体層と、
    前記第１導電型半導体層上に設けられた第２導電型半導体層と、
    前記第２導電型半導体層を複数の受光領域に分離する素子分離絶縁層と、
    前記素子分離絶縁層の下部に接して設けられ、さらに前記第１導電型半導体層のうち前記第２導電型半導体層と接する表層よりも高濃度の第１導電型不純物を有する素子分離領域と
    を備えたことを特徴とする半導体装置。
11. 前記第１導電型半導体層と前記素子分離領域との間に絶縁膜を備える
    ことを特徴とする請求項１０に記載の半導体装置。
12. 前記絶縁膜は、ＳＴＩ（Shallow Trench Isolation）またはＤＴＩ（Deep Trench Isolation)により形成されている
    ことを特徴とする請求項１１に記載の半導体装置。
13. 前記第１導電型半導体層は、相対的に高濃度の第１導電型不純物を有する半導体基板上に、相対的に低濃度の第１導電型不純物を有する半導体層を積層して構成されている
    ことを特徴とする請求項１０に記載の半導体装置。
14. 前記半導体層および前記第２導電型半導体層の合計厚さは、前記受光領域に入射させる光の吸収長よりも厚い
    ことを特徴とする請求項１３に記載の半導体装置。
15. 前記第１導電型半導体層は、相対的に高濃度の第１導電型不純物を有する埋込層が上部に形成された半導体基板上に、相対的に低濃度の第１導電型不純物を有する半導体層を積層して構成されている
    ことを特徴とする請求項１０に記載の半導体装置。
16. 前記半導体層および前記第２導電型半導体層の合計厚さは、前記受光領域に入射させる光の吸収長よりも厚い
    ことを特徴とする請求項１５に記載の半導体装置。
17. 前記素子分離絶縁層は、ＬＯＣＯＳ（local oxidation of silicon）またはＳＴＩ（Shallow Trench Isolation）により形成されている
    ことを特徴とする請求項１０に記載の半導体装置。
18. 第１導電型半導体層と、
    前記第１導電型半導体層上に設けられた第２導電型半導体層と、
    前記第２導電型半導体層を複数の受光領域に分離すると共に第１導電型不純物を有する第１素子分離領域と、
    前記第１素子分離領域の表面の一部から前記第２導電型半導体層の表面の一部に渡って形成された素子分離絶縁層と
    を備え、
    前記第２導電型半導体層のうち素子分離絶縁層の下面と対向する部分の厚さは、前記第１導電型半導体層のうち前記第２導電型半導体層と接する表層における前記第１導電型不純物の濃度と、前記第１導電型半導体層および前記第２導電型半導体層の間に通常動作時に印加される電圧範囲内の逆バイアス電圧とに応じて決まる空乏層の幅よりも狭くなっている
    ことを特徴とする半導体装置。
19. 前記第１素子分離領域に接して設けられ、さらに前記第１導電型半導体層のうち前記第２導電型半導体層と接する表層よりも高濃度の第１導電型不純物を有する第２素子分離領域を備える
    ことを特徴とする請求項１８に記載の半導体装置。
20. 前記第１導電型半導体層は、相対的に高濃度の第１導電型不純物を有する半導体基板上に、相対的に低濃度の第１導電型不純物を有する半導体層を積層して構成されている
    ことを特徴とする請求項１８に記載の半導体装置。
21. 前記半導体層および前記第２導電型半導体層の合計厚さは、前記受光領域に入射させる光の吸収長よりも厚い
    ことを特徴とする請求項２０に記載の半導体装置。
22. 前記第１導電型半導体層は、相対的に高濃度の第１導電型不純物を有する埋込層が上部に形成された半導体基板上に、相対的に低濃度の第１導電型不純物を有する半導体層を積層して構成されている
    ことを特徴とする請求項１８に記載の半導体装置。
23. 前記半導体層および前記第２導電型半導体層の合計厚さは、前記受光領域に入射させる光の吸収長よりも厚い
    ことを特徴とする請求項２２に記載の半導体装置。
24. 前記素子分離絶縁層は、ＬＯＣＯＳ（local oxidation of silicon）またはＳＴＩ（Shallow Trench Isolation）により形成されている
    ことを特徴とする請求項１８に記載の半導体装置。

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