JPH02260657A - 回路内蔵受光素子の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、信号処理回路を内蔵した受光素子の光感度を
増加し、かつ応答速度を高速化する製造方法に関するも
のである。

（従来の技術） 回路内蔵受光素子は、光センサ、ホトカプラ等に広く用
いられている。第７図は、従来の一般的な回路内蔵受光
素子の一例の構造を示す略断面図である。同図において
、−枚のＰ型半導体基板１０表面の左方に受光素子とし
てホトダイオードＡ１そして右方に信号処理回路素子と
してＮＰＮトランジスリスが形成されている。これは以
下のようにして作製される。まず、−枚のｐｍ半導体基
板１の表面の各素子の予定領域にＮ生型埋込拡散層２．
２−１を設け、それらの上にＮ型エピタキシャル層４を
形成させる。次に各素子間を分離するためのＰ十型分離
拡散層３，３・・・を形成し、さらにホトダイオードＡ
の部分にはアノード用Ｐ十型拡散層６、ＮＰＮ）ランリ
スタＢの部分にはペース用のＰ生型拡散層６−１を形成
する。次に、ＮＰＮトランジスリスの部分のＰ生型拡散
層６−１の一部にエミッタ用Ｎ十型拡散層７が形成され
る。また、Ｎ型エピタキシャル層４の表面から、ホトダ
イオードＡ部のＮ生型埋込拡散層２に達するカソード用
Ｎ十型補償拡散層５、同じ（ＮＰＮ）ランリフ２８部の
Ｎ生型埋込拡散層２−１に達するコレクタ用Ｎ十型補償
拡散［５−１が形成されている。従って、この構造で−
は、ホトダイオードＡの部分もＮＰＮ）ランリスタＢの
部分も同様に、同じ厚さおよび比抵抗のＮ型エピタキシ
ャル層４の中に形成されている。

最近のデータ伝送の高速化、Ｓ　／　Ｎ北向上等の要求
から、回路内蔵受光素子の光感度の向上、応答速度の高
速化等が望まれているが、そのためには、第７図のよう
な同じ厚さおよび比抵抗のＮ型エピタキシャル層中に、
受光素子と信号処理回路素子の双方を形成することは、
適切でない。受光素子の光感度を上げるには、ホトダイ
オードＡの部分のＮ型エピタキシャル層４の厚さを、入
力信号用として使用する光の波長に応じて、十分厚くす
る必要がある。しかし、Ｎ型エピタキシャル層４を厚く
し過ぎると、このノーの中の空乏層化していない部分を
、発生した元キャリアが拡散により走行する時間が長く
なり、応答速度の高速化を妨げる。また、ＮＰＮ）ラン
リスタＢの部分のＮ型エピタキシャル層４の厚さが厚く
なると、ＮＰＮトランジスリスのコレクタ抵抗が増大し
、信号処理回路の応答速度高速化の障害となる。

一方、受光素子の応答速度高速化には、ホトダイオード
への部分の接合容量の低減が有効であり、そのためには
Ｎｆｉエピタキシャル層４の比抵抗を高くすることが必
要である。しかし、ＮＰＮトランジスリスの部分のＮ型
エピタキシャル層４の比抵抗が高くなると、ＮＰＮ　）
ランリスタのコレクタ抵抗が増大し、信号処理回路の応
答速度高速化に対して反対の結果となる。

以上のことから、回路内蔵受光素子の高光感度化と応答
速度の高速化を両立させるためには、ホトダイオードＡ
の部分のＮ型エピタキシャル層４を高比抵抗でかつ厚く
、ＮＰＮトランジスリスの部分のＮ型エピタキシャル層
４１に低比抵抗でかつ薄くすることが望ましい。

前記の条件を満足させる構造の一例が、本出願人の平成
元年８月１０日出願の「回路内蔵受光素子」に述べられ
ている。第８図はその略断面図である。すなわち、ホト
ダイオードＡは、Ｐ型半導体基板１の表面に形成された
第１のＮ中型埋込拡散／１ｌ１２の上に、第１の高比抵
抗エピタキシヤル層９（真性半導体層に近いという意味
で図には１と表示しである）を積層し、この層の両端の
カンード用Ｎ＋Ｗ補償拡散層５形成予定領域にのみ、第
２のＮ＋型埋込拡散層ｌＯを形成した後、第２の高比抵
抗エピタキシヤル層ｔｉ（これも前記と同様にｉと表示
しである）を積層し、表面から拡散したカソード用Ｎ＋
型補償拡散層５．下面から拡散したＮ＋型埋込拡散層１
０及びアノード用Ｐ＋型拡散層６等から構成されている
。ＮＰＮ）ランリスタＢは、Ｐ型半導体基板ｌの表面に
形成されたＰ型埋込拡散層８の上に第１の高比抵抗エピ
タキシヤル層９を積層するのであるが、この層は後の熱
処理により、Ｐ型埋込拡散層８が上方に拡散することに
よって補償されるため、この図ではＰ型埋込拡散層８と
して表示されている。この層に＠２のＮ＋型埋込拡散層
１０−１を埋込み、その上に第２の高比抵抗エピタキシ
ヤル層１１を積層するのであるが、この層は後の工程に
おけるＮ型ウェル拡散層１２によって補償されるから、
この図ではＮ型ウェル拡散層１２として表示されている
。このＮ型ウェル拡散層１２の表面にベース用のＰ中型
拡散層６−１、さらにその表面にエミッタ用のＮ十型拡
散層７が形成され、′１次表面から第２のＮ中型埋込拡
散層１０−１に達するコレクタ用のＮ中型補償拡散層５
−１が形成されている。

各素子の間は、Ｐ中型分離拡散層８，８・・・によって
分離されている。この第゛８図の構造によれば、ホトダ
イオードＡの部分では、２層に積層された第１および！
＄２の高比抵抗エピタキシヤル７１９および１１により
、高比抵抗で厚いエピタキシャル層が実現されており、
ＮＰＮ）ランリスタＢの部分では、Ｎ型ウェル拡散Ｎ１
２によって補償されている上部の高比抵抗エピタキシヤ
ル層の部分が、実効的なエピタキシャル層となるため、
低比抵抗かつ薄膜のエピタキシャル層が実現される。

（発明が解決しようとする課題） しかしながら、第８図の構造を形成するためには、各拡
散層の広がり等を精密に制御する必要がある。すなわち
、第１のＮ十型埋込拡散層２の上方への広がりが大き過
ぎると、ホトダイオードＡの高比抵抗エピタキシヤル層
の実効的な厚さが薄くなってしまうため、この第１のＮ
生型埋込拡散層２の広がりをなるべく抑えなければなら
ない。

また、第２のＮ中型埋込拡散層１０−１が下方へ拡散し
過ぎると、Ｐ型埋込拡散層８の不純物濃度の高い部分で
ＰＮ接合が形成されるため、ＮＰＮトランジスリスの活
性島領域と素子間分離領域との間の耐圧が低下し、この
接合部の容量も増大する。第２のＮ十型埋込拡散層１Ｏ
−１のと方への広がりが大きいと、ＮＰＮ）ランリスタ
Ｂのコレクタとエミッタ間の耐圧ＢＶＣＥＯが低下する
。これらの埋込拡散層に対する要求を満たすためには、
上部の第２の高比抵抗エピタキシヤル層１１を積層し死
後の熱処理工程を減らすことが望ましい。

ところが、Ｎ型ウェル拡散層１２は、良好なＮＰＮトラ
ンジスタ特性を得るため、比較的低い不純物濃度で、深
さ方向に均一な不純物濃度プロファイルを有する拡散層
を、深く形成する必要があるので、相当の高温かつ長時
間の熱処理を要し、前記の特性低下を避けることは困難
であった。

（課題を解決するための手段） 本発明においては、前述の問題を除くため、Ｐ屋基板上
に高比抵抗のエピタキシャル層と低比抵抗のＮｆｉエピ
タキシャル層を積層して成長させ、信号処理回路素子は
低比抵抗のエピタキシャル層の部分に形成し、受光素子
は低比抵抗のエピタキシャル層を除去した高比抵抗のエ
ピタキシャル層を含む部分に形成させるようＫした。

（作　用） 本発明によれば、受光素子および信号処理回路Ｘ子のエ
ピタキシャル層の厚さ、比抵抗等を、それぞれ独立に最
適の条件に設定することができるため、高速かつ高感度
の回路内蔵受光素子を得ることができる。

（実施例） 第１図乃至第４図は本発明の一実施例の各工程を説明す
るための略断面図であり、第５図はその結果の完成品の
略断面図である。

まず、第１図に示されるように、Ｐ型半導体基板１の表
面の受光素子としてのホトダイオード予定領域に第１の
Ｎ＋＋埋込拡散層２、信号処理回路素子としてのＮＰＮ
トランジスタ予定領域にＰ型埋込拡散層８を形成する。

次に第２図に示されるように、全面にわたり高比抵抗エ
ピタキシ咋ル層９を成長させる。この導電型は真性半導
体に近いのが望ましく、図では１と表示しである。この
厚さは、必要とする光感度および応答速度を考慮して決
定される。この高比抵抗エピタキシヤル層９は、全て空
乏層化した方が高速となる。その−例の厚さは、数μｍ
〜２０μｍ程度であり、比抵抗は１０００儒である。そ
の後、その表面から、第１のＮ＋＋埋込拡散層２の両側
の上方に対応する部分に、第２のＮ＋＋埋込拡散層１０
−１．１０−１、また、その表面から、Ｐ壓埋込拡散層
８の上方の個々のＮＰＮトランジスタの予定領域に第２
のＮ＋＋埋込拡散層１０−２を形成する。この時、第２
のＮ＋＋埋込拡散層１ｏ−ｉ。

１０−１は将来ホトダイオードのカンード電極の取出口
となるものであるから、この段階で設けずに、後の工程
で成長されるエピタキシャル層の表面から、深いＮ＋型
型数散層別に設けてもよい。

次に第８図に示されるように、全面に例えば、厚さが２
μｍで比抵抗が１Ωｍの薄いＮ型低比抵抗エピタキシャ
ル層１３を成長させる。これらの工程を経過する間に、
第１のＮ＋＋埋込拡散層２゜およびＰ型埋込拡散層８は
上下に拡散が進行する。

Ｐ型拡散層８は、第３図に示されるように、最初に成長
させた高比抵抗エピタキシヤル層９が、Ｐ型に補償され
るように熱処理されると、良好な素子分離特性が得られ
る。

次に第４図に示されるように、ホトダイオードの予定領
域の受光部に相当する部分のＮ型エピタキシャル層１８
を例えばエツチングにより除去する。このＮｕエピタキ
シャル層１８の除去量は、ホトダイオードのＰＮ接合が
高比抵抗エピタキシヤル層９の内部にできさえすれば、
任意の量を除去できる。

その後、第５図に示されるように、Ｎ型エピタキシャル
層１３を除去して、高比抵抗エピタキシヤル層９の露出
した部分に１ホトダイオードのアノード用のＰ＋型拡散
層１６を形成し、Ｎ型エピタキシャル層１８の表面から
下方の第２のＮ＋＋埋込拡散層１０−１に達するＮ＋型
型数散層１５１５を形成する。これらはホトダイオード
のカソード電極に利用される。信号処理回路部は、個々
のトランジスタの境界毎に、またはホトダイオードとの
境界にＰ＋型分離拡散層１４．１４・・・をＮ型低比抵
抗エピタキシャル層１３の表面から、下方のＰ型分離拡
散層８に達するように形成する。

第２のＮ中型埋込拡散層１０−２の上方に、Ｎ型低比抵
抗エピタキシャル層１Ｂの表面から、ペース用のＰ＋型
拡散層１７を形成し、さらにその表面に工ばツタ用のＮ
＋型型数散層１８形成する。

また、Ｎ型低比抵抗エピタキシャル層１Ｂの表面から第
２のＮ＋＋埋込拡散層１０−２に達するコレクタ電極取
出用のＮ＋＋補償拡散層１５を形成することによりＮＰ
Ｎ）ランリスタが構成される。

゛その後、所要の配線が行われる。

第５図においては、ホトダイオードのアノードのＰ＋型
拡散層１６は高比抵抗エピタキシヤル層９の表面のみに
形成されているが、これを側方に延長し、Ｎ型低比抵抗
エピタキシャル層１３のと部まで形務させると、配線が
容易になる。

また、Ｐ　型分離拡散層１４は、周知のと下分離拡散で
形成することもできる。

さらに、この実施例では接合分離方式を用いたものにつ
いて述べであるが、酸化膜分離方式でも、通常のバイポ
ーラＩＣの製造工程により実現できるため、極めて性能
のよいバイポーラＩｃを内蔵させることが可能である。

特に、ｌレンチによる分離を利用するバイポーラＩＣを
内蔵する場合には、ホトダイオード部のＮ型エビタ千シ
ャル層１８の除去の際のエツチングを、分離用のトレン
チのエツチングと同時にできる。

第６図は本発明の他の実施例であって、前述の実施例の
Ｐ型半導体基板１の代りに、Ｎ＋＋半導体基板１９が使
用される。その際Ｎ＋＋半導体基板１９内でのキャリア
のライフタイムが長いと、ホトダイオードの応答速度が
拡散電流成分で律速されてしまうため、例えば０．１Ω
口の如き低比抵抗の基板を使用する。このＮ＋＋半導体
基板１９の信号処理回路予定領域ＫＰＰ＋型拡散層を形
成した後、高比抵抗エピタキシヤル層９を形成し、その
後は最初の実施例と同様にして、回路内蔵受光素子が得
られる。第５図と同様の部分には、同一の符号で表示さ
れている。この実施例の場合は、最初の実施例における
第１のＮ＋＋埋込拡散層２の製造工程を省略できる。

（発明の効果） 本発明によれば、ホトダイオード部の低比抵抗エピタキ
シャル層をエツチングにより除去し、ホトダイオード部
は厚い高比抵抗エピタキシヤルに形成し、信号処理回路
部はＮ型ウェル層を形成することなく、薄い低比抵抗の
エピタキシャル層に形成することにより、それぞれ最適
なエピタキシャル層を利用することができ、各拡散は困
難な精密制御を必要としない。従って、高速、高感度な
ＰＩＮ型ホトダイオードと高速、高集積度のバイポーラ
ＩＣを内蔵した性能のすぐれた回路内蔵受光素子を得る
ことができる。

【図面の簡単な説明】

第１図乃至第４図は本発明の一実施例の各工程を示す略
断面図、第５図はこれらの工程の結果書られる製品の略
断面図、第６図は他の実施例の略断面図、第７図および
第８図は従来例の略断面図である。 １・・・Ｐ型半導体基板、２．２−１・・・Ｎ＋型埋込
拡故層、３，１４・・・Ｐ＋型分離拡散層、４・・・Ｎ
型エピタキシャル層、５．５−１．１５・・・Ｎ＋＋補
償拡散層、６．６−１．１６．１７・・・Ｐ＋型拡散層
、７，１８・・・Ｎ＋型型数散層８・・・Ｐ型分離拡散
層、９，１１・・・高比抵抗エピタキシヤル層、１０．
１０−１・・・Ｎ＋＋埋込拡散層、１２・・・Ｎ型ウェ
ル拡散層、１３・・・Ｎ型低比抵抗エピタキシャル層、
１９・・・Ｎ＋型半導体装置 第 ■ 第 図

Claims (1)

【特許請求の範囲】
1. １、半導体基板上に高比抵抗のエピタキシャル層と低比
   抵抗のエピタキシャル層とを積層して成長させ、信号処
   理回路素子は低比抵抗のエピタキシャル層の部分に形成
   し、受光素子は低比抵抗のエピタキシャル層を除去した
   高比抵抗のエピタキシャル層を含む部分に形成すること
   を特徴とする回路内蔵受光素子の製造方法