JPH04114469A - 回路内蔵受光素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野ン 本発明は信号処理回路全内蔵した受光素子の構造の改良
に関するもので、受光素子の光感度を増し、かつ応答速
Ｉｎ高速化するものである８（従来の技術） 回路内蔵受光素子は　光センサ、フォト・カブラ簿に広
く用いられている。第７図は従来の一般的な回路内蔵受
光素子の一例の構造を示す略断面図である。第７図にお
いて、左方のＡで表示される部分はフォトダイオードの
ような受光素子であり、右方のＢで表示さ几る部分はＮ
ＰＮ）ランジスタのような信号処理回路であって、これ
らは一枚のＰ型半導体基板１の上に形成されている。

フォトダイオード＾は、Ｐ型半導体基板１０表面に埋め
込まれたＮ＋型埋め込み拡散層２、その上に成長させた
Ｎ型エピタキシャル層４、その表面に形成されたＰ＋型
拡散層６（フォトダイオードのアノードとなる）および
Ｎ型エピタキシャル層４の表面からＮ＋型埋め込み拡散
層２に達するカンード補償拡散層５等から構成される。

ＮＰＮ）ランジスタＢは、Ｐ型半導体基板１に埋め込１
れたＮ＋型埋め込み拡散層２−１、その上に成長させた
Ｎ型エピタキシャル層４−１、その表面に形成されたベ
ースとなるＰ　型［耐層６−１、その表面に形成さｎ７
’２エミツタとなるＮ“型拡散層７およびＮ型エピタキ
シャル層４−１の表面からＮ”型埋込拡散層２−１に達
するコレクタ補償拡散層５−１答から構成されている。

Ｎ型エピタキシャル層４及び４−１は同時に、Ｐ型半導
体基板１０表面に、成長される。

フォトダイオードＡとＮＰＮ　）ランジスタＢまたに他
の回路素子との闇は、素子間分離拡散層３゜３・・・に
よって分離される。

ところで、最近、データ伝送の高速化、Ｓ／Ｎ比向上向
上等求から、回路内蔵受光素子の高光感度化、応答速度
の高速化が望１ｎでいる。

しかしながら、前述の第７図のような構造では、下記に
示すような理由で、高光感度化と応答速度高速化を同時
に冥現することは、できなかった。

すなわち、第７図のような構造では、フォトダイオード
Ａの部分のＮ型エピタキシャル層４と、ＮＰＮトランジ
スタＢの部分のＮ型エピタキシャルＮｊｊ４−１と汀、
同時に成長されるから、その厚さ及び比抵抗は同一であ
る。フォトダイオードの光感度を上げるには、Ｎ型エピ
タキシャル層４の厚さを、入力信号として使用する光の
波長に応じて十分厚くする必要がある。しかし、その比
抵抗は数Ω国程度であり、Ｎ型エピタキシャル層４中に
９乏層化しない部分がかなり厚く残ってしでい、発生し
た光キャリアが、この部分を拡散により走行する時間が
長くなり、応答速度の高速化を妨げる。また、Ｎ型エピ
タキシャル層４の厚さを厚くすると、ＮＰＮ）ランジス
タＢの部分のＮ型エピタキシャル層４−１の厚さも厚く
なり、ＮＰＮ）ランジスタのコレクタ抵抗が増大し、応
答速度高速化の障害となる、 一方、フォトダイオードの応答速度高速化には、フォト
ダイオードの接合容量の低減が有効であり、そのために
は、Ｎ型エピタキシャル層４を高比抵抗化することが必
要である。しかし、これと同時に形成されるＮＰＮ　）
ランジスタ部分のＮ型エピタキシャル層４−１の比抵抗
本高くなり、ＮＰＮトランジスタのコレクタ抵抗が増大
し、応答速度高速化に対して相反する方向となる。

従って、回路内蔵受光素子の高光感度化と応答速度の高
速化を両立させるためには、フォトダイオードＡの部分
のＮ型エピタキシャル層４は高比抵抗でかつ厚（、ＮＰ
Ｎ）ランジスタＢの部分のＮ型エピタキシャル層４−１
は低比抵抗でかつ薄くする必要があることが判る。

この相反する条件を満足させることのできる構造として
、例えば８８図の略断面図に示される構造のものがある
、すなわち、フォトダイオードＡは、Ｐ型半導体基板１
に埋め込１れた第一〇Ｎ＋型埋め込み拡散層２と、その
上に積層させた数十〜数百０αの第一の高比抵抗Ｎ型エ
ピタキシャル層８（真性半導体に近いという意味で、図
においてはｉと記入）と、この層のカンード電極を取り
出す部分のみに埋め込１ｆした第二〇Ｎ＋型埋め込み拡
散層９と、その上に積層させた第二の高比抵抗Ｎ型エピ
タキシャル層１１（前記と同様にＩと記入）と、その表
面のＰ　型拡散層６および第二〇Ｎ＋型埋め込み拡散層
９と接続するカンード補償拡散層５等から構成されてい
る。１九、ＮＰＮトランジスタＢは、Ｐ型半導体基板１
に埋め込筐れたＰ型埋め込み拡散層１４（前述の第一の
高比抵抗エピタキシヤル層８を補償するから、ＮＰＮト
ランジスタＢの部分では、第一の高比抵抗エピタキシヤ
ル層は図示されない少と、その表面に埋め込１れた第二
〇Ｎ＋型埋め込み拡散層９−１と、その上に形成された
Ｎ型拡散層１２（元来は第二の高比抵抗Ｎ型エピタキシ
ャル層１１の一部であるが、Ｎ！ｌ拡散層１２によって
補償されるから、ＮＰＮ）ランジスタＢの部分では、第
二の高比抵抗エピタキシヤル層は図示されない）と、そ
の表面の一部に形成されたベースとなるＰ＋型拡散層６
−１と、その表面の一部に形成されたエミッタとなるＮ
＋型型数散層７よび表面から第二〇Ｎ＋型埋め込み拡散
層９−１に達するコレクタ補償拡散層５−１等から構成
されている。各素子間の分離は、Ｐ型埋め込み拡散層１
４と表面から拡散したＰ型分離拡散層１３．１３・・・
によって行われる。

前記の第８図のような回路内蔵受光素子は本出願人の出
願に係るＦＦ１１平１−５９２１４Ｊｉ＋に詳述されて
いる。

（発明が解決しようとする課題） 以上のように、第８図のような構造において、さらに高
い光感度を得るためには、フォトダイオード部分のｉ層
の厚さを厚くする必要があるが、その場合、同じ逆バイ
アス電圧でに、ｉ層の部分がすべて空乏層とはならなく
なってし１うため、その部分で発生した光キャリアは拡
散によって移動することになり、応答速度が遅くなって
し１う。

そのため、応答速度を犠牲にして光感度を優先するか、
あるいはその逆の何れかを選択しなければならない。

例えば、光源として波長７ＢＯｎｌｌの半導体レーザを
使用し、シリコンを受光素子材料として用いた場合に、
９０％以上の量子効率を得るためには、フォトダイオー
ドの活性層の厚さは、２１μ奪以上必要である。ｉ層の
比抵抗が１００Ω謂であるとすると、逆バイアス電圧５
ｖで拡がる空乏層幅は、１０μ講程度であるため、Ｎ＋
型埋め込み拡散層２が６μ寓程度、はい上がっていると
しても、５μ層以上のｉ層が空乏層化ぜずに残ってし１
つことになり、応答速度に悪影響が出る。

本発明は、第８図のような構造を更に改良して、同様な
応答速度を維持しながら、より高い光感度を得ることを
目的とする〇 （課題を解決するための手段） 本発明においては、前述の課題全解決するため、フォト
ダイオード部分に積層さｎた第一の高比抵抗Ｎ型エピタ
キシャル層８と第二の高比抵抗Ｎ型エピタキシャル層１
１との間にＰ型埋め込み拡散層を形成した。

（作用） 第−及び第二の高比抵抗ＮｆＪエピタキシャル層の闇に
Ｐ型埋め込み拡散層が存在するから、フォトダイオード
に加わる逆バイアス電圧が同じで本、空乏層がより深く
まで延びる。

（５ｉ１！施例） 第１図は本発明の一冥施例の略断面図である。

第８図の従来例と異なる所は、フォトダイオードの部分
の第一の高比抵抗Ｎ型エピタキシャル層８と第二の高比
抵抗Ｎ型エピタキシャル層１１との間にＰ型埋め込み拡
散層１０が形成されていることである。なお、第一の高
比抵抗Ｎ型エピタキシャル層が厚くされている。こｎに
伴ってＮＰＮ　）ランジスタの部分では、Ｐ型分離拡散
層１３．１３・・・の下部に若干の変更が施されている
。その他の点では、第８図と同一であり、同一の部分は
同一の符号で表示される。

第２図ないし第６図は、第１図のような構造を得るため
の各工程の略断面図である。

まず、第２因に示されるように、例えばシリコンのＰ型
半導体基板１の表面の、フォトダイオード形成予定領域
に第一のＮ　型埋め込み拡散層２、ＮＰＮ）ランジスタ
形成予定領域にＰ型埋め込み拡散層１４ｔ−形成する。

次に、第３図に示されるように、全面に例えば比抵抗が
１０００譚程度の第一の高比抵抗Ｎ型エピタキシャル層
８を成長させる。この層は真性半導体に近いので、第３
図以下においてはｉと表示熔酢　　２ ケ＝を層番とＰ型埋め込み拡散層１４は、いずれも第一
の高比抵抗Ｎ型エピタキシャル層８中に拡散する。その
後、フォトダイオードのカンード電極引き出し部領域と
、ＮＰＮトランジスタの底部領域に、第二〇Ｎ＋型埋め
込み拡散／１ｉ１９．９−１を形成する。さらに、フォ
トダイオードの予定領域の表面にＰ型埋め込み拡散層１
０を形成し、これと同時に、フォトダイオードとＮＰＮ
　）ランジスタ等の素子間分離領域にＰ型埋め込み拡散
層１０−１．１０−１・・・を形成する。

次に、第４図に示されるように、表面の全面にわたり、
例えば比抵抗が１００Ωｍ程度の第二の高比抵抗エピタ
キシヤル層１１（これもｉと表示される）を成長させる
。このとき、第３図に示される表面の各拡散層は、ｗ、
４図に示されるように、上下に拡散する。

次に第５図に示されるように、ＮＰＮ）ランジスタの予
定領域の第二の高比抵抗Ｎ型エピタキシャル層１１の表
面に、例えばｌΩα程度の比抵抗となるように、適当な
不純物濃度の深いＮ型拡散層１２を形成する、 その後、第６図に示されるように、各素子間分離領域の
Ｐ型埋め込み拡散層１０−１．１０−１・・・の上方に
、表面からＰ　型分離孤散層１３，１３・・・全形成し
、フォトダイオード部の第二〇Ｎ＋型埋め込み拡散層９
．９の上方に、表面からカンード補償拡散層５．５を形
成する、これと同時に表面からＮＰＮ）ランジスタ部の
第二〇Ｎ＋型埋め込み拡散層９−１に達するコレクタ補
償拡散層５−１を形成する、この過程で、Ｎ型拡散層１
２は、第二のＮ＋型埋め込み拡散層９−１と接するよう
Ｋなる。また、第二のＮ　型埋め込み拡散層９−１は、
Ｐ型埋め込み拡散層１４に埋め込１れる。

さらに、フォトダイオード部の表面にアノードとなるＰ
　型拡散層６、ＮＰＮ）ランジスタ部の表面にベースと
なるＰ＋型拡散層６−１’ｉ形成し、Ｐ　型拡散層６−
１の表面にエミッタとなるＮ＋型拡散１７會形成するこ
とにより、第１図の構造のような回路内蔵受光素子が得
られる。

第１図のような構造とすることにより、このフォトダイ
オードに加えられる逆バイアス電圧が、第８図に示さｎ
る構造のフォトダイオードに加えら九るものと同じ場合
、拡がる空乏層の深さは、第８図の構造に比べて、Ｐ型
埋め込み拡散層１０の分だけ深くなり、光吸収漕である
ｉ層の厚さケより厚く設定しつつ、応答速度は薄い場合
と同箸に維持できる。

本発明の構造と、第８図に示される従来の構造における
、フォトダイオード特性の差を検討する。

第９図は本発明におけるフォトダイオードの電子に対す
るポテンシャル図であり、第１０図は第８図の構造にお
ける同様なポテンシャル図である。

何れも縦軸はポテンシャルを示し、横軸はフォトダイオ
ード表面からの深さを示す。逆バイアス電圧は同一であ
るとする。これらの図から明らかなように、第９図の場
合は、Ｍ２Ｏ図の場合より、空乏層が深く１で延びてお
り、フォトダイオードの活性層（光吸収層ンの厚さを、
従来よジ厚（することができる。

（発明の効果） 本発明は以上のような構造であるから、党吸収層を厚く
するにも拘わらず、応答速、ｌＦの高速性を維持し、し
かも光感度全向上することができる。

【図面の簡単な説明】

第１因は本発明の一英施例の略断面図、第２図ないし第
６図はその各工程を示す略断面図、第７図は従来の一例
の略断面図、第８図は従来の他の例の略断面図、第９図
は本発明の構造におけるポテンシャル図、第１０図はｇ
ｓ図の構造におけるポテンシャル図である、 １・・・Ｐ型半導体基板、 ２・・・第一〇Ｎ＋型埋め込み拡散層、５・・・カンー
ド補償拡散層、 ５−１・・・コレクタ補償拡散層、 ６．６−１・・・Ｐ　型拡散層、 ７・・・Ｎ　型拡散層。 ８・・・第一の高比抵抗Ｎ型エピタキシャル層、９．９
−１・・・第二〇Ｎ＋温埋め込み拡散層、１０・・・Ｐ
型埋め込み拡散層、 １・・・第二の高比抵抗Ｎ型エピタキシャル層。 ２−・Ｎ型拡散層、 ３・・・Ｐ＋型素子間分離拡散層、 ４・・−Ｐ型埋め込み拡散層・ ・・・フォトダイオード、Ｂ・・・ＮＰＮトランジスタ
代理人　　　福　士　愛　彦−ン。−″−＃ｆｕｂｒ：
輩こ Ｉｓ９図 ｓｌＯ図

Claims (1)

【特許請求の範囲】
1. １、一枚の半導体基板上に形成された受光素子と信号処
   理回路とよりなり、受光素子は第一の導電型の半導体基
   板と、その上に積層された第二の導電型の高比抵抗半導
   体層と、これに埋め込まれた第一の導電型の半導体層と
   、その上の積層された第二の導電型の高比抵抗半導体層
   とを有し、信号処理回路は第一の導電型の半導体基板と
   、その上に積層された第一の導電型の半導体層と、これ
   に埋め込まれた第二の導電型の半導体層と、その上に積
   層された第二の導電型の低比抵抗半導体層とを有するこ
   とを特徴とする回路内蔵受光素子