JPH04242980A - 受光素子 - Google Patents
受光素子Info
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- JPH04242980A JPH04242980A JP3000158A JP15891A JPH04242980A JP H04242980 A JPH04242980 A JP H04242980A JP 3000158 A JP3000158 A JP 3000158A JP 15891 A JP15891 A JP 15891A JP H04242980 A JPH04242980 A JP H04242980A
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- semiconductor substrate
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- resistivity semiconductor
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- 239000004065 semiconductor Substances 0.000 claims abstract description 46
- 238000009792 diffusion process Methods 0.000 claims description 32
- 238000000034 method Methods 0.000 description 11
- 239000012535 impurity Substances 0.000 description 10
- 230000001681 protective effect Effects 0.000 description 5
- 239000000969 carrier Substances 0.000 description 3
- 235000012431 wafers Nutrition 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000013307 optical fiber Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
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- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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- Light Receiving Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、受光素子の応答速度を
高速化する構造に関するものである。
高速化する構造に関するものである。
【０００２】
【従来の技術】受光素子は、フォトカプラ、光ファイバ
等に広く用いられており、応答速度を高速化するために
、種々の構造が提案されている。
等に広く用いられており、応答速度を高速化するために
、種々の構造が提案されている。
【０００３】図９はその一例のｐｉｎフォトダイオード
の略断面図である。このような装置は、以下のような工
程で作成される。まず、Ｎ型低比抵抗半導体基板１に、
たとえば、１００オームｃｍ程度のＮ型高比抵抗エピタ
キシャル層６が積層される。次にＮ型高比抵抗エピタキ
シャル層６の表面に、アノードとしてＰ型拡散層３が形
成される。受光素子を５ボルトの逆バイアスで使用する
とした場合、カソード側の空乏層の幅は、約１２ミクロ
ンとなるのでＮ型高比抵抗エピタキシャル層６の厚さは
、受光素子のＰ型拡散層３の底面からＮ型低比抵抗半導
体基板１の表面までが約１２ミクロンとなるように設定
される。この表面は酸化シリコンのような表面保護膜４
で被覆される。この表面保護膜４の所望の場所に穴を開
け、アノード端子５が設けられる。図示されていないが
、カソード端子はＮ型低比抵抗半導体基板１の裏面に設
けられる。
の略断面図である。このような装置は、以下のような工
程で作成される。まず、Ｎ型低比抵抗半導体基板１に、
たとえば、１００オームｃｍ程度のＮ型高比抵抗エピタ
キシャル層６が積層される。次にＮ型高比抵抗エピタキ
シャル層６の表面に、アノードとしてＰ型拡散層３が形
成される。受光素子を５ボルトの逆バイアスで使用する
とした場合、カソード側の空乏層の幅は、約１２ミクロ
ンとなるのでＮ型高比抵抗エピタキシャル層６の厚さは
、受光素子のＰ型拡散層３の底面からＮ型低比抵抗半導
体基板１の表面までが約１２ミクロンとなるように設定
される。この表面は酸化シリコンのような表面保護膜４
で被覆される。この表面保護膜４の所望の場所に穴を開
け、アノード端子５が設けられる。図示されていないが
、カソード端子はＮ型低比抵抗半導体基板１の裏面に設
けられる。
【０００４】以上のようにＮ型高比抵抗エピタキシャル
層６を受光部とすることによって、高速応答を得る工夫
がされている。
層６を受光部とすることによって、高速応答を得る工夫
がされている。
【０００５】
【発明が解決しようとする課題】しかしながら、前記の
ような構造の受光素子では、カソードとなるＮ型層の高
比抵抗部分をエピタキシャル層で形成するため、さらに
高比抵抗化することが困難で、３００オームｃｍ程度が
限界であり、接合容量を十分低減することができない。 このためＣＲ時定数を十分小さくできないので高速化を
妨げる。また、エピタキシャル成長等の高温熱処理によ
り、不純物濃度の高いＮ型低比抵抗半導体基板１から、
Ｎ型高比抵抗エピタキシャル層６にＮ型不純物が這上が
ってしまうため、空乏層化していない這上がり部分で発
生したキャリアが、拡散により空乏層に到達するため、
応答速度の高速化を妨げる。
ような構造の受光素子では、カソードとなるＮ型層の高
比抵抗部分をエピタキシャル層で形成するため、さらに
高比抵抗化することが困難で、３００オームｃｍ程度が
限界であり、接合容量を十分低減することができない。 このためＣＲ時定数を十分小さくできないので高速化を
妨げる。また、エピタキシャル成長等の高温熱処理によ
り、不純物濃度の高いＮ型低比抵抗半導体基板１から、
Ｎ型高比抵抗エピタキシャル層６にＮ型不純物が這上が
ってしまうため、空乏層化していない這上がり部分で発
生したキャリアが、拡散により空乏層に到達するため、
応答速度の高速化を妨げる。
【０００６】本発明の目的は、前述の欠点を除き、受光
素子の応答速度の高速化を図ることにある。
素子の応答速度の高速化を図ることにある。
【０００７】
【課題を解決するための手段】本発明においては、たと
えばＮ型の低比抵抗半導体基板の表面に、基板接着法に
よりＮ型の高比抵抗半導体基板を貼合わせ、このＮ型の
高比抵抗半導体基板の厚さは、その表面に形成されるア
ノード底面からＮ型の低比抵抗半導体基板の表面に到る
までの厚さが、受光素子に加えられる逆バイアスによっ
て広がる空乏層の幅に等しくなるように設定した。
えばＮ型の低比抵抗半導体基板の表面に、基板接着法に
よりＮ型の高比抵抗半導体基板を貼合わせ、このＮ型の
高比抵抗半導体基板の厚さは、その表面に形成されるア
ノード底面からＮ型の低比抵抗半導体基板の表面に到る
までの厚さが、受光素子に加えられる逆バイアスによっ
て広がる空乏層の幅に等しくなるように設定した。
【０００８】
【作用】本発明は、以上のような構造であるから、カソ
ードの高比抵抗部分に高比抵抗半導体基板を用いるため
、エピタキシャル成長では得られない、たとえば、１０
００オームｃｍ程度の高比抵抗層が得られ、接合容量を
十分低減でき、ＣＲ時定数を小さくすることができる。 また、基板接着法により高比抵抗基板と低比抵抗半導体
基板とを貼合わせるため、低比抵抗半導体基板から高比
抵抗半導体基板への不純物の這上がりが抑えられ、不純
物濃度プロファイルを急峻に保つことができる。これに
より、受光素子に印加される逆バイアスによって広がる
空乏層以外の領域の不純物濃度プロファイルを急峻にで
きるため、空乏層外で発生したキャリアはライフタイム
が短く、光電流に寄与しなくなる。
ードの高比抵抗部分に高比抵抗半導体基板を用いるため
、エピタキシャル成長では得られない、たとえば、１０
００オームｃｍ程度の高比抵抗層が得られ、接合容量を
十分低減でき、ＣＲ時定数を小さくすることができる。 また、基板接着法により高比抵抗基板と低比抵抗半導体
基板とを貼合わせるため、低比抵抗半導体基板から高比
抵抗半導体基板への不純物の這上がりが抑えられ、不純
物濃度プロファイルを急峻に保つことができる。これに
より、受光素子に印加される逆バイアスによって広がる
空乏層以外の領域の不純物濃度プロファイルを急峻にで
きるため、空乏層外で発生したキャリアはライフタイム
が短く、光電流に寄与しなくなる。
【０００９】このような構造にすることによって、応答
速度の高速化の妨げとなる拡散電流成分の寄与しない、
時定数の小さい優れた受光素子が得られる。
速度の高速化の妨げとなる拡散電流成分の寄与しない、
時定数の小さい優れた受光素子が得られる。
【００１０】
【実施例】図１は本発明の一実施例の構造を示す略断面
図である。図９の従来例と異なるところは、Ｎ型高比抵
抗エピタキシャル層６の代わりにＮ型高比抵抗半導体基
板２を用い、所望の厚さまで研摩していることである。 図９との同一の部分については、同一の符号で表わされ
る。この装置は図２及び図３の略断面図に示されるよう
な工程で製造される。
図である。図９の従来例と異なるところは、Ｎ型高比抵
抗エピタキシャル層６の代わりにＮ型高比抵抗半導体基
板２を用い、所望の厚さまで研摩していることである。 図９との同一の部分については、同一の符号で表わされ
る。この装置は図２及び図３の略断面図に示されるよう
な工程で製造される。
【００１１】まず、図２に示されるように、第１の導電
型をＮ型とすると、Ｎ型低比抵抗半導体基板１の表面に
、１０００オームｃｍ程度のＮ型高比抵抗半導体基板２
が、ウェハ接着法により矢印の方向に貼合わされる。
型をＮ型とすると、Ｎ型低比抵抗半導体基板１の表面に
、１０００オームｃｍ程度のＮ型高比抵抗半導体基板２
が、ウェハ接着法により矢印の方向に貼合わされる。
【００１２】次に、図３に示されるように、Ｎ型高比抵
抗半導体基板２は、所望の厚さまで研摩される。受光素
子を５ボルトの逆バイアスで使用するとした場合、カソ
ード側の空乏層の幅は約３５ミクロンとなるので、Ｎ型
高比抵抗半導体基板の厚さは、後で形成されるアノード
となるＰ型拡散層３の底面からＮ型低比抵抗半導体基板
１の表面までが約３５ミクロンとなるように設定される
。
抗半導体基板２は、所望の厚さまで研摩される。受光素
子を５ボルトの逆バイアスで使用するとした場合、カソ
ード側の空乏層の幅は約３５ミクロンとなるので、Ｎ型
高比抵抗半導体基板の厚さは、後で形成されるアノード
となるＰ型拡散層３の底面からＮ型低比抵抗半導体基板
１の表面までが約３５ミクロンとなるように設定される
。
【００１３】次に図１に示すように、Ｎ型高比抵抗半導
体基板２の表面にアノードとなる第２の導電型のＰ型拡
散層３が設けられる。これらの表面は表面保護膜４で被
覆され、その所望の場所に穴を開け、アノード端子５が
設けられる。図示されていないが、カソード端子はＮ型
低比抵抗半導体基板１の裏面に設けられる。
体基板２の表面にアノードとなる第２の導電型のＰ型拡
散層３が設けられる。これらの表面は表面保護膜４で被
覆され、その所望の場所に穴を開け、アノード端子５が
設けられる。図示されていないが、カソード端子はＮ型
低比抵抗半導体基板１の裏面に設けられる。
【００１４】前記の実施例においては、単一の受光素子
のみを形成する構造について述べたが、受光素子と信号
処理回路を同一チップ上に形成する構造についても適用
できる。
のみを形成する構造について述べたが、受光素子と信号
処理回路を同一チップ上に形成する構造についても適用
できる。
【００１５】図４は、受光素子と信号処理回路を同一チ
ップ上に形成する構造の一実施例を示す略断面図である
。図１と同一の部分については同一の符号で表わされる
。図の左方には受光素子部２０が形成され、右方には信
号処理回路部２１が形成されている。
ップ上に形成する構造の一実施例を示す略断面図である
。図１と同一の部分については同一の符号で表わされる
。図の左方には受光素子部２０が形成され、右方には信
号処理回路部２１が形成されている。
【００１６】この装置は、図５ないし図８の略断面図に
示されるような工程で製造される。まず、図５に示され
るように、約１０００オームｃｍ程度のＮ型高比抵抗半
導体基板２の信号処理回路予定領域にＰ型埋込拡散層７
を形成する。次に、このＮ型高比抵抗半導体基板２を、
Ｎ型低比抵抗半導体基板１の表面に、ウェハ接着法によ
り矢印の方向に貼合わせる。ここでＰ型埋込拡散層７は
、受光素子と信号処理回路を電気的に分離するためのも
のである。
示されるような工程で製造される。まず、図５に示され
るように、約１０００オームｃｍ程度のＮ型高比抵抗半
導体基板２の信号処理回路予定領域にＰ型埋込拡散層７
を形成する。次に、このＮ型高比抵抗半導体基板２を、
Ｎ型低比抵抗半導体基板１の表面に、ウェハ接着法によ
り矢印の方向に貼合わせる。ここでＰ型埋込拡散層７は
、受光素子と信号処理回路を電気的に分離するためのも
のである。
【００１７】次に、図６に示すように、Ｎ型高比抵抗半
導体基板２を所望の厚さまで研摩する。受光素子を５ボ
ルトの逆バイアスで使用するとした場合、前記実施例と
同様、カソード側の空乏層の幅は約３５ミクロンとなる
ので、Ｎ型高比抵抗半導体基板２の厚さは、後の工程で
形成されるアノードとなるＰ型拡散層１１の底面からＮ
型低比抵抗半導体基板１の表面まで約３５ミクロンとな
るように設定される。
導体基板２を所望の厚さまで研摩する。受光素子を５ボ
ルトの逆バイアスで使用するとした場合、前記実施例と
同様、カソード側の空乏層の幅は約３５ミクロンとなる
ので、Ｎ型高比抵抗半導体基板２の厚さは、後の工程で
形成されるアノードとなるＰ型拡散層１１の底面からＮ
型低比抵抗半導体基板１の表面まで約３５ミクロンとな
るように設定される。
【００１８】次に、図７に示すように、信号処理回路予
定領域のみにＮ型埋込拡散層８を形成し、それらの表面
の全面に信号処理回路に適した不純物濃度のＮ型エピタ
キシャル層９が積層される。
定領域のみにＮ型埋込拡散層８を形成し、それらの表面
の全面に信号処理回路に適した不純物濃度のＮ型エピタ
キシャル層９が積層される。
【００１９】次に、図８に示されるように、各素子を分
離するため、Ｐ型埋込拡散層７の周縁部の上に、Ｐ型分
離拡散層１０が形成される。また同時に、受光素子部は
その表面にアノードとなるＰ型拡散層１１が形成される
。
離するため、Ｐ型埋込拡散層７の周縁部の上に、Ｐ型分
離拡散層１０が形成される。また同時に、受光素子部は
その表面にアノードとなるＰ型拡散層１１が形成される
。
【００２０】次に、図４に示されるように、信号処理回
路予定領域の表面にＰ型のベース拡散層１２、Ｎ型のコ
レクタ拡散層１４、ベース拡散層１２の一部にＮ型のエ
ミッタ拡散層１３が形成される。これらによってＮＰＮ
トランジスタが構成される。これらの表面は表面保護膜
４で被覆され、この表面保護膜４の所望の場所に穴を開
け、アノード端子５、ベース端子１５、コレクタ端子１
７、エミッタ端子１６等が設けられる。カソード端子は
、前述のように図示されていないが、Ｎ型低比抵抗半導
体基板１の裏面に設けられる。
路予定領域の表面にＰ型のベース拡散層１２、Ｎ型のコ
レクタ拡散層１４、ベース拡散層１２の一部にＮ型のエ
ミッタ拡散層１３が形成される。これらによってＮＰＮ
トランジスタが構成される。これらの表面は表面保護膜
４で被覆され、この表面保護膜４の所望の場所に穴を開
け、アノード端子５、ベース端子１５、コレクタ端子１
７、エミッタ端子１６等が設けられる。カソード端子は
、前述のように図示されていないが、Ｎ型低比抵抗半導
体基板１の裏面に設けられる。
【００２１】本実施例においては、カソード端子を裏面
に設けているが、受光素子２０の適当な場所に、Ｎ型埋
込拡散層のような適当な拡散を順次行なうことによって
、そのカソード端子を表面に設けることもできる。また
、Ｐ型埋込拡散層７を、Ｎ型低比抵抗半導体基板１とＮ
型高比抵抗半導体基板２を貼合わせる前に形成している
が、Ｎ型高比抵抗半導体基板２の研摩後に行なっても構
わない。
に設けているが、受光素子２０の適当な場所に、Ｎ型埋
込拡散層のような適当な拡散を順次行なうことによって
、そのカソード端子を表面に設けることもできる。また
、Ｐ型埋込拡散層７を、Ｎ型低比抵抗半導体基板１とＮ
型高比抵抗半導体基板２を貼合わせる前に形成している
が、Ｎ型高比抵抗半導体基板２の研摩後に行なっても構
わない。
【００２２】前記のＰ型半導体をＮ型半導体に置換える
こともできる。
こともできる。
【００２３】
【発明の効果】本発明は、不純物濃度の低い高比抵抗半
導体基板をｐｉｎフォトダイオードのｉ層として用いる
ため、ｉ層の比抵抗をエピタキシャル層では不可能な３
００オームｃｍ以上の高比抵抗とすることができ、受光
素子のカソード側の空乏層の幅が大きくなり、接合容量
を低減できるため、ＣＲ時定数を小さくすることができ
る。
導体基板をｐｉｎフォトダイオードのｉ層として用いる
ため、ｉ層の比抵抗をエピタキシャル層では不可能な３
００オームｃｍ以上の高比抵抗とすることができ、受光
素子のカソード側の空乏層の幅が大きくなり、接合容量
を低減できるため、ＣＲ時定数を小さくすることができ
る。
【００２４】また、貼合わせ技術を用いることで、Ｎ型
低比抵抗半導体基板１からのＮ型不純物の這上がりがな
くなり、カソード側に広がる空乏層外の不純物濃度プロ
ファイルを急峻に保てるため、空乏層外で発生するキャ
リアのライフタイムが短くなり、空乏層に到達する拡散
成分を大幅に低減でき、受光素子の高速動作が可能とな
る。
低比抵抗半導体基板１からのＮ型不純物の這上がりがな
くなり、カソード側に広がる空乏層外の不純物濃度プロ
ファイルを急峻に保てるため、空乏層外で発生するキャ
リアのライフタイムが短くなり、空乏層に到達する拡散
成分を大幅に低減でき、受光素子の高速動作が可能とな
る。
【００２５】また、受光素子と信号処理回路を同一チッ
プ上に形成する構造においても、Ｐ型埋込拡散層７形成
時の熱処理をウェハ貼合わせ前に行なえるため、Ｎ型低
比抵抗半導体基板１からのＮ型不純物の這上がりを抑え
ることができる。そのために受光素子の高速動作が可能
となる。
プ上に形成する構造においても、Ｐ型埋込拡散層７形成
時の熱処理をウェハ貼合わせ前に行なえるため、Ｎ型低
比抵抗半導体基板１からのＮ型不純物の這上がりを抑え
ることができる。そのために受光素子の高速動作が可能
となる。
【図１】本発明の一実施例の略断面図である。
【図２】本発明の工程の略断面図である。
【図３】本発明の工程の略断面図である。
【図４】本発明の他の実施例の略断面図である。
【図５】図４の工程を示す略断面図である。
【図６】図４の工程を示す略断面図である。
【図７】図４の工程を示す略断面図である。
【図８】図４の工程を示す略断面図である。
【図９】従来の一例の略断面図である。
１ Ｎ型低比抵抗半導体基板
２ Ｎ型高比抵抗半導体基板
３ Ｐ型拡散層
４ 表面保護膜
６ Ｎ型高比抵抗エピタキシャル層
７ Ｐ型埋込拡散層
８ Ｎ型埋込拡散層
９ Ｎ型エピタキシャル層
１０ Ｐ型分離拡散層
１１ Ｐ型拡散層
１２ ベース拡散層
１３ エミッタ拡散層
１４ コレクタ拡散層
１５ ベース端子
１６ エミッタ端子
１７ コレクタ端子
Claims (1)
- 【請求項１】 第１の導電型の低比抵抗半導体基板と
、これに張合わせられた同じ導電型の高比抵抗半導体基
板とよりなり、高比抵抗半導体基板の表面に第２の導電
型の拡散層が形成され、第２の導電型の拡散層の底面か
ら前記の低比抵抗半導体基板の表面までの厚さは逆バイ
アス時の空乏層の幅に等しくなるようにされた受光素子
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3000158A JP2700356B2 (ja) | 1991-01-07 | 1991-01-07 | 受光素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3000158A JP2700356B2 (ja) | 1991-01-07 | 1991-01-07 | 受光素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04242980A true JPH04242980A (ja) | 1992-08-31 |
| JP2700356B2 JP2700356B2 (ja) | 1998-01-21 |
Family
ID=11466236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3000158A Expired - Fee Related JP2700356B2 (ja) | 1991-01-07 | 1991-01-07 | 受光素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2700356B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7649236B2 (en) | 2004-03-31 | 2010-01-19 | Hamamatsu Photonics K.K. | Semiconductor photodetector and photodetecting device having layers with specific crystal orientations |
| JP2010045313A (ja) * | 2008-08-18 | 2010-02-25 | Univ Of Tokyo | 検出素子の製造方法及び遠赤外線検出器の製造方法。 |
| WO2011129149A1 (ja) | 2010-04-14 | 2011-10-20 | 浜松ホトニクス株式会社 | 半導体光検出素子 |
| WO2012020498A1 (ja) * | 2010-08-12 | 2012-02-16 | 富士電機株式会社 | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5864072A (ja) * | 1981-10-13 | 1983-04-16 | Nippon Telegr & Teleph Corp <Ntt> | 電子線等照射形半導体ダイオ−ド |
-
1991
- 1991-01-07 JP JP3000158A patent/JP2700356B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5864072A (ja) * | 1981-10-13 | 1983-04-16 | Nippon Telegr & Teleph Corp <Ntt> | 電子線等照射形半導体ダイオ−ド |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7649236B2 (en) | 2004-03-31 | 2010-01-19 | Hamamatsu Photonics K.K. | Semiconductor photodetector and photodetecting device having layers with specific crystal orientations |
| JP2010045313A (ja) * | 2008-08-18 | 2010-02-25 | Univ Of Tokyo | 検出素子の製造方法及び遠赤外線検出器の製造方法。 |
| WO2011129149A1 (ja) | 2010-04-14 | 2011-10-20 | 浜松ホトニクス株式会社 | 半導体光検出素子 |
| US9293499B2 (en) | 2010-04-14 | 2016-03-22 | Hamamatsu Photonics K.K. | Semiconductor light detecting element having silicon substrate and conductor |
| WO2012020498A1 (ja) * | 2010-08-12 | 2012-02-16 | 富士電機株式会社 | 半導体装置の製造方法 |
| US8685801B2 (en) | 2010-08-12 | 2014-04-01 | Fuji Electric Co., Ltd. | Method of manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2700356B2 (ja) | 1998-01-21 |
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