JP2802459B2 - フォト・トライアック - Google Patents
フォト・トライアックInfo
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- JP2802459B2 JP2802459B2 JP4114507A JP11450792A JP2802459B2 JP 2802459 B2 JP2802459 B2 JP 2802459B2 JP 4114507 A JP4114507 A JP 4114507A JP 11450792 A JP11450792 A JP 11450792A JP 2802459 B2 JP2802459 B2 JP 2802459B2
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- Japan
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- type
- diffusion region
- semiconductor substrate
- type semiconductor
- thyristor
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Description
【０００１】
【産業上の利用分野】本発明は、転流特性を向上させた
フォト・トライアックの改良に関するものである。
フォト・トライアックの改良に関するものである。
【０００２】
【従来の技術】図４は従来のフォト・トライアックの一
例の略平面図であり、図５は図４のＣ−Ｃ′略断面図で
ある。
例の略平面図であり、図５は図４のＣ−Ｃ′略断面図で
ある。
【０００３】図４において、Ｎ型半導体基板１の表面
に、第１のＰ型アノード拡散領域２ａと第１のＰ型ゲー
ト拡散領域３ａと第１のＮ型カソード拡散領域４ａのＰ
ＮＰＮ接合からなる第１のフォト・サイリスタが形成さ
れ、また、第２のＰ型アノード拡散領域２ｂとＮ型半導
体基板１と第２のＰ型ゲート拡散領域３ｂと第２のＮ型
カソード拡散領域４ｂのＰＮＰＮ接合からなる第２のフ
ォト・サイリスタが形成され、この第１と第２のフォト
・サイリスタは、Ｎ型半導体基板１の上下に２個のチャ
ネルに分離できる配置で、１対のサイリスタが形成され
ている。
に、第１のＰ型アノード拡散領域２ａと第１のＰ型ゲー
ト拡散領域３ａと第１のＮ型カソード拡散領域４ａのＰ
ＮＰＮ接合からなる第１のフォト・サイリスタが形成さ
れ、また、第２のＰ型アノード拡散領域２ｂとＮ型半導
体基板１と第２のＰ型ゲート拡散領域３ｂと第２のＮ型
カソード拡散領域４ｂのＰＮＰＮ接合からなる第２のフ
ォト・サイリスタが形成され、この第１と第２のフォト
・サイリスタは、Ｎ型半導体基板１の上下に２個のチャ
ネルに分離できる配置で、１対のサイリスタが形成され
ている。
【０００４】なお、一方のＰ型アノード拡散領域２ａあ
るいは２ｂと他方のＮ型カソード拡散領域４ａあるいは
４ｂは、図５に示される絶縁膜５を介して、導体６ａあ
るいは６ｂで接続されており、また、一方のＰ型アノー
ド拡散領域２ａあるいは２ｂとＰ型ゲート拡散領域３ａ
あるいは３ｂとを、Ｐ型抵抗拡散領域７ａあるいは７ｂ
で接続している。
るいは２ｂと他方のＮ型カソード拡散領域４ａあるいは
４ｂは、図５に示される絶縁膜５を介して、導体６ａあ
るいは６ｂで接続されており、また、一方のＰ型アノー
ド拡散領域２ａあるいは２ｂとＰ型ゲート拡散領域３ａ
あるいは３ｂとを、Ｐ型抵抗拡散領域７ａあるいは７ｂ
で接続している。
【０００５】図５に示されるように、図４のＣ−Ｃ′間
の断面は、ラテラル方向でＰＮＰＮジャンクションが形
成され、一方のサイリスタとなっている。また、裏面の
Ｎ型拡散層８は、外部からの光照射により、Ｎ型半導体
基板１に発生した少数キャリアである正孔の裏面付近で
の再結合を抑制し、かつ反射させ、ライフタイムを長く
し光感度を向上させ、さらに、ＰＮＰトランジスタのｈ
F E を大きくし、ｄＶ／ｄｔ耐量を高くするＢＳＦ効果
のために設けている。なお、フォト・トライアックの表
面は、導体６ａおよび６ｂのコンタクト部以外は絶縁膜
５で覆い、各ＰＮジャンクション上の表面は、絶縁膜５
を介して導体６ａおよび６ｂで覆っている。
の断面は、ラテラル方向でＰＮＰＮジャンクションが形
成され、一方のサイリスタとなっている。また、裏面の
Ｎ型拡散層８は、外部からの光照射により、Ｎ型半導体
基板１に発生した少数キャリアである正孔の裏面付近で
の再結合を抑制し、かつ反射させ、ライフタイムを長く
し光感度を向上させ、さらに、ＰＮＰトランジスタのｈ
F E を大きくし、ｄＶ／ｄｔ耐量を高くするＢＳＦ効果
のために設けている。なお、フォト・トライアックの表
面は、導体６ａおよび６ｂのコンタクト部以外は絶縁膜
５で覆い、各ＰＮジャンクション上の表面は、絶縁膜５
を介して導体６ａおよび６ｂで覆っている。
【０００６】
【発明が解決しようとする課題】従来の構造では、前述
のようにＮ型半導体基板１の少数キャリアである正孔の
ライフタイムが長いため、転流特性が悪いという欠点が
ある。たとえば、図５において第１のＰ型アノード拡散
領域２ａとＮ型半導体基板１と第１のＰ型ゲート拡散領
域３ａと第１のＮ型カソード拡散領域４ａからなるチャ
ネルの第１のサイリスタに交流の順バイアスが印加さ
れ、外部の入射光等により導通状態である時点から半サ
イクル経過したとき、第２のＰ型アノード拡散領域２
ｂ，Ｎ型半導体基板１，第２のＰ型ゲート拡散領域３
ｂ，第２のＮ型カソード拡散領域４ｂからなるチャネル
の第２のサイリスタへの順バイアスの立上がりが急峻な
場合に、入射光等がない状態でも、Ｎ型半導体基板１に
残留している正孔によって第２のサイリスタが導通状態
となり転流が失敗する。転流の特性を向上するには、Ｎ
型半導体基板１に発生する少数キャリアである正孔のラ
イフタイムを短くすることにより可能であり、Ｎ型半導
体基板１の裏面より形成しているＢＳＦ効果のためのＮ
型拡散領域を除去すれば、ＢＳＦ効果がなくなり、転流
特性は向上するが、光感度が低下し、さらにｄＶ／ｄｔ
も低下する。したがって、これらの両方の特性を向上す
ることが必要である。
のようにＮ型半導体基板１の少数キャリアである正孔の
ライフタイムが長いため、転流特性が悪いという欠点が
ある。たとえば、図５において第１のＰ型アノード拡散
領域２ａとＮ型半導体基板１と第１のＰ型ゲート拡散領
域３ａと第１のＮ型カソード拡散領域４ａからなるチャ
ネルの第１のサイリスタに交流の順バイアスが印加さ
れ、外部の入射光等により導通状態である時点から半サ
イクル経過したとき、第２のＰ型アノード拡散領域２
ｂ，Ｎ型半導体基板１，第２のＰ型ゲート拡散領域３
ｂ，第２のＮ型カソード拡散領域４ｂからなるチャネル
の第２のサイリスタへの順バイアスの立上がりが急峻な
場合に、入射光等がない状態でも、Ｎ型半導体基板１に
残留している正孔によって第２のサイリスタが導通状態
となり転流が失敗する。転流の特性を向上するには、Ｎ
型半導体基板１に発生する少数キャリアである正孔のラ
イフタイムを短くすることにより可能であり、Ｎ型半導
体基板１の裏面より形成しているＢＳＦ効果のためのＮ
型拡散領域を除去すれば、ＢＳＦ効果がなくなり、転流
特性は向上するが、光感度が低下し、さらにｄＶ／ｄｔ
も低下する。したがって、これらの両方の特性を向上す
ることが必要である。
【０００７】
【課題を解決するための手段】本発明のフォト・トライ
アックにおいては、Ｎ型半導体基板の表面に形成された
ＰＮＰＮ接合のチャネルよりなる１対のラテラルサイリ
スタと、各サイリスタのＰＮＰＮ接合のチャネル間のＮ
型半導体基板の表面に形成したＰ型拡散層とその周囲の
Ｎ型半導体基板とによってＮ型半導体基板の表面に構成
されるダイオードと、前記ダイオードを短絡する導体と
を設けた。
アックにおいては、Ｎ型半導体基板の表面に形成された
ＰＮＰＮ接合のチャネルよりなる１対のラテラルサイリ
スタと、各サイリスタのＰＮＰＮ接合のチャネル間のＮ
型半導体基板の表面に形成したＰ型拡散層とその周囲の
Ｎ型半導体基板とによってＮ型半導体基板の表面に構成
されるダイオードと、前記ダイオードを短絡する導体と
を設けた。
【０００８】
【作用】各チャネルの中間に設けられた短絡されたダイ
オードにより、フォト・トライアックの転流時に残留す
るキャリア（正孔）は、消滅し、転流特性が向上する。
オードにより、フォト・トライアックの転流時に残留す
るキャリア（正孔）は、消滅し、転流特性が向上する。
【０００９】
【実施例】図１は本発明の一実施例の略平面図であり、
図２は図１のＡ−Ａ′間の略断面の拡大図である。図１
のＢ−Ｂ′間の断面は図５と同様である。図４の従来例
と同様の部分については同一の符号で示されている。
図２は図１のＡ−Ａ′間の略断面の拡大図である。図１
のＢ−Ｂ′間の断面は図５と同様である。図４の従来例
と同様の部分については同一の符号で示されている。
【００１０】従来例と異なるところは、第１のサイリス
タのチャネルと第２のサイリスタのチャネルとの中間に
ダイオードＤを形成していることである。このダイオー
ドＤは、Ｎ型半導体基板１の表面にＰ型拡散領域１０と
その周囲に接するようにＮ型拡散領域１１を設けて形成
する。図２はダイオード部分の断面拡大図であって、Ｎ
型半導体基板１の表面に拡散したＰ型拡散領域１０とそ
の周囲のＮ型拡散領域１１とをその表面に設けた導体１
２で短絡し、この導体１２はさらに延長してＮ型拡散領
域１１の周囲のＮ型半導体基板１とＰ型拡散層１０との
ＰＮジャンクションを覆っている。その他は図４の従来
例と同様であるから、重複した説明は省略する。
タのチャネルと第２のサイリスタのチャネルとの中間に
ダイオードＤを形成していることである。このダイオー
ドＤは、Ｎ型半導体基板１の表面にＰ型拡散領域１０と
その周囲に接するようにＮ型拡散領域１１を設けて形成
する。図２はダイオード部分の断面拡大図であって、Ｎ
型半導体基板１の表面に拡散したＰ型拡散領域１０とそ
の周囲のＮ型拡散領域１１とをその表面に設けた導体１
２で短絡し、この導体１２はさらに延長してＮ型拡散領
域１１の周囲のＮ型半導体基板１とＰ型拡散層１０との
ＰＮジャンクションを覆っている。その他は図４の従来
例と同様であるから、重複した説明は省略する。
【００１１】Ｎ型半導体基板１は、たとえばＮ型シリコ
ン単結晶であって、不純物濃度が１０1 3 〜１０
1 5 （ｃｍ- 3 ）のものを使用する。通常、Ｐ型の拡散
領域は、ボロンを不純物として形成し、Ｎ型拡散領域
は、リン，アンチモン，砒素等を不純物として形成す
る。
ン単結晶であって、不純物濃度が１０1 3 〜１０
1 5 （ｃｍ- 3 ）のものを使用する。通常、Ｐ型の拡散
領域は、ボロンを不純物として形成し、Ｎ型拡散領域
は、リン，アンチモン，砒素等を不純物として形成す
る。
【００１２】各Ｐ型アノード拡散領域２ａ，２ｂおよび
Ｐ型ゲート拡散領域３ａ，３ｂは同時に形成し、その表
面の不純物濃度は１×１０1 7 （ｃｍ- 3 ）程度とし、
拡散深さは３５μｍ程度とする。またＰ型抵抗拡散領域
７ａ，７ｂは、８μｍ程度の拡散深さとする。
Ｐ型ゲート拡散領域３ａ，３ｂは同時に形成し、その表
面の不純物濃度は１×１０1 7 （ｃｍ- 3 ）程度とし、
拡散深さは３５μｍ程度とする。またＰ型抵抗拡散領域
７ａ，７ｂは、８μｍ程度の拡散深さとする。
【００１３】Ｎ型カソード拡散領域４ａ，４ｂおよび裏
面のＮ型拡散領域８は、表面濃度５×１０2 0 （ｃｍ
- 3 ）程度、拡散深さ５μｍ程度で同時に形成する。
面のＮ型拡散領域８は、表面濃度５×１０2 0 （ｃｍ
- 3 ）程度、拡散深さ５μｍ程度で同時に形成する。
【００１４】図２に示すショートされるダイオードＤ部
においては、Ｐ型拡散領域１０はＰ型抵抗拡散領域７
ａ，７ｂと同時に形成し、Ｎ型拡散領域１１は、Ｎ型カ
ソード拡散領域４ａ，４ｂ等と同時に拡散する。拡散工
程終了後は、素子の表面に蒸着法により被着させたＡｌ
膜を選択エッチングして、表面の導体６ａ，６ｂ，１２
等の配線を行なう。
においては、Ｐ型拡散領域１０はＰ型抵抗拡散領域７
ａ，７ｂと同時に形成し、Ｎ型拡散領域１１は、Ｎ型カ
ソード拡散領域４ａ，４ｂ等と同時に拡散する。拡散工
程終了後は、素子の表面に蒸着法により被着させたＡｌ
膜を選択エッチングして、表面の導体６ａ，６ｂ，１２
等の配線を行なう。
【００１５】図３はこのフォト・トライアックの等価回
路図であって、第１のサイリスタと第２のサイリスタの
Ｎゲート、いわゆるＮ型半導体基板１に、ショートされ
たダイオードＤが入った構造となっている。端子Ｔ1 が
プラス、端子Ｔ2 がマイナスのとき、第１のサイリスタ
には順バイアスが印加される。
路図であって、第１のサイリスタと第２のサイリスタの
Ｎゲート、いわゆるＮ型半導体基板１に、ショートされ
たダイオードＤが入った構造となっている。端子Ｔ1 が
プラス、端子Ｔ2 がマイナスのとき、第１のサイリスタ
には順バイアスが印加される。
【００１６】図６は、他の実施例の略平面図で、図１の
配置を横長にしたものである。Ｄ−Ｄ′間の断面の構造
は図２と同様である。各チャネルの間にショートされた
ダイオードＤが形成されていることも図１と同様であ
る。
配置を横長にしたものである。Ｄ−Ｄ′間の断面の構造
は図２と同様である。各チャネルの間にショートされた
ダイオードＤが形成されていることも図１と同様であ
る。
【００１７】
【発明の効果】本発明によればショートされたダイオー
ドにより、転流時における残留した少数キャリアによる
転流失敗を抑え、より高い転流特性の向上されたフォト
・トライアックを得ることができる。
ドにより、転流時における残留した少数キャリアによる
転流失敗を抑え、より高い転流特性の向上されたフォト
・トライアックを得ることができる。
【図１】本発明の一実施例の略平面図である。
【図２】図１のＡ−Ａ′間の略断面拡大図である。
【図３】図１のフォト・トライアックの等価回路図であ
る。
る。
【図４】従来の一例の略平面図である。
【図５】図４のＣ−Ｃ′間の略断面図である。
【図６】本発明の他の実施例の略平面図である。
１ Ｎ型半導体基板 ２ａ，２ｂ Ｐ型アノード拡散領域 ３ａ，３ｂ Ｐ型ゲート拡散領域 ４ａ，４ｂ Ｎ型カソード拡散領域 １０ Ｐ型拡散領域 １１ Ｎ型拡散領域 Ｄ ダイオード
Claims (1)
- 【請求項１】 Ｎ型半導体基板の表面に形成されたＰＮ
ＰＮ接合のチャネルよりなる１対のラテラルサイリスタ
と、 各サイリスタのＰＮＰＮ接合のチャネル間のＮ型半導体
基板の表面に形成したＰ型拡散層とその周囲のＮ型半導
体基板とによってＮ型半導体基板の表面に構成されるダ
イオードと、 前記ダイオードを短絡する導体と、 を有することを特徴とするフォト・トライアック。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4114507A JP2802459B2 (ja) | 1992-05-07 | 1992-05-07 | フォト・トライアック |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4114507A JP2802459B2 (ja) | 1992-05-07 | 1992-05-07 | フォト・トライアック |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05315603A JPH05315603A (ja) | 1993-11-26 |
| JP2802459B2 true JP2802459B2 (ja) | 1998-09-24 |
Family
ID=14639493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4114507A Expired - Fee Related JP2802459B2 (ja) | 1992-05-07 | 1992-05-07 | フォト・トライアック |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2802459B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4065825B2 (ja) | 2002-12-10 | 2008-03-26 | シャープ株式会社 | 双方向フォトサイリスタチップ、光点弧カプラ、および、ソリッドステートリレー |
| JP4065772B2 (ja) | 2002-12-18 | 2008-03-26 | シャープ株式会社 | 双方向フォトサイリスタチップ |
| US7423298B2 (en) * | 2004-03-17 | 2008-09-09 | Sharp Kabushiki Kaisha | Bidirectional photothyristor chip, optical lighting coupler, and solid state relay |
| JP4855691B2 (ja) * | 2005-02-17 | 2012-01-18 | シャープ株式会社 | 双方向フォトサイリスタチップ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0277160A (ja) * | 1988-09-13 | 1990-03-16 | Sharp Corp | ホトトライアック |
-
1992
- 1992-05-07 JP JP4114507A patent/JP2802459B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05315603A (ja) | 1993-11-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980609 |
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