JPH07118533B2 - 半導体素子 - Google Patents
半導体素子Info
- Publication number
- JPH07118533B2 JPH07118533B2 JP1270932A JP27093289A JPH07118533B2 JP H07118533 B2 JPH07118533 B2 JP H07118533B2 JP 1270932 A JP1270932 A JP 1270932A JP 27093289 A JP27093289 A JP 27093289A JP H07118533 B2 JPH07118533 B2 JP H07118533B2
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- JP
- Japan
- Prior art keywords
- diffusion region
- type
- type substrate
- semiconductor substrate
- back surface
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体素子に用いられるBSF効果のための層の
改良に関するものである。
改良に関するものである。
（従来の技術） 本発明はフォトトライアック，ラテラルトライアック，
ラテラル・フォト・サイリスタ，ラテラル・トランジス
タ等にも応用できるのであるが、代表的なものとしてフ
ォト・トライアックの場合について説明する。
ラテラル・フォト・サイリスタ，ラテラル・トランジス
タ等にも応用できるのであるが、代表的なものとしてフ
ォト・トライアックの場合について説明する。
第３図は従来のフォト・トライアックの一例の略断面図
である。例えばシリコンのような半導体のＮ型基板１の
表面には、Ｎ型のカソード拡散領域K1及びK2と、これら
を包囲するＰ型のＰゲート拡散領域P1及びP2と、その外
側のＰ型のアノード拡散領域A1及びA2とが対称に形成さ
れている。また、Ｎ型基板１の表面には、カソード拡散
領域K1,K2の拡散と同時に、これらと同じ不純物濃度の
Ｎ型拡散領域３が全面にわたり隙間なく均一に形成され
ている。
である。例えばシリコンのような半導体のＮ型基板１の
表面には、Ｎ型のカソード拡散領域K1及びK2と、これら
を包囲するＰ型のＰゲート拡散領域P1及びP2と、その外
側のＰ型のアノード拡散領域A1及びA2とが対称に形成さ
れている。また、Ｎ型基板１の表面には、カソード拡散
領域K1,K2の拡散と同時に、これらと同じ不純物濃度の
Ｎ型拡散領域３が全面にわたり隙間なく均一に形成され
ている。
このＮ型拡散領域３の不純物の表面濃度は５×1020cm-3
程度であり、また、Ｎ型基板１の不純物の濃度は一般に
1013〜1015cm-3程度である。
程度であり、また、Ｎ型基板１の不純物の濃度は一般に
1013〜1015cm-3程度である。
端子T1及T2は外部回路への接続端子であって、端子T1は
アノード拡散領域A1及びカソード拡散領域K2に接続され
ている。また、端子T2はアノード拡散領域A2及びカソー
ド拡散領域K1に接続されている。アノード拡散領域A1,N
型基板1,Pゲート拡散領域P1及びカソード拡散領域K1に
より第一のチャネルCh1が構成され、アノード拡散領域A
2,N型基板1,Pゲート拡散領域P2,及びカソード拡散領域K
2により第二のチャネルCh2が構成される。
アノード拡散領域A1及びカソード拡散領域K2に接続され
ている。また、端子T2はアノード拡散領域A2及びカソー
ド拡散領域K1に接続されている。アノード拡散領域A1,N
型基板1,Pゲート拡散領域P1及びカソード拡散領域K1に
より第一のチャネルCh1が構成され、アノード拡散領域A
2,N型基板1,Pゲート拡散領域P2,及びカソード拡散領域K
2により第二のチャネルCh2が構成される。
Ｎ型基板１の裏面に全面にわたって形成されたＮ型拡散
領域３によって次の効果が達成される。
領域３によって次の効果が達成される。
（１）アノード拡散領域,N型基板，及びＰゲート拡散領
域からなるラテラルhFE(PNP)を大きくし、かつ、フォト
・ダイオードとしての光感度（IPD）を向上させ、双方
によりフォト・トライアックの点弧のための光感度を向
上させる。
域からなるラテラルhFE(PNP)を大きくし、かつ、フォト
・ダイオードとしての光感度（IPD）を向上させ、双方
によりフォト・トライアックの点弧のための光感度を向
上させる。
（２）hFE(PNP)を大きくできるため、フォト・トライア
ックの応答を遅くし、急峻なパルスに対し誤動作しな
い、いわゆるdV/dt耐量を高くする。
ックの応答を遅くし、急峻なパルスに対し誤動作しな
い、いわゆるdV/dt耐量を高くする。
これらの効果が達成される理由は、Ｎ型基板１の裏面に
高濃度のＮ型層（N+層）を形成すると、Ｎ型基板１の中
の少数キャリアのライフタイムが等価的に大きくなる、
いわゆるBSF（Back Surface Field）効果によるからで
ある。つまりこのN+層がないと、少数キャリアはＮ型基
板裏面で再結合し易い。しかし、このN+層があると、反
射されるため等価的ライフタイムが大きくなる。従って
hFE(PNP)とIPDが大きくなる。
高濃度のＮ型層（N+層）を形成すると、Ｎ型基板１の中
の少数キャリアのライフタイムが等価的に大きくなる、
いわゆるBSF（Back Surface Field）効果によるからで
ある。つまりこのN+層がないと、少数キャリアはＮ型基
板裏面で再結合し易い。しかし、このN+層があると、反
射されるため等価的ライフタイムが大きくなる。従って
hFE(PNP)とIPDが大きくなる。
（発明が解決しようとする課題） しかしながら、前述のような従来の構造では、Ｎ型基板
の少数キャリアである正孔のライフタイムが長いため、
転流特性が悪いという欠点がある。例えば、第一のチャ
ネルCh1が導通していた交流の半サイクル後、第二のチ
ャネルCh2の印加電圧の立ち上りが急峻な場合に、光入
射がない状態でも、余剰なＮ型基板内の少数キャリアで
ある正孔によって、第二のチャネルCh2が導通し、転流
が失敗してしまう。なお、Ｎ型基板１の裏面のＮ型拡散
領域３がない場合は、前述のBSF効果がないので、転流
特性は向上するが、フォト・ダイオードとしての光感度
（IPD）が低下し、さらにdV/dt耐量が低下する。この双
方の特性を向上させることが必要である。
の少数キャリアである正孔のライフタイムが長いため、
転流特性が悪いという欠点がある。例えば、第一のチャ
ネルCh1が導通していた交流の半サイクル後、第二のチ
ャネルCh2の印加電圧の立ち上りが急峻な場合に、光入
射がない状態でも、余剰なＮ型基板内の少数キャリアで
ある正孔によって、第二のチャネルCh2が導通し、転流
が失敗してしまう。なお、Ｎ型基板１の裏面のＮ型拡散
領域３がない場合は、前述のBSF効果がないので、転流
特性は向上するが、フォト・ダイオードとしての光感度
（IPD）が低下し、さらにdV/dt耐量が低下する。この双
方の特性を向上させることが必要である。
（課題を解決するための手段） 本発明においては前述の特性を向上させるために、Ｎ型
基板の裏面に形成するN+型拡散領域に多数の拡散の施さ
れていない間隙を設けた。
基板の裏面に形成するN+型拡散領域に多数の拡散の施さ
れていない間隙を設けた。
（作用） N+型拡散領域の間隙を調整することにより、その占有面
積を任意に変化させて、Ｎ型基板の等価的ライフタイム
を制御し、ラテラルhFE(PNP)をコントロールすることが
できる。
積を任意に変化させて、Ｎ型基板の等価的ライフタイム
を制御し、ラテラルhFE(PNP)をコントロールすることが
できる。
従って、hFE(PNP)を最適化することにより、転流特性と
光感度及びdV/dt特性との相反する特性を満足させるこ
とができる。
光感度及びdV/dt特性との相反する特性を満足させるこ
とができる。
（実施例） 第１図は本発明の一実施例の略断面図であり、第２図は
その底面図である。第３図と同一部分は同一の符号で表
わされる。第３図の従来例と異なる所は、Ｎ型基板１の
裏面のN+層の構造である。第２図で明らかなように、こ
の実施例においては、Ｎ型基板１の裏面のＮ型拡散領域
は格子状とされ、各格子の中の間隙は拡散が施されてい
ない。Ｎ型基板１は、例えばＮ型シリコン単結晶で不純
物濃度が1013〜1015cm-3のものを使用する。Ｎ型基板１
の表面には、それぞれ所定の部分に、アノード拡散領域
A1及びA2と、Ｐゲート拡散領域P1及びP2を、ボロンを不
純物として同時に形成する。また、Ｐゲート拡散領域P1
及びP2の内部に、カソード拡散領域K1及びK2を、燐，ア
ンチモン，砒素等を不純物として形成する。これらの拡
散領域の配置には各種のものがある。Ｎ型基板１の裏面
には、フォト・リソグラフィーにより格子状（メッシュ
状）にパターニングを行い、カソード拡散領域K1及びK2
の拡散と同時に、Ｎ型拡散領域２を形成する。この不純
物濃度は５×1020cm-3程度とされる。なお、このＮ型拡
散領域２の占有面積は、最適のhFE(PNP)を得るように設
定される。これらの拡散領域の形成には、ドープCVD拡
散法，熱拡散法あるいはイオン注入法等が用いられる。
その底面図である。第３図と同一部分は同一の符号で表
わされる。第３図の従来例と異なる所は、Ｎ型基板１の
裏面のN+層の構造である。第２図で明らかなように、こ
の実施例においては、Ｎ型基板１の裏面のＮ型拡散領域
は格子状とされ、各格子の中の間隙は拡散が施されてい
ない。Ｎ型基板１は、例えばＮ型シリコン単結晶で不純
物濃度が1013〜1015cm-3のものを使用する。Ｎ型基板１
の表面には、それぞれ所定の部分に、アノード拡散領域
A1及びA2と、Ｐゲート拡散領域P1及びP2を、ボロンを不
純物として同時に形成する。また、Ｐゲート拡散領域P1
及びP2の内部に、カソード拡散領域K1及びK2を、燐，ア
ンチモン，砒素等を不純物として形成する。これらの拡
散領域の配置には各種のものがある。Ｎ型基板１の裏面
には、フォト・リソグラフィーにより格子状（メッシュ
状）にパターニングを行い、カソード拡散領域K1及びK2
の拡散と同時に、Ｎ型拡散領域２を形成する。この不純
物濃度は５×1020cm-3程度とされる。なお、このＮ型拡
散領域２の占有面積は、最適のhFE(PNP)を得るように設
定される。これらの拡散領域の形成には、ドープCVD拡
散法，熱拡散法あるいはイオン注入法等が用いられる。
拡散工程の終了後、チップ表面に蒸着法により被着させ
たAl膜を選択エッチングして、表面の電極配線を形成す
る。
たAl膜を選択エッチングして、表面の電極配線を形成す
る。
第４図はＮ型基板（チップ）１の裏面のＮ型拡散領域の
占有面積比とhFE(PNP)との関係を示すグラフであり、第
５図は前記の占有面積比とdV/dt特性との関係を示すグ
ラフであり、第６図は前記の占有面積比と転流特性との
関係を示すグラフである。これらのグラフは何れも傾向
を示すもので、これらの特性はウエーハの比抵抗，厚
さ，パターン形状によって変化する。
占有面積比とhFE(PNP)との関係を示すグラフであり、第
５図は前記の占有面積比とdV/dt特性との関係を示すグ
ラフであり、第６図は前記の占有面積比と転流特性との
関係を示すグラフである。これらのグラフは何れも傾向
を示すもので、これらの特性はウエーハの比抵抗，厚
さ，パターン形状によって変化する。
第７図及び第８図は他の実施例であって、第７図に示さ
れるものはＮ型拡散領域２が点状に形成され、第８図に
示されるものは斜の短ざく状に形成されている。
れるものはＮ型拡散領域２が点状に形成され、第８図に
示されるものは斜の短ざく状に形成されている。
第９図はラテラル・フォト・サイリスタに実施した一例
の略断面図であって、第１図を半分に分割したものに相
当する。第10図はラテラル・トランジスタに実施した一
例の略断面図であって、第９図のカソード拡散領域K1を
除いたものに相当する。第10図の場合P1,P2はそれぞれ
エミッタ又はコレクタとして作用し双方向に導通するこ
とが可能である。
の略断面図であって、第１図を半分に分割したものに相
当する。第10図はラテラル・トランジスタに実施した一
例の略断面図であって、第９図のカソード拡散領域K1を
除いたものに相当する。第10図の場合P1,P2はそれぞれ
エミッタ又はコレクタとして作用し双方向に導通するこ
とが可能である。
（発明の効果） 本発明は以上のような構造であるから、Ｎ型拡散領域の
占有面積を適宜変化させて、使用目的により、光感度，
転流特性,dV/dt等の特性の優先順位による最適の特性を
得ることができる。また、デバイスの耐圧あるいはオン
電圧等により、各々制約を受けるチップ表面のパターン
のレイアウトとは独立して、hFE(PNP)を設計できる。
占有面積を適宜変化させて、使用目的により、光感度，
転流特性,dV/dt等の特性の優先順位による最適の特性を
得ることができる。また、デバイスの耐圧あるいはオン
電圧等により、各々制約を受けるチップ表面のパターン
のレイアウトとは独立して、hFE(PNP)を設計できる。
第１図は本発明の一実施例の略断面図、第２図はその底
面図、第３図は従来の一例の略断面図、第４図はチップ
裏面のＮ型拡散領域の占有面積比とhFE(PNP)との関係を
示すグラフ、第５図は前記の占有面積比とdV/dtとの関
係を示すグラフ、第６図は前記の占有面積比と転流特性
との関係を示すグラフ、第７図及び第８図はチップ裏面
のＮ型拡散領域の他の実施例を示す底面図、第９図は本
発明を実施したラテラル・フォト・サイリスタの略断面
図、第10図は本発明を実施したラテラル・トランジスタ
の略断面図である。 １…Ｎ型基板、２…Ｎ型拡散領域、A1,A2…アノード拡
散領域、K1,K2…カソード拡散領域、P1,P2…Ｐゲート拡
散領域、T1,T2…端子
面図、第３図は従来の一例の略断面図、第４図はチップ
裏面のＮ型拡散領域の占有面積比とhFE(PNP)との関係を
示すグラフ、第５図は前記の占有面積比とdV/dtとの関
係を示すグラフ、第６図は前記の占有面積比と転流特性
との関係を示すグラフ、第７図及び第８図はチップ裏面
のＮ型拡散領域の他の実施例を示す底面図、第９図は本
発明を実施したラテラル・フォト・サイリスタの略断面
図、第10図は本発明を実施したラテラル・トランジスタ
の略断面図である。 １…Ｎ型基板、２…Ｎ型拡散領域、A1,A2…アノード拡
散領域、K1,K2…カソード拡散領域、P1,P2…Ｐゲート拡
散領域、T1,T2…端子
Claims (1)
- 【請求項１】半導体基板の一方の面に形成された、アノ
ード拡散領域と、Ｐゲート拡散領域と、Ｐゲート拡散領
域に設けられたカソード拡散領域と、 前記半導体基板の他方の面に形成された、半導体基板よ
り高い不純物濃度の有しBSF効果を与える前記半導体基
板と同導電型の拡散領域とよりなり、 前記他方の面の拡散領域は、前記他方の面に多数の拡散
の施されていない間隙をもって形成されてなることを特
徴とする半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1270932A JPH07118533B2 (ja) | 1989-10-18 | 1989-10-18 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1270932A JPH07118533B2 (ja) | 1989-10-18 | 1989-10-18 | 半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03132071A JPH03132071A (ja) | 1991-06-05 |
| JPH07118533B2 true JPH07118533B2 (ja) | 1995-12-18 |
Family
ID=17493009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1270932A Expired - Fee Related JPH07118533B2 (ja) | 1989-10-18 | 1989-10-18 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07118533B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2263579A (en) * | 1992-01-24 | 1993-07-28 | Texas Instruments Ltd | An integrated circuit with intermingled electrodes |
-
1989
- 1989-10-18 JP JP1270932A patent/JPH07118533B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03132071A (ja) | 1991-06-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071218 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081218 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |