JPH05283674A - 半導体雷等サージ防護素子及びその製造方法 - Google Patents
半導体雷等サージ防護素子及びその製造方法Info
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- JPH05283674A JPH05283674A JP4081996A JP8199692A JPH05283674A JP H05283674 A JPH05283674 A JP H05283674A JP 4081996 A JP4081996 A JP 4081996A JP 8199692 A JP8199692 A JP 8199692A JP H05283674 A JPH05283674 A JP H05283674A
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Abstract
(57)【要約】
【目的】半導体雷等サージ防護素子の製作において、工
程数の増加なく、サイリスタ動作への高速移行が可能で
ある素子を提供する。 【構成】導電性の半導体基板１の両面に導電性のベース
領域２，２′を拡散形成して、さらに当該両面のベース
領域中に導電性のアノード領域３，３′を拡散形成して
なるＰＮＰＮ構造の半導体雷等サージ防護素子Ｄにおい
て、前記アノード領域３，３′下の前記導電性ベース領
域２，２′が、部分的に浅くベース拡散された領域９，
９′を有することを特徴とする。
程数の増加なく、サイリスタ動作への高速移行が可能で
ある素子を提供する。 【構成】導電性の半導体基板１の両面に導電性のベース
領域２，２′を拡散形成して、さらに当該両面のベース
領域中に導電性のアノード領域３，３′を拡散形成して
なるＰＮＰＮ構造の半導体雷等サージ防護素子Ｄにおい
て、前記アノード領域３，３′下の前記導電性ベース領
域２，２′が、部分的に浅くベース拡散された領域９，
９′を有することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、雷誘導サージやスイッ
チング・サージ等の異常電圧から装置を保護するための
半導体雷等サージ防護素子及びその製造方法に関する。
チング・サージ等の異常電圧から装置を保護するための
半導体雷等サージ防護素子及びその製造方法に関する。
【０００２】
【従来の技術】この種従来の半導体雷等サージ防護素子
を、図４乃至図７に示す。図４（ａ）は基本的な半導体
雷等サージ防護素子である双方向性２端子サイリスタの
一例の構成を示す断面図、図４（ｂ）は図４（ａ）の等
価回路図である。図中、Ａは従来の半導体雷等サージ防
護素子である。
を、図４乃至図７に示す。図４（ａ）は基本的な半導体
雷等サージ防護素子である双方向性２端子サイリスタの
一例の構成を示す断面図、図４（ｂ）は図４（ａ）の等
価回路図である。図中、Ａは従来の半導体雷等サージ防
護素子である。
【０００３】１はＰ形半導体基板、２，２′はＮ形ベー
ス領域、３，３′は高不純物濃度のＰ形アノード領域、
４，４′は高不純物濃度のＮ形カソード領域、５，５′
はＰ形チャンネルストッパ領域、６，６′は絶縁膜、
７，７′は電極である。この半導体雷サージ防護素子Ａ
は、右半分と左半分が点対称逆並列構成となっており、
この素子Ａは正負のサージに対して同等の防護機能を持
つ。なお、不純物の導電性が前記の例と逆の組み合わせ
で構成される場合もある。
ス領域、３，３′は高不純物濃度のＰ形アノード領域、
４，４′は高不純物濃度のＮ形カソード領域、５，５′
はＰ形チャンネルストッパ領域、６，６′は絶縁膜、
７，７′は電極である。この半導体雷サージ防護素子Ａ
は、右半分と左半分が点対称逆並列構成となっており、
この素子Ａは正負のサージに対して同等の防護機能を持
つ。なお、不純物の導電性が前記の例と逆の組み合わせ
で構成される場合もある。
【０００４】Ｐ形アノード領域３，その直下のＮ形ベー
ス領域２，Ｐ形半導体基板１がそれぞれ、ＰＮＰ形トラ
ンジスタａのエミッタ，ベース，コレクタを構成し、Ｎ
形カソード領域４はＮ形ベース領域２の抵抗Ｒ１を介し
てベース電極用高濃度層として作用し、また、コレクタ
は電位的にはフローティングの状態である。
ス領域２，Ｐ形半導体基板１がそれぞれ、ＰＮＰ形トラ
ンジスタａのエミッタ，ベース，コレクタを構成し、Ｎ
形カソード領域４はＮ形ベース領域２の抵抗Ｒ１を介し
てベース電極用高濃度層として作用し、また、コレクタ
は電位的にはフローティングの状態である。
【０００５】同様に、ＮＰＮ形トランジスタｂのコレク
タ，ベース，エミッタは、Ｎ形ベース領域２，Ｐ形半導
体基板１，Ｎ形ベース領域２′により構成され、Ｎ形カ
ソード領域４′はエミッタ電極用高濃度層として作用す
る。また、ベースはＰＮＰ形トランジスタａのコレクタ
と同一である。
タ，ベース，エミッタは、Ｎ形ベース領域２，Ｐ形半導
体基板１，Ｎ形ベース領域２′により構成され、Ｎ形カ
ソード領域４′はエミッタ電極用高濃度層として作用す
る。また、ベースはＰＮＰ形トランジスタａのコレクタ
と同一である。
【０００６】一方、ＰＮＰ形トランジスタｃでは、エミ
ッタ，ベース，コレクタは、それぞれＰ形アノード領域
３′，Ｎ形ベース領域２′，Ｐ形半導体基板１であり、
この場合、Ｎ形カソード領域４′は抵抗Ｒ２を介してベ
ース電極用高濃度層として作用する。
ッタ，ベース，コレクタは、それぞれＰ形アノード領域
３′，Ｎ形ベース領域２′，Ｐ形半導体基板１であり、
この場合、Ｎ形カソード領域４′は抵抗Ｒ２を介してベ
ース電極用高濃度層として作用する。
【０００７】また、ＮＰＮ形トランジスタｄは同様に、
Ｎ形ベース領域２′，Ｐ形半導体基板１，Ｎ形ベース領
域２により構成され、この場合、Ｎ形カソード領域４は
エミッタ電極用高濃度層として作用する。図４（ａ）の
上部電極７に正のサージが印加された場合、図４（ｂ）
に示すＮＰＮ形トランジスタａ等の左の系統が動作し、
下部電極７′に正のサージが印加された場合、右の系統
が動作する。
Ｎ形ベース領域２′，Ｐ形半導体基板１，Ｎ形ベース領
域２により構成され、この場合、Ｎ形カソード領域４は
エミッタ電極用高濃度層として作用する。図４（ａ）の
上部電極７に正のサージが印加された場合、図４（ｂ）
に示すＮＰＮ形トランジスタａ等の左の系統が動作し、
下部電極７′に正のサージが印加された場合、右の系統
が動作する。
【０００８】図５は、雷誘導サージ・パルス下におけ
る、図４（ａ）及び（ｂ）に示す半導体雷等サージ防護
素子Ａの電流−電圧特性を示すグラフである。今、上部
電極７に正のサージが印加された場合を考える。上部電
極７には、Ｐ形アノード領域３，Ｎ形ベース電極２，Ｎ
形カソード領域４が接続されているが、オーミック抵抗
及びビルトイン電圧の関係から、電流はＮ形カソード領
域４を介してベース領域２に流入する。
る、図４（ａ）及び（ｂ）に示す半導体雷等サージ防護
素子Ａの電流−電圧特性を示すグラフである。今、上部
電極７に正のサージが印加された場合を考える。上部電
極７には、Ｐ形アノード領域３，Ｎ形ベース電極２，Ｎ
形カソード領域４が接続されているが、オーミック抵抗
及びビルトイン電圧の関係から、電流はＮ形カソード領
域４を介してベース領域２に流入する。
【０００９】ベース領域２はＮ形、半導体基板１はＰ形
であり、この接合は逆バイアスされ、電流は阻止され
る。サージ電圧が高まり、ベース領域２とＰ形半導体基
板１の不純物濃度およびその分布により定まる降伏電圧
Ｖｂｄに達すると、アバランシェ・ブレーク・ダウンを
起こし、電流はＰ形半導体基板１，Ｎ形ベース領域
２′，Ｎ形カソード領域４′を流れる。
であり、この接合は逆バイアスされ、電流は阻止され
る。サージ電圧が高まり、ベース領域２とＰ形半導体基
板１の不純物濃度およびその分布により定まる降伏電圧
Ｖｂｄに達すると、アバランシェ・ブレーク・ダウンを
起こし、電流はＰ形半導体基板１，Ｎ形ベース領域
２′，Ｎ形カソード領域４′を流れる。
【００１０】等価回路的には、ＮＰＮ形トランジスタｂ
のコレクタ・ベース間接合がブレーク・ダウンし、エミ
ッタに電流が流れるということになる。このトランジス
タｂはベースがフローティングであり、オープン・ベー
スのトランジスタとして働く。すなわち、キャリアのア
バランシェ増倍により電流を増大させていき、電極間の
電圧を低下させる。図５のαの段階である。
のコレクタ・ベース間接合がブレーク・ダウンし、エミ
ッタに電流が流れるということになる。このトランジス
タｂはベースがフローティングであり、オープン・ベー
スのトランジスタとして働く。すなわち、キャリアのア
バランシェ増倍により電流を増大させていき、電極間の
電圧を低下させる。図５のαの段階である。
【００１１】電流がＩｈまで増大し、ベース抵抗Ｒ１に
生じる電圧がＰＮＰ形トランジスタａのエミッタ・ベー
ス間のビルトイン電圧を越えるようになると、ＰＮＰ形
トランジスタａが動作を開始し、ＮＰＮ形トランジスタ
ｂのベースに電流を流し込み、いわゆるサイリスタ動作
が開始される。これが図５のβの状態である。双方のト
ランジスタａ，ｂが完全にオン状態になると、オーミッ
ク抵抗等で定まる、低いオン抵抗で大電流を流すγの状
態になる。
生じる電圧がＰＮＰ形トランジスタａのエミッタ・ベー
ス間のビルトイン電圧を越えるようになると、ＰＮＰ形
トランジスタａが動作を開始し、ＮＰＮ形トランジスタ
ｂのベースに電流を流し込み、いわゆるサイリスタ動作
が開始される。これが図５のβの状態である。双方のト
ランジスタａ，ｂが完全にオン状態になると、オーミッ
ク抵抗等で定まる、低いオン抵抗で大電流を流すγの状
態になる。
【００１２】
【発明が解決しようとする課題】以上、簡単に半導体雷
サージ防護素子Ａの動作を説明したが、現実の半導体雷
等サージ防護素子Ａは数ｍｍ角の大きさのため、図４
（ｂ）のトランジスタａ，ｂ，ｃ，ｄの各素子は分布定
数的なものであり、各所に横電界が発生し、全ての箇所
が均一に動作するわけではない。
サージ防護素子Ａの動作を説明したが、現実の半導体雷
等サージ防護素子Ａは数ｍｍ角の大きさのため、図４
（ｂ）のトランジスタａ，ｂ，ｃ，ｄの各素子は分布定
数的なものであり、各所に横電界が発生し、全ての箇所
が均一に動作するわけではない。
【００１３】例えば、図４（ａ）の断面構造では、アバ
ランシェ・ブレーク・ダウンはＮ形カソード領域４，
４′が最短距離となる素子中央部で生じ、電流はこの部
分に集中する。従って、大部分の電流は、ＰＮＰ形トラ
ンジスタａのベース電位降下に寄与せず、サイリスタ動
作への突入、すなわち図５のβへの段階への移行が遅延
する。また、例え一部の領域がサイリスタ動作へ突入し
ても、分布定数的な性質に起因してオン領域は徐々に拡
大して行くため、図５のγの段階への移行に時間がかか
る。
ランシェ・ブレーク・ダウンはＮ形カソード領域４，
４′が最短距離となる素子中央部で生じ、電流はこの部
分に集中する。従って、大部分の電流は、ＰＮＰ形トラ
ンジスタａのベース電位降下に寄与せず、サイリスタ動
作への突入、すなわち図５のβへの段階への移行が遅延
する。また、例え一部の領域がサイリスタ動作へ突入し
ても、分布定数的な性質に起因してオン領域は徐々に拡
大して行くため、図５のγの段階への移行に時間がかか
る。
【００１４】半導体雷等サージ防護素子Ａのサージ耐
量、すなわちどの程度の大きさのサージを流すことが可
能となるかは、主に素子内部での電力損失に依存する。
従って、サージ耐量の向上のためには、図５でいうγの
段階までに要する時間を極力短縮する必要がある。この
ため従来から各種の工夫が成されてきた。
量、すなわちどの程度の大きさのサージを流すことが可
能となるかは、主に素子内部での電力損失に依存する。
従って、サージ耐量の向上のためには、図５でいうγの
段階までに要する時間を極力短縮する必要がある。この
ため従来から各種の工夫が成されてきた。
【００１５】例えば、図６は特願昭６３−１３７３１０
号として出願された半導体雷等サージ防護素子Ｂで、Ｐ
形アノード領域３，３′を広くとり、Ｎ形カソード領域
４，４′間の距離を大きくしてベース抵抗Ｒ１及びＲ２
を高め、ＰＮＰ形トランジスタａ，ｃのベース電位降下
にアバランシェ・ブレーク・ダウンの電流を有効に利用
し、サイリスタ動作への移行を高速化するものである。
号として出願された半導体雷等サージ防護素子Ｂで、Ｐ
形アノード領域３，３′を広くとり、Ｎ形カソード領域
４，４′間の距離を大きくしてベース抵抗Ｒ１及びＲ２
を高め、ＰＮＰ形トランジスタａ，ｃのベース電位降下
にアバランシェ・ブレーク・ダウンの電流を有効に利用
し、サイリスタ動作への移行を高速化するものである。
【００１６】しかしながら、この構造はＮ形カソード領
域４，４′の面積が減少し、結果として、サージ耐量の
低下を招くという問題点が存在する。図７は、Ｐ形アノ
ード領域３，３′の中に深く拡散された部分８，８′を
設け、この部分のベース幅を小さくして電流増幅率を向
上させ、併せて抵抗Ｒ１及びＲ２の増大を図った半導体
雷等サージ防護素子Ｃである。
域４，４′の面積が減少し、結果として、サージ耐量の
低下を招くという問題点が存在する。図７は、Ｐ形アノ
ード領域３，３′の中に深く拡散された部分８，８′を
設け、この部分のベース幅を小さくして電流増幅率を向
上させ、併せて抵抗Ｒ１及びＲ２の増大を図った半導体
雷等サージ防護素子Ｃである。
【００１７】しかしながら、この構造を作製するために
は、部分８，８′形成のための工程が増加し、低価格で
の製品提供が阻害されるという問題点がある。本発明
は、面積あたりのサージ耐量の大きな半導体雷等サージ
防護素子を提供するとともに、素子製作工程の増加な
く、サイリスタ動作への高速移行が可能である素子の製
造方法を提供せんとするものである。
は、部分８，８′形成のための工程が増加し、低価格で
の製品提供が阻害されるという問題点がある。本発明
は、面積あたりのサージ耐量の大きな半導体雷等サージ
防護素子を提供するとともに、素子製作工程の増加な
く、サイリスタ動作への高速移行が可能である素子の製
造方法を提供せんとするものである。
【００１８】
【課題を解決するための手段】前記課題の解決は、本発
明が次に列挙する新規な特徴的構成手段および手法を採
用することにより達成される。すなわち、本発明装置の
特徴は、導電性の半導体基板の両面に導電性のベース領
域を拡散形成して、さらに当該両面のベース領域中に導
電性のアノード領域を拡散形成してなるＰＮＰＮ構造の
半導体雷等サージ防護素子において、前記アノード領域
下の前記導電性ベース領域が、部分的に浅くベース拡散
された領域を有してなる半導体雷サージ防護素子であ
る。
明が次に列挙する新規な特徴的構成手段および手法を採
用することにより達成される。すなわち、本発明装置の
特徴は、導電性の半導体基板の両面に導電性のベース領
域を拡散形成して、さらに当該両面のベース領域中に導
電性のアノード領域を拡散形成してなるＰＮＰＮ構造の
半導体雷等サージ防護素子において、前記アノード領域
下の前記導電性ベース領域が、部分的に浅くベース拡散
された領域を有してなる半導体雷サージ防護素子であ
る。
【００１９】本発明方法の特徴は、導電性の半導体基板
の両面に導電性のベース領域を拡散形成して、さらに当
該両面のベース領域中に導電性のアノード領域を拡散形
成してなるＰＮＰＮ構造の半導体雷等サージ防護素子を
製造する工程において、前記導電性のベース領域を拡散
形成する際、所要領域の前記半導体基板表面に、少なく
とも１辺の寸法がベース拡散深さの２倍より小さな拡散
マスクを設置して拡散を行い、前記所要領域に浅くベー
ス拡散してなる半導体雷等サージ防護素子の製造方法で
ある。
の両面に導電性のベース領域を拡散形成して、さらに当
該両面のベース領域中に導電性のアノード領域を拡散形
成してなるＰＮＰＮ構造の半導体雷等サージ防護素子を
製造する工程において、前記導電性のベース領域を拡散
形成する際、所要領域の前記半導体基板表面に、少なく
とも１辺の寸法がベース拡散深さの２倍より小さな拡散
マスクを設置して拡散を行い、前記所要領域に浅くベー
ス拡散してなる半導体雷等サージ防護素子の製造方法で
ある。
【００２０】
【作用】本発明は、前記のような手段および手法を講じ
たので、前記従来例のような素子製作の工程を増加させ
ることなく、Ｐ形アノード領域下に浅くベース拡散され
た領域を設けることが出来るので、サイリスタ動作への
移行を高速化することが可能となり、また、サージ耐量
を向上させることも可能となる。
たので、前記従来例のような素子製作の工程を増加させ
ることなく、Ｐ形アノード領域下に浅くベース拡散され
た領域を設けることが出来るので、サイリスタ動作への
移行を高速化することが可能となり、また、サージ耐量
を向上させることも可能となる。
【００２１】
【実施例】（素子例）本発明素子の実施例を図面につき
説明する。図１は本実施例の半導体雷等サージ防護素子
Ｄの構造を示す縦断面図である。前記図４（ａ）に示す
半導体雷等サージ防護素子Ａとの違いは、Ｎ形ベース領
域２，２′の拡散態様の部分的極端な不均一性にある。
Ｐ形アノード領域３すなわちＰＮＰ形トランジスタａの
エミッタ下のベース領域２，２′は一部が浅くベース拡
散された部分９，９′を含む。
説明する。図１は本実施例の半導体雷等サージ防護素子
Ｄの構造を示す縦断面図である。前記図４（ａ）に示す
半導体雷等サージ防護素子Ａとの違いは、Ｎ形ベース領
域２，２′の拡散態様の部分的極端な不均一性にある。
Ｐ形アノード領域３すなわちＰＮＰ形トランジスタａの
エミッタ下のベース領域２，２′は一部が浅くベース拡
散された部分９，９′を含む。
【００２２】部分９，９′のベース・コレクタ接合界面
は曲率を有して他の接合界面よりブレーク・ダウン電圧
が低下している。このため、サージ印加とともに部分
９，９′がまずアバランシェ・ブレーク・ダウンを起こ
す。この場合、図４の例とは異なり、電流通路がＰ形ア
ノード領域３，３′の直下にできるため、素子面積の低
下はなく、サージ耐量が大きい。
は曲率を有して他の接合界面よりブレーク・ダウン電圧
が低下している。このため、サージ印加とともに部分
９，９′がまずアバランシェ・ブレーク・ダウンを起こ
す。この場合、図４の例とは異なり、電流通路がＰ形ア
ノード領域３，３′の直下にできるため、素子面積の低
下はなく、サージ耐量が大きい。
【００２３】（方法例）本発明方法の製作手順を図面に
つき説明する。図２は前記部分９，９′のうち、上部部
分９の形成方法を示したものである。図中、６ａは部分
９を形成するための拡散マスクである。
つき説明する。図２は前記部分９，９′のうち、上部部
分９の形成方法を示したものである。図中、６ａは部分
９を形成するための拡散マスクである。
【００２４】まず、半導体基板１全面に拡散マスクとな
るシリコン酸化膜あるいはシリコン窒化膜を熱酸化法あ
るいはＣＶＤ法等により堆積する。ついで、フォト・リ
ソグラフィ法により後に絶縁膜となる周辺拡散マスク６
および部分９を形成するための拡散マスク６ａのパター
ンを形成する。従来の作製方法との相違は、単に拡散マ
スク６ａを残すか残さないかの違いだけである。
るシリコン酸化膜あるいはシリコン窒化膜を熱酸化法あ
るいはＣＶＤ法等により堆積する。ついで、フォト・リ
ソグラフィ法により後に絶縁膜となる周辺拡散マスク６
および部分９を形成するための拡散マスク６ａのパター
ンを形成する。従来の作製方法との相違は、単に拡散マ
スク６ａを残すか残さないかの違いだけである。
【００２５】次に、イオン注入法やガス拡散法等によ
り、半導体基板１開口部に不純物を導入し、熱拡散によ
りベース拡散領域２を形成する。この拡散は、ほぼ等方
的に進行するため、拡散マスク６ａの幅が拡散深さの２
倍以内であれば、左右から拡散された不純物は横拡散に
より拡散マスク６ａの中央直下にも入り込み、拡散２層
は連続となる。この時、形成された接合界面はマスク６
ａ下で浅くなり、部分９が形成される。従って、本方法
例では、前記従来例図７に示したような構造形成とは異
なり、拡散工程の増加は伴わない。
り、半導体基板１開口部に不純物を導入し、熱拡散によ
りベース拡散領域２を形成する。この拡散は、ほぼ等方
的に進行するため、拡散マスク６ａの幅が拡散深さの２
倍以内であれば、左右から拡散された不純物は横拡散に
より拡散マスク６ａの中央直下にも入り込み、拡散２層
は連続となる。この時、形成された接合界面はマスク６
ａ下で浅くなり、部分９が形成される。従って、本方法
例では、前記従来例図７に示したような構造形成とは異
なり、拡散工程の増加は伴わない。
【００２６】（試作例）図３は、試作途上の半導体雷サ
ージ防護素子Ｄの上面の概念図である。チップ面積は、
７平方ミリメートルとした。（１１１）Ｐ形シリコン基
板（５×１０15／ｃｍ3 ）にシリコン酸化膜を堆積し、
図２の拡散マスク６及び６ａをフォト・リソグラフィに
より両面に形成した。拡散マスク６ａのパターン幅は１
０μｍとし、直線状とした。イオン注入法により、リン
を１０16／ｃｍ2 両面に打ち込み、熱拡散により、図１
のＮ形ベース層２，２′を形成した。出来上がり拡散深
さは３０μｍである。また、部分９，９′の最も浅い接
合界面は２６μｍであった。
ージ防護素子Ｄの上面の概念図である。チップ面積は、
７平方ミリメートルとした。（１１１）Ｐ形シリコン基
板（５×１０15／ｃｍ3 ）にシリコン酸化膜を堆積し、
図２の拡散マスク６及び６ａをフォト・リソグラフィに
より両面に形成した。拡散マスク６ａのパターン幅は１
０μｍとし、直線状とした。イオン注入法により、リン
を１０16／ｃｍ2 両面に打ち込み、熱拡散により、図１
のＮ形ベース層２，２′を形成した。出来上がり拡散深
さは３０μｍである。また、部分９，９′の最も浅い接
合界面は２６μｍであった。
【００２７】ついで、同様の工程を繰り返し、Ｐ形アノ
ード領域３，３′及びＮ形カソード領域４，４′を両面
に形成した。双方の領域３，３′及び４，４′の拡散深
さは５μｍであり、表面濃度は１０20／ｃｍ3 とした。
各領域のマスク上のクリアランスは１５μｍに設定し
た。また、Ｐ形アノード領域３，３′形成時に、チップ
周辺部位にチャンネルストッパ領域５，５′も形成し
た。その後、保護用絶縁膜６堆積をし、窓開け後、電極
メタルを堆積し、端子７，７′を形成した。
ード領域３，３′及びＮ形カソード領域４，４′を両面
に形成した。双方の領域３，３′及び４，４′の拡散深
さは５μｍであり、表面濃度は１０20／ｃｍ3 とした。
各領域のマスク上のクリアランスは１５μｍに設定し
た。また、Ｐ形アノード領域３，３′形成時に、チップ
周辺部位にチャンネルストッパ領域５，５′も形成し
た。その後、保護用絶縁膜６堆積をし、窓開け後、電極
メタルを堆積し、端子７，７′を形成した。
【００２８】なお、本試作例では、部分９，９′をＰ形
アノード領域３，３′下の中央に配置したが、電流Ｉｈ
調整のため端に近いところに配置してもよいし、あるい
はＰ形アノード領域３，３′下に複数の部分９，９′を
形成してもよい。また、本試作例においては、部分９，
９′を直線状にレイアウトしたが、スポット状に配置し
てもよいことは自明である。
アノード領域３，３′下の中央に配置したが、電流Ｉｈ
調整のため端に近いところに配置してもよいし、あるい
はＰ形アノード領域３，３′下に複数の部分９，９′を
形成してもよい。また、本試作例においては、部分９，
９′を直線状にレイアウトしたが、スポット状に配置し
てもよいことは自明である。
【００２９】また、本試作例においては、点対称の逆並
列素子が１組の半導体雷等サージ防護素子Ｄ、すなわ
ち、Ｐ形アノード領域３，３′等が１組の素子を試作し
たが、複数の組で構成された素子の場合でも、各Ｐ形ア
ノード領域３，３′下に浅くベース拡散された領域９，
９′を単独あるいは複数配置することにより、同様の効
果が得られるということはいうまでもない。
列素子が１組の半導体雷等サージ防護素子Ｄ、すなわ
ち、Ｐ形アノード領域３，３′等が１組の素子を試作し
たが、複数の組で構成された素子の場合でも、各Ｐ形ア
ノード領域３，３′下に浅くベース拡散された領域９，
９′を単独あるいは複数配置することにより、同様の効
果が得られるということはいうまでもない。
【００３０】所定のサージパルスを印加して本試作例素
子Ｄの特性を測定したところ、降伏電圧Ｖｂｄは領域
９，９′を形成しない場合に比較して、３０Ｖ低下し
た。また、電流Ｉｈは０．１Ａ減少した。一方、サイリ
スタ動作への移行は１μｓと１／３以下に短縮された。
このため、サージ耐量は３０％向上した。
子Ｄの特性を測定したところ、降伏電圧Ｖｂｄは領域
９，９′を形成しない場合に比較して、３０Ｖ低下し
た。また、電流Ｉｈは０．１Ａ減少した。一方、サイリ
スタ動作への移行は１μｓと１／３以下に短縮された。
このため、サージ耐量は３０％向上した。
【００３１】
【発明の効果】以上のように、本発明によれば、素子製
作の工程数を増加させることなく、Ｐ形アノード領域下
に浅くベース拡散された部分を設け、サイリスタ動作へ
の移行を高速化し、半導体雷等サージ防護素子のサージ
耐量を向上させることが可能となり、従って、素子製作
コストを上昇させることなく、半導体雷等サージ防護素
子の適用範囲を拡大することが可能となる等、優れた有
用性・経済性を発揮する。
作の工程数を増加させることなく、Ｐ形アノード領域下
に浅くベース拡散された部分を設け、サイリスタ動作へ
の移行を高速化し、半導体雷等サージ防護素子のサージ
耐量を向上させることが可能となり、従って、素子製作
コストを上昇させることなく、半導体雷等サージ防護素
子の適用範囲を拡大することが可能となる等、優れた有
用性・経済性を発揮する。
【図１】本発明の実施例の半導体雷等サージ防護素子の
構造を示す縦断面図である。
構造を示す縦断面図である。
【図２】同上・製作工程途上を説明する断面図である。
【図３】同上・上面の概念図である。
【図４】従来の基本的な半導体雷等サージ防護素子の構
造を示し、（ａ）は素子の縦断面図，（ｂ）は（ａ）に
示す素子を等価回路で示したシンボルマーク回路図であ
る。
造を示し、（ａ）は素子の縦断面図，（ｂ）は（ａ）に
示す素子を等価回路で示したシンボルマーク回路図であ
る。
【図５】図４に示した、従来の半導体雷等サージ防護素
子の動作特性を示すグラフである。
子の動作特性を示すグラフである。
【図６】図４に示した半導体雷等サージ防護素子に改良
がなされた、半導体雷等サージ防護素子の縦断面図であ
る。
がなされた、半導体雷等サージ防護素子の縦断面図であ
る。
【図７】同上、別の改良例の縦断面図である。
Ａ，Ｂ，Ｃ，Ｄ…半導体雷等サージ防護素子 ａ，ｃ…ＰＮＰ形トランジスタ ｂ，ｄ…ＮＰＮ形トランジスタ Ｒ１，Ｒ２…抵抗 １…Ｐ形半導体基板 ２，２′…Ｎ形ベース領域 ３，３′…高不純物濃度のＰ形アノード領域 ４，４′…高不純物濃度のＮ形カソード領域 ５，５′…Ｐ形チャンネルストッパ領域 ６，６′，６ａ…絶縁膜（拡散マスク） ７，７′…電極 ８，８′…Ｐ形アノード領域中の深く拡散された部分 ９，９′…浅くベース拡散された部分
Claims (2)
- 【請求項１】導電性の半導体基板の両面に導電性のベー
ス領域を拡散形成して、さらに当該両面のベース領域中
に導電性のアノード領域を拡散形成してなるＰＮＰＮ構
造の半導体雷等サージ防護素子において、 前記アノード領域下の前記導電性ベース領域が、部分的
に浅くベース拡散された領域を有することを特徴とする
半導体雷等サージ防護素子 - 【請求項２】導電性の半導体基板の両面に導電性のベー
ス領域を拡散形成して、さらに当該両面のベース領域中
に導電性のアノード領域を拡散形成してなるＰＮＰＮ構
造の半導体雷等サージ防護素子を製造する工程におい
て、 前記導電性のベース領域を拡散形成する際、所要領域の
前記半導体基板表面に、少なくとも１辺の寸法がベース
拡散深さの２倍より小さな拡散マスクを設置して拡散を
行い、前記所要領域に浅くベース拡散したことを特徴と
する半導体雷等サージ防護素子の製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4081996A JPH05283674A (ja) | 1992-04-03 | 1992-04-03 | 半導体雷等サージ防護素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4081996A JPH05283674A (ja) | 1992-04-03 | 1992-04-03 | 半導体雷等サージ防護素子及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283674A true JPH05283674A (ja) | 1993-10-29 |
Family
ID=13762087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4081996A Pending JPH05283674A (ja) | 1992-04-03 | 1992-04-03 | 半導体雷等サージ防護素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283674A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102683396A (zh) * | 2012-04-20 | 2012-09-19 | 谢可勋 | 具有过压保护的半导体器件及基于此器件的双向极性器件 |
| CN116490978A (zh) * | 2020-11-25 | 2023-07-25 | 日立能源瑞士股份公司 | 双向晶闸管装置 |
-
1992
- 1992-04-03 JP JP4081996A patent/JPH05283674A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102683396A (zh) * | 2012-04-20 | 2012-09-19 | 谢可勋 | 具有过压保护的半导体器件及基于此器件的双向极性器件 |
| CN116490978A (zh) * | 2020-11-25 | 2023-07-25 | 日立能源瑞士股份公司 | 双向晶闸管装置 |
| CN116490978B (zh) * | 2020-11-25 | 2024-04-26 | 日立能源有限公司 | 双向晶闸管装置 |
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