JP2622521B2 - ゲート遮断サイリスタ及びその製造方法 - Google Patents
ゲート遮断サイリスタ及びその製造方法Info
- Publication number
- JP2622521B2 JP2622521B2 JP63084986A JP8498688A JP2622521B2 JP 2622521 B2 JP2622521 B2 JP 2622521B2 JP 63084986 A JP63084986 A JP 63084986A JP 8498688 A JP8498688 A JP 8498688A JP 2622521 B2 JP2622521 B2 JP 2622521B2
- Authority
- JP
- Japan
- Prior art keywords
- zone
- layer
- doping
- type base
- cathode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 26
- 239000000758 substrate Substances 0.000 claims description 23
- 238000009792 diffusion process Methods 0.000 claims description 15
- 230000000903 blocking effect Effects 0.000 claims description 8
- 239000011248 coating agent Substances 0.000 claims description 8
- 238000000576 coating method Methods 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 3
- 229910052796 boron Inorganic materials 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 description 12
- 230000035515 penetration Effects 0.000 description 5
- 230000002411 adverse Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000008092 positive effect Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
- 230000003685 thermal hair damage Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0839—Cathode regions of thyristors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thyristors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は少なくとも１つのｐ型ドーピング陽極層と、
１つのｎ型ベース層と、ゲートと電気的に接触する１つ
のｐ型ベース層と、１つのｎ型陰極層とを有する半導体
基板を備えたゲート遮断サイリスタに関する。更に本発
明はその製造方法に関する。
１つのｎ型ベース層と、ゲートと電気的に接触する１つ
のｐ型ベース層と、１つのｎ型陰極層とを有する半導体
基板を備えたゲート遮断サイリスタに関する。更に本発
明はその製造方法に関する。
ゲート遮断サイリスタ（以下GTOと略称）を介して、
現在では4500Vまでの電圧を阻止し且つ2500Aまでの電流
を遮断することが可能である。このような半導体構造は
一般に多数個の集積された並列のpnpn4層構造を有する
個別サイリスタから成っている。集積された個別サイリ
スタは共通の陽極層と、共通のｎ型ベース層と、ゲート
と接触する共通のｐ型ベース層とを利用しているが、陰
極層は別個のものを用いている。この陰極層は高ドーピ
ングされ、n+エミッタとして機能する。
現在では4500Vまでの電圧を阻止し且つ2500Aまでの電流
を遮断することが可能である。このような半導体構造は
一般に多数個の集積された並列のpnpn4層構造を有する
個別サイリスタから成っている。集積された個別サイリ
スタは共通の陽極層と、共通のｎ型ベース層と、ゲート
と接触する共通のｐ型ベース層とを利用しているが、陰
極層は別個のものを用いている。この陰極層は高ドーピ
ングされ、n+エミッタとして機能する。
このようなGTOは例えばEP−A20066850号が開示してい
る。丸型の半導体基板上では複数の同心円上に集積され
た個別サイリスタが配置されている。
る。丸型の半導体基板上では複数の同心円上に集積され
た個別サイリスタが配置されている。
高電流を確実に開閉可能であるためには、主として陰
極層及びｐ型ベース層の領域で一定の寸法上の基準を遵
守する必要がある。遮断可能な電流はとくにｐ型ベース
層の横導電性δｐによって大きく左右される。
極層及びｐ型ベース層の領域で一定の寸法上の基準を遵
守する必要がある。遮断可能な電流はとくにｐ型ベース
層の横導電性δｐによって大きく左右される。
簡単に拡散されたｐ型ベース層の場合は、導電性は可
動電荷担体の数を増すことによってのみ改良可能であ
る。これは層の厚さを増すか、又は陰極層とｐ型ベース
層との間のpn接合部のドーピング密度を増すことによっ
てのみ達成できる。しかしこのような変更はいずれも不
利な結果を伴う。ｐ型ベース層の厚さを増すとｎ型ベー
ス層と、ｐ型ベース層と陰極層とから形成されたnpn部
分トランジスタの増幅が減少され、それによってGTOの
点火感度が低下し且つON接続が遅くなり、又、陰極層へ
のpn接合部領域のドーピング密度が増すとこのpn接合部
の降伏電圧が降下してGTOの遮断の際のアバランシュ破
壊の危険が大きくなる。
動電荷担体の数を増すことによってのみ改良可能であ
る。これは層の厚さを増すか、又は陰極層とｐ型ベース
層との間のpn接合部のドーピング密度を増すことによっ
てのみ達成できる。しかしこのような変更はいずれも不
利な結果を伴う。ｐ型ベース層の厚さを増すとｎ型ベー
ス層と、ｐ型ベース層と陰極層とから形成されたnpn部
分トランジスタの増幅が減少され、それによってGTOの
点火感度が低下し且つON接続が遅くなり、又、陰極層へ
のpn接合部領域のドーピング密度が増すとこのpn接合部
の降伏電圧が降下してGTOの遮断の際のアバランシュ破
壊の危険が大きくなる。
1982年ニューヨークのプレナム出版刊の電力調整半導
体デバイス所収のM.クラタ他の論文「ゲート遮断サイリ
スタ」から、遮断可能な陽極電流は陰極層とｐ−ベース
層との間のpn接合部J1の降伏電圧VBJIとｐ型ベース層の
層コンダクタンスδｐとの積に比例して増大することが
公知である。それに従って降伏電圧VBJIが高まると、遮
断可能な陽極電流も大きくなる。
体デバイス所収のM.クラタ他の論文「ゲート遮断サイリ
スタ」から、遮断可能な陽極電流は陰極層とｐ−ベース
層との間のpn接合部J1の降伏電圧VBJIとｐ型ベース層の
層コンダクタンスδｐとの積に比例して増大することが
公知である。それに従って降伏電圧VBJIが高まると、遮
断可能な陽極電流も大きくなる。
公知のように、平坦なpn接合部の降伏電圧はこの部位
のドーピングのグラジエントに大きく左右される。すな
わち、ドーピングのグラジエントが大きくなるほど降伏
電圧は小さくなる。しかし拡散の場合は最大ドーピング
厚さと浸透深さとドーピングのグラジエントは相互に影
響し合う。従ってこのような方法で高いドーピング密度
を備えた、すなわち、良好なエミッタ効果と少ない浸透
深さを備えた陰極層を製造して、ｐ型ベース層の利用可
能部分が大きいことにより良好な横導電性δｐを達成し
且つpn接合部のドーピングのグラジエントを低くするこ
と、すなわち高い降伏電圧を得ることは不可能である。
のドーピングのグラジエントに大きく左右される。すな
わち、ドーピングのグラジエントが大きくなるほど降伏
電圧は小さくなる。しかし拡散の場合は最大ドーピング
厚さと浸透深さとドーピングのグラジエントは相互に影
響し合う。従ってこのような方法で高いドーピング密度
を備えた、すなわち、良好なエミッタ効果と少ない浸透
深さを備えた陰極層を製造して、ｐ型ベース層の利用可
能部分が大きいことにより良好な横導電性δｐを達成し
且つpn接合部のドーピングのグラジエントを低くするこ
と、すなわち高い降伏電圧を得ることは不可能である。
従って本発明の目的は請求項１の導入部に記載のゲー
ト遮断サイリスタ（GTO）を改良して、部品の開閉特性
を良好に保ちつつ、遮断可能な陽極電流を増大させるこ
とである。更に本発明に基づくGTOの製造方法も開示さ
れる。
ト遮断サイリスタ（GTO）を改良して、部品の開閉特性
を良好に保ちつつ、遮断可能な陽極電流を増大させるこ
とである。更に本発明に基づくGTOの製造方法も開示さ
れる。
この目的を解決するための手段は独立請求項の特徴記
載部及び併記された請求項８に開示されている。従属請
求項には好適な実施例が開示されている。
載部及び併記された請求項８に開示されている。従属請
求項には好適な実施例が開示されている。
本発明に基づき陰極層をn+エミッタとして機能する高
ドーピング・ゾーンと低ドーピング・ゾーンに区分する
ことによって、陰極層の浸透の深さが少ないにもかかわ
らず、陰極層とｐ型ベース層とのpn接合部の降伏電圧を
高くすることが可能である。
ドーピング・ゾーンと低ドーピング・ゾーンに区分する
ことによって、陰極層の浸透の深さが少ないにもかかわ
らず、陰極層とｐ型ベース層とのpn接合部の降伏電圧を
高くすることが可能である。
好適な実施例に於いては、GTOの集積された個別サイ
リスタの分離された陰極層は低くドーピングされる。す
なわち、ｐ型ベース層と匹敵する低ドーピングがなさ
れ、縁領域にn+エミッタとして機能する高ドーピング・
ゾーンを備えている。
リスタの分離された陰極層は低くドーピングされる。す
なわち、ｐ型ベース層と匹敵する低ドーピングがなさ
れ、縁領域にn+エミッタとして機能する高ドーピング・
ゾーンを備えている。
次に本発明に基づくメサ構造のG.T.O.の第一実施の機
能と構造を図面を参照しつつ詳細に説明する。
能と構造を図面を参照しつつ詳細に説明する。
第１図はこのような構成素子が示してある。適宜にド
ーピングされた半導体基板１は主表面上の同心円上に設
けられた複数個の線片状陰極フィンガ２を具備してい
る。陰極フィンガ２はみぞ３により相互に分離されてい
る。
ーピングされた半導体基板１は主表面上の同心円上に設
けられた複数個の線片状陰極フィンガ２を具備してい
る。陰極フィンガ２はみぞ３により相互に分離されてい
る。
第２図は第１図の部分断面斜視図である。陰極フィン
ガ２は陰極接点13を備えている。みぞ３はゲート接点12
を形成する連続の金属層に被覆されている。半導体基板
の第２の主表面には陰極接点11としての金属層が設けら
れている。
ガ２は陰極接点13を備えている。みぞ３はゲート接点12
を形成する連続の金属層に被覆されている。半導体基板
の第２の主表面には陰極接点11としての金属層が設けら
れている。
例えば半導体基板１の表面のエッチングにより作製可
能である陰極フィンガ２は数μｍの幅と数mmの長さを有
している。みぞ３の深さは約10乃至40μｍである。
能である陰極フィンガ２は数μｍの幅と数mmの長さを有
している。みぞ３の深さは約10乃至40μｍである。
半導体基板１は内部にpnpn4層構造を有している。ｎ
導通陰極層８は陰極接点13のすぐ下に位置している。ｐ
型ベース層７は陰極層８と接合し且つ該陰極層と第1pn
接合部J1を形成している。ｐ型ベース層７は半導体基板
１の表面にてみぞ３と合体しているので、前述のゲート
接点12を介して制御可能である。ｐ型ベース層７の下に
はｎ型ベース層６が位置する。それによって第２のpn接
合部J2が形成される。ｎ型ベース層６と陽極接点11の間
にはｐ導通陽極層４がある。
導通陰極層８は陰極接点13のすぐ下に位置している。ｐ
型ベース層７は陰極層８と接合し且つ該陰極層と第1pn
接合部J1を形成している。ｐ型ベース層７は半導体基板
１の表面にてみぞ３と合体しているので、前述のゲート
接点12を介して制御可能である。ｐ型ベース層７の下に
はｎ型ベース層６が位置する。それによって第２のpn接
合部J2が形成される。ｎ型ベース層６と陽極接点11の間
にはｐ導通陽極層４がある。
図面を明解にするため、第２図では同一の導通形式の
層には同じ方向の斜線を付してある。密な斜線は高いド
ーピング密度を示し、粗い斜線は低いドーピング密度を
示す。
層には同じ方向の斜線を付してある。密な斜線は高いド
ーピング密度を示し、粗い斜線は低いドーピング密度を
示す。
陰極層８は本発明に基づき、高ドーピング・ゾーン10
と、これと比較して低密度のゾーン９に区分されてい
る。高ドーピング・ゾーン10は半導体基板１の陰極側表
面と境界を接しており、pn接合部J1の直前まで達してい
る。低ドーピング・ゾーン９はpn接合部J1から高ドーピ
ング・ゾーン10に至るまで延びている。
と、これと比較して低密度のゾーン９に区分されてい
る。高ドーピング・ゾーン10は半導体基板１の陰極側表
面と境界を接しており、pn接合部J1の直前まで達してい
る。低ドーピング・ゾーン９はpn接合部J1から高ドーピ
ング・ゾーン10に至るまで延びている。
第３図には第３図のBB線に沿ったドーピング層の概略
図を示す。図では低ドーピング・ゾーン９と高ドーピン
グ・ゾーン10とを有する陰極層８と、ｐ型ベース層７
と、ｎ型ベース層６と、陽極層４とが示されている。
図を示す。図では低ドーピング・ゾーン９と高ドーピン
グ・ゾーン10とを有する陰極層８と、ｐ型ベース層７
と、ｎ型ベース層６と、陽極層４とが示されている。
ｎ型ベース層６のドーピング密度は、好適に1013乃至
1014cm-3である半導体基板の基本ドーピング密度と対応
している。ｐ導通陽極層４は高密度にドーピングされ、
p+エミッタの機能を果たす。陽極接点11に対して最適の
抵抗接点を得るため、半導体基板の表面と接するこの層
のドーピング密度は1015乃至1020cm-3である。所望に応
じて陽極層４はn+短絡を備えることができる。ｐベース
層７はpn接合部J1と接する部位で好適には約1018cm13の
ドーピング密度を有している。
1014cm-3である半導体基板の基本ドーピング密度と対応
している。ｐ導通陽極層４は高密度にドーピングされ、
p+エミッタの機能を果たす。陽極接点11に対して最適の
抵抗接点を得るため、半導体基板の表面と接するこの層
のドーピング密度は1015乃至1020cm-3である。所望に応
じて陽極層４はn+短絡を備えることができる。ｐベース
層７はpn接合部J1と接する部位で好適には約1018cm13の
ドーピング密度を有している。
陰極層８は前述したように２つのゾーンに区分されて
いる。高ドーピング・ゾーン10の目的はn+エミッタとし
て機能することである。従ってそのドーピング密度はｐ
型ベース層７のドーピング密度よりも少なくとも１桁は
高くなければならない。本発明に基づき、pn接合部J1の
降伏電圧VBJIを高めるため、そのドーピング密度がＰベ
ース層７のドーピング密度と対応するようにされた、例
えば約1018cm-3の第２の低ドーピング・ゾーンを設けて
いる。この低ドーピング・ゾーン９の目的はpn接合部J1
により小さなドーピング・グラジエントを作成し且つ陰
極層８に浸透する空間電荷ゾーンを収容することであ
る。前述のpn接合部の場合は、μｍあたり約20Vの電圧
だけ低下されるので、低ドーピング・ゾーン９の厚さは
好適には２乃至４μｍである。これより薄いとその機能
を失い、より厚いとn+エミッタとして動作する高ドーピ
ング・ゾーン10の効率に悪影響を及ぼす。
いる。高ドーピング・ゾーン10の目的はn+エミッタとし
て機能することである。従ってそのドーピング密度はｐ
型ベース層７のドーピング密度よりも少なくとも１桁は
高くなければならない。本発明に基づき、pn接合部J1の
降伏電圧VBJIを高めるため、そのドーピング密度がＰベ
ース層７のドーピング密度と対応するようにされた、例
えば約1018cm-3の第２の低ドーピング・ゾーンを設けて
いる。この低ドーピング・ゾーン９の目的はpn接合部J1
により小さなドーピング・グラジエントを作成し且つ陰
極層８に浸透する空間電荷ゾーンを収容することであ
る。前述のpn接合部の場合は、μｍあたり約20Vの電圧
だけ低下されるので、低ドーピング・ゾーン９の厚さは
好適には２乃至４μｍである。これより薄いとその機能
を失い、より厚いとn+エミッタとして動作する高ドーピ
ング・ゾーン10の効率に悪影響を及ぼす。
高ドーピング・ゾーン10のドーピング密度は好適に10
19cm-3である。このようにして同時に陰極接点13への良
好な抵抗接触が保証される。
19cm-3である。このようにして同時に陰極接点13への良
好な抵抗接触が保証される。
高ドーピング・ゾーン10は厚さ及びドーピング密度に
関して、抵抗及びエミッタの効率などの陰極層８の特性
がそれにより規定されるように構成されている。低ドー
ピング・ゾーン９は、pn接合部J1の降伏電圧にだけ影響
を及ぼすべき陰極層８への属性を備えている。
関して、抵抗及びエミッタの効率などの陰極層８の特性
がそれにより規定されるように構成されている。低ドー
ピング・ゾーン９は、pn接合部J1の降伏電圧にだけ影響
を及ぼすべき陰極層８への属性を備えている。
このような本発明に基づくGTOは良好な開閉特性を保
持しつつ、より大きな陽極電流を開閉可能であるという
利点を備えている。
持しつつ、より大きな陽極電流を開閉可能であるという
利点を備えている。
次に第２の実施例に基づき本発明の好適な構成を説明
する。
する。
この場合もメサ構造のGTOから発している。
外見上は第２の実施例は第１の実施例と異なるもので
はない。従って第１図の外部素子の説明で代用できよ
う。
はない。従って第１図の外部素子の説明で代用できよ
う。
第５図は第２の実施例の部分断面斜視図である。陽極
層４とｎ型ベース層６とｐ型ベース層はこれまで説明し
た実施例と同じ厚さ及びドーピング密度を備えている。
層４とｎ型ベース層６とｐ型ベース層はこれまで説明し
た実施例と同じ厚さ及びドーピング密度を備えている。
異なっているのは陰極層８の構造である。低ドーピン
グ・ゾーン９はこの例では数μｍの一定の厚さではな
く、所望の領域、とくに中央帯５で陰極接点13に至るま
で拡大されている。このようにしてn+エミッタとして機
能する高ドーピング・ゾーン10の側面が限定されてい
る。
グ・ゾーン９はこの例では数μｍの一定の厚さではな
く、所望の領域、とくに中央帯５で陰極接点13に至るま
で拡大されている。このようにしてn+エミッタとして機
能する高ドーピング・ゾーン10の側面が限定されてい
る。
第６図には２つの陰極フィンガ２の平面図を示す。斜
線は半導体基板の表面の下に位置するドーピング層を示
し、同じ方向の斜線は同一の導通形式を示し、斜線の濃
密度でドーピング密度を示している。
線は半導体基板の表面の下に位置するドーピング層を示
し、同じ方向の斜線は同一の導通形式を示し、斜線の濃
密度でドーピング密度を示している。
陰極フィンガ２は縁部だけにエミッタとして機能する
高ドーピング・ゾーン10を有していることがわかる。中
央帯５では低ドーピング・ゾーン９がpn接合部J1から表
面まで達している。
高ドーピング・ゾーン10を有していることがわかる。中
央帯５では低ドーピング・ゾーン９がpn接合部J1から表
面まで達している。
このような構造によりGTOの遮断時に有利な機能が生
じる。
じる。
すなわち高ドーピング・ゾーン10は陰極フィンガ２全
体に延在しているので、遮断時はpn接合部J1の導通部が
狭まっていることにより陰極フィンガ２の中心帯５で電
流集束が生じる。それにより生じる高い電流密度が素子
を局部的に熱破損する危険がある。
体に延在しているので、遮断時はpn接合部J1の導通部が
狭まっていることにより陰極フィンガ２の中心帯５で電
流集束が生じる。それにより生じる高い電流密度が素子
を局部的に熱破損する危険がある。
本発明の好適な実施例に基づくGTOの場合はこの電流
集束は緩和される。何故ならば陰極フィンガ２の縁領域
へと陽極電流の主要部分は流れるので、遮断の最終段
階、すなわち遮断の直前に相当な電流を阻止する必要が
ないからである。
集束は緩和される。何故ならば陰極フィンガ２の縁領域
へと陽極電流の主要部分は流れるので、遮断の最終段
階、すなわち遮断の直前に相当な電流を阻止する必要が
ないからである。
本発明には発明に基づく素子の製造方法も含まれる。
この方法の特徴は陰極層８を２つの拡散段階によって
生成することである。このようにして陰極層８のドーピ
ング・プロフィル生成の際に、半導体基板の表面のドー
ピング密度と層の浸透深さ及びpn接合部J1でのドーピン
グ・グラジエントを相互に独立して選択するという自由
が得られる。
生成することである。このようにして陰極層８のドーピ
ング・プロフィル生成の際に、半導体基板の表面のドー
ピング密度と層の浸透深さ及びpn接合部J1でのドーピン
グ・グラジエントを相互に独立して選択するという自由
が得られる。
製造工程の出発点は半導体基板に所望の基本ドーピン
グをほどこすことである。陰極接点用に備えられた半導
体の主要面上に、ｐベース層を生成するためのドーピン
グ剤の予備溶着が行なわれる。次の拡散段階ではｐドー
ピングが行なわれるが、これは勿論、ｐ型ベース層の最
終的な浸透深さまでは未だ行なわれない。
グをほどこすことである。陰極接点用に備えられた半導
体の主要面上に、ｐベース層を生成するためのドーピン
グ剤の予備溶着が行なわれる。次の拡散段階ではｐドー
ピングが行なわれるが、これは勿論、ｐ型ベース層の最
終的な浸透深さまでは未だ行なわれない。
ｎ導通陰極層を生成するには２度の予備溶着と２度の
拡散が行なわれる。
拡散が行なわれる。
陰極層８の低ドーピング・ゾーンを生成するには、ｐ
型ベース層の場合と同類の表面被覆が選択される。次の
拡散段階では陰極層８とｐ型ベース層７との間のpn接合
部が所定の深さに形成される。陰極層８の高ドーピング
・ゾーン10は、既に生成されたpn接合部が変化すること
のないように拡散される。高い表面密度は、比較的短時
間で先行の拡散段階よりも低温度にて形成される。
型ベース層の場合と同類の表面被覆が選択される。次の
拡散段階では陰極層８とｐ型ベース層７との間のpn接合
部が所定の深さに形成される。陰極層８の高ドーピング
・ゾーン10は、既に生成されたpn接合部が変化すること
のないように拡散される。高い表面密度は、比較的短時
間で先行の拡散段階よりも低温度にて形成される。
次に本発明に基づくメタ構造の製造方法の実施例を説
明する。
明する。
この実施例の出発点は半導体基板を約８×1013cm-3で
基本ドーピングすることである。陰極接点用に備えられ
た半導体基板の主要面には5.0×1015cm-2のほう素被覆
がなされる。その後、ほう素は1250℃にて42時間にわた
って拡散され、暫定的なｐ型ベース層が形成される。本
発明に従った陰極層は、２段階で拡散される。第１段階
では、1250℃で14時間にわたり約5.0×1015cm-2のりん
被覆材が拡散される。この拡散と同時に暫定的なｐ型ベ
ース層を所望の最終的な浸透深さにまで拡散させる。第
２段階では、1200℃で４時間にわたり約4.0×1016cm-2
のりん被覆材が拡散される。その際に第１の拡散では陰
極層の低ドーピング・ゾーンが、又、第２の拡散では高
ドーピング・ゾーンが形成される。第２の拡散時は低温
度であるので、この段階でｐ型ベース層が変化すること
はない。
基本ドーピングすることである。陰極接点用に備えられ
た半導体基板の主要面には5.0×1015cm-2のほう素被覆
がなされる。その後、ほう素は1250℃にて42時間にわた
って拡散され、暫定的なｐ型ベース層が形成される。本
発明に従った陰極層は、２段階で拡散される。第１段階
では、1250℃で14時間にわたり約5.0×1015cm-2のりん
被覆材が拡散される。この拡散と同時に暫定的なｐ型ベ
ース層を所望の最終的な浸透深さにまで拡散させる。第
２段階では、1200℃で４時間にわたり約4.0×1016cm-2
のりん被覆材が拡散される。その際に第１の拡散では陰
極層の低ドーピング・ゾーンが、又、第２の拡散では高
ドーピング・ゾーンが形成される。第２の拡散時は低温
度であるので、この段階でｐ型ベース層が変化すること
はない。
第４図には本発明に基づき算出されたドーピング密度
の曲線を示す。実線で示した曲線Ｄは最終的なドーピン
グ密度に対応し、点線Dp及びDnはそれぞれ、ｐないしｎ
不純物のドーピング密度を示す。
の曲線を示す。実線で示した曲線Ｄは最終的なドーピン
グ密度に対応し、点線Dp及びDnはそれぞれ、ｐないしｎ
不純物のドーピング密度を示す。
この実施例では素子の陰極層とｐ型ベース層の間に深
さ約10μｍのpn接合部J1及びｐ型ベース層とｎ型ベース
層の間に深さ約56μｍのpn転移部を設ける。第４図には
点線で示した曲線Dnで本発明に基づくpn接合部J1の約２
〜３μｍ前の平坦部分が示されており、これはpn接合部
の降伏電圧VBJIに好影響を及ぼす。計算によれば、ｐ型
ベース層の層抵抗が59,58オーム／平方の場合、31,38V
の降伏電圧VBJIとなる。現在の技術水準で計算した比較
可能な素子の場合、pn接合部の深さがほぼ同じで、半導
体基板の表面のドーピング密度及びｐ型ベース層の層コ
ンダクタンスがほぼ同じ場合、降伏電圧VBJIは上記のほ
ぼ半分の値である。
さ約10μｍのpn接合部J1及びｐ型ベース層とｎ型ベース
層の間に深さ約56μｍのpn転移部を設ける。第４図には
点線で示した曲線Dnで本発明に基づくpn接合部J1の約２
〜３μｍ前の平坦部分が示されており、これはpn接合部
の降伏電圧VBJIに好影響を及ぼす。計算によれば、ｐ型
ベース層の層抵抗が59,58オーム／平方の場合、31,38V
の降伏電圧VBJIとなる。現在の技術水準で計算した比較
可能な素子の場合、pn接合部の深さがほぼ同じで、半導
体基板の表面のドーピング密度及びｐ型ベース層の層コ
ンダクタンスがほぼ同じ場合、降伏電圧VBJIは上記のほ
ぼ半分の値である。
詳細はしない公知の方法で陽極層が設けられる上記の
ようにドーピングされた半導体基板は、これも公知の方
法でメサ構造のGTOへと加工される。
ようにドーピングされた半導体基板は、これも公知の方
法でメサ構造のGTOへと加工される。
本発明の好適な実施例に基づき、エミッタとして機能
する陰極層の高ドーピング・ゾーンを生成する表面被覆
は次のように構成される。すなわち、この表面被覆の拡
散の後に、陰極層の低ドーピング・ゾーンは特定領域、
とくにメサ構造のGTOの陰極フィンガ２の中心帯にてpn
転移部J1からの半導体基板の表面まで延在せしめられ
る。
する陰極層の高ドーピング・ゾーンを生成する表面被覆
は次のように構成される。すなわち、この表面被覆の拡
散の後に、陰極層の低ドーピング・ゾーンは特定領域、
とくにメサ構造のGTOの陰極フィンガ２の中心帯にてpn
転移部J1からの半導体基板の表面まで延在せしめられ
る。
最後に、本発明によって、良好な特性を保ちつつより
大きな陽極電流を開閉可能であり、簡単に製造可能であ
るゲート遮断サイリスタを利用可能となることを銘記し
ておく。
大きな陽極電流を開閉可能であり、簡単に製造可能であ
るゲート遮断サイリスタを利用可能となることを銘記し
ておく。
第１図は本発明に基づくGTOの平面図、 第２図は本発明に基づくGTOの部分Ａの見取図、 第３図は第２図のＢ−Ｂ線に沿った本発明に基づくドー
ピング密度の概略図、 第４図は本発明に基づき製造されたGTOの算出されたド
ーピング密度の曲線図、 第５図は本発明に基づくGTOの好適な実施例に基づく断
面図、 第６図は本発明に基づくメサ構造のGTOの好適な実施例
の平面図である。 図中符号 １……半導体基板、２……陰極フィンガ ３……みぞ、４……陽極層 ５……中心帯、６……ｎ型ベース層 ７……ｐ型ベース層、８……陰極層 ９……低ドーピング・ゾーン 10……高ドーピング・ゾーン 11……陽極接点、12……ゲート接点 13……陰極接点
ピング密度の概略図、 第４図は本発明に基づき製造されたGTOの算出されたド
ーピング密度の曲線図、 第５図は本発明に基づくGTOの好適な実施例に基づく断
面図、 第６図は本発明に基づくメサ構造のGTOの好適な実施例
の平面図である。 図中符号 １……半導体基板、２……陰極フィンガ ３……みぞ、４……陽極層 ５……中心帯、６……ｎ型ベース層 ７……ｐ型ベース層、８……陰極層 ９……低ドーピング・ゾーン 10……高ドーピング・ゾーン 11……陽極接点、12……ゲート接点 13……陰極接点
Claims (5)
- 【請求項１】半導体基板（１）から成るメサ構造を有す
るゲート遮断（GTO）サイリスタであって、少なくと
も、 （ａ） ｐ型導体陽極層（４）と、 （ｂ） ｎ型ベース層（６）と、 （ｃ） ゲートと電気的に接触するｐ型ベース層（７）
と、 （ｄ） みぞ（３）によって複数個の個別フィンガ
（２）に区分されているｎ型導体陰極層（８）とを備
え、 （ｅ） 前記陰極層（８）は半導体基板（１）の表面と
隣接し且つｐ型ベース層（７）よりも少なくとも１桁高
いドーピング密度を有するn+エミッタとして作用する高
いドーピング・ゾーン（10）を備えており且つ、 （ｆ）前記陰極層（８）とｐ型ベース層（７）とから形
成されるpn接合部（J1）と前記高ドーピング・ゾーン
（10）との間の前記陰極層（８）には、陰極層（８）へ
のpn接合部でのｐ型ベース層（７）のドーピング密度と
匹敵するドーピング密度を有する低ドーピング・ゾーン
（９）を備えたゲート遮断サイリスタにおいて、 （ｇ） 前記陰極層（８）の低ドーピング・ゾーン
（９）が、pn接合部から半導体基板（１）の表面へ陰極
フィンガ（２）の中央ストリップ（５）内に延びてお
り、 （ｈ） n+エミッタとして作動する前記高ドーピング・
ゾーン（10）が、陰極フィンガ（２）の周辺のみに設け
られており、 （ｉ） 前記高ドーピング・ゾーン（10）が、中央スト
リップ内の低ドーンピング・ゾーンを完全に囲んでお
り、 （ｊ） 前記高ドーピング・ゾーン（10）が、前記pn接
合部（J1）の直前迄延びており、 （ｋ） 前記低ドーピング・ゾーン（９）が、前記ｐ型
ベース層（７）を高ドーピング・ゾーン（10）から分離
する領域において数μｍの厚さを有するゲート遮断サイ
リスタ。 - 【請求項２】前記ｐ型ベース層（７）を高ドーピング・
ゾーン（10）から分離する領域における前記低ドーピン
グ・ゾーン（９）の厚さが２乃至４μｍであることを特
徴とする請求項（１）記載のゲート遮断サイリスタ。 - 【請求項３】前記ｐ型ベース層（７）の厚さは約45μｍ
であり、陰極層８の厚さは約10μｍであることを特徴と
する請求項（２）記載のゲート遮断サイリスタ。 - 【請求項４】（ａ） 陰極層（８）の高ドーピング・ゾ
ーン（10）の最大ドーピング密度は1019cm-3であり、 （ｂ） 陰極層（８）の低ドーピング・ゾーン（９）の
ドーピング密度は約1018cm-3であり、 （ｃ） 陰極層（８）へのpn接合部でのｐ型ベース層
（７）のドーピング密度は約1018cm-3であり且つ、 （ｄ） ｎ型ベース層のドーピング密度は1013cm-3であ
ることを特徴とする請求項（３）記載のゲート遮断サイ
リスタ。 - 【請求項５】陰極層（８）のドーピング・プロファイル
は２つの拡散段階よって作成され、第１の拡散段階では
陰極層（８）とｐ型ベース層（７）との間のpn接合部
（J1）の深さと遮断特性とが定められ、第２の拡散段階
では陰極層（８）の層特性が定められ、陰極層（８）の
高ドーピング・ゾーン（10）の拡散が半導体基板（１）
の既に作成されたpn接合部の形状と特性を変えない請求
項（１）に記載のゲート遮断サイリスタの製造法に於い
て、 （ａ） ｎ型ベース層（６）を生成するため1250℃で約
42時間にわたり約５×1015cm-2のほう素被覆材が拡散さ
れ、 （ｂ） 陰極層（８）の低ドーピング・ゾーン（９）を
生成するため1250℃にて14時間にわたり約５×1015cm-2
のりん被覆材が拡散され、且つ （ｃ） 引続き陰極層（８）の高ドーピング・ゾーン
（10）を生成するため1200℃にて４時間にわたって、４
×1016cm-2のりん被覆材が拡散され、この際、個別陰極
フィンガ（２）の周囲が選択的に被覆されることを特徴
とする製造法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CH01327/87-3 | 1987-04-07 | ||
| CH132787 | 1987-04-07 | ||
| CH1327/87-3 | 1987-04-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63262870A JPS63262870A (ja) | 1988-10-31 |
| JP2622521B2 true JP2622521B2 (ja) | 1997-06-18 |
Family
ID=4207867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63084986A Expired - Lifetime JP2622521B2 (ja) | 1987-04-07 | 1988-04-06 | ゲート遮断サイリスタ及びその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US4910573A (ja) |
| EP (1) | EP0285923B1 (ja) |
| JP (1) | JP2622521B2 (ja) |
| CN (1) | CN1008782B (ja) |
| DE (1) | DE3884652D1 (ja) |
| ZA (1) | ZA882324B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0380799B1 (de) * | 1989-02-02 | 1993-10-06 | Asea Brown Boveri Ag | Druckkontaktiertes Halbleiterbauelement |
| US5204273A (en) * | 1990-08-20 | 1993-04-20 | Siemens Aktiengesellschaft | Method for the manufacturing of a thyristor with defined lateral resistor |
| DE4313170A1 (de) * | 1993-04-22 | 1994-10-27 | Abb Management Ag | Leistungshalbleiterbauelement |
| DE19829614B4 (de) * | 1998-07-02 | 2004-09-23 | Semikron Elektronik Gmbh | Verfahren zur Herstellung eines Leistungshalbleiterbauelementes |
| US6657239B1 (en) * | 1999-06-29 | 2003-12-02 | Mitsubishi Denki Kabushiki Kaisha | Power-switching semiconductor device |
| CN109686786A (zh) * | 2018-12-27 | 2019-04-26 | 清华大学 | 具有隔离阴极结构的集成门极换流晶闸管及其制造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6046551B2 (ja) * | 1978-08-07 | 1985-10-16 | 株式会社日立製作所 | 半導体スイツチング素子およびその製法 |
| US4514747A (en) * | 1978-08-07 | 1985-04-30 | Hitachi, Ltd. | Field controlled thyristor with double-diffused source region |
| DE2941021C2 (de) * | 1979-10-10 | 1985-07-04 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Halbleiterbauelement mit mindestens einer Emitter-Basis-Struktur |
| DE3277352D1 (en) * | 1981-04-30 | 1987-10-22 | Toshiba Kk | Improved emitter structure for semiconductor devices |
| JPS6115366A (ja) * | 1984-06-30 | 1986-01-23 | Mitsuo Kusano | ゲ−トタ−ンオフサイリスタ及びその製造方法 |
| CH668505A5 (de) * | 1985-03-20 | 1988-12-30 | Bbc Brown Boveri & Cie | Halbleiterbauelement. |
| US4757025A (en) * | 1985-03-25 | 1988-07-12 | Motorola Inc. | Method of making gate turn off switch with anode short and buried base |
-
1988
- 1988-03-25 EP EP88104786A patent/EP0285923B1/de not_active Expired - Lifetime
- 1988-03-25 DE DE88104786T patent/DE3884652D1/de not_active Expired - Fee Related
- 1988-03-31 ZA ZA882324A patent/ZA882324B/xx unknown
- 1988-04-04 US US07/177,489 patent/US4910573A/en not_active Expired - Fee Related
- 1988-04-06 JP JP63084986A patent/JP2622521B2/ja not_active Expired - Lifetime
- 1988-04-07 CN CN88102261A patent/CN1008782B/zh not_active Expired
-
1989
- 1989-08-16 US US07/394,555 patent/US5057440A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0285923A1 (de) | 1988-10-12 |
| JPS63262870A (ja) | 1988-10-31 |
| EP0285923B1 (de) | 1993-10-06 |
| US5057440A (en) | 1991-10-15 |
| CN1008782B (zh) | 1990-07-11 |
| CN88102261A (zh) | 1988-11-23 |
| DE3884652D1 (de) | 1993-11-11 |
| ZA882324B (en) | 1989-03-29 |
| US4910573A (en) | 1990-03-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4412242A (en) | Planar structure for high voltage semiconductor devices with gaps in glassy layer over high field regions | |
| US6531721B1 (en) | Structure for a heterojunction bipolar transistor | |
| JPH0455347B2 (ja) | ||
| JPS589366A (ja) | トランジスタ | |
| JPH0758784B2 (ja) | ラッチ・アップ防止性能を改良したラテラル形絶縁ゲート・バイポーラ・トランジスタ | |
| JPS59141267A (ja) | 半導体装置 | |
| JPH0347593B2 (ja) | ||
| US4782379A (en) | Semiconductor device having rapid removal of majority carriers from an active base region thereof at device turn-off and method of fabricating this device | |
| US3210620A (en) | Semiconductor device providing diode functions | |
| US4901120A (en) | Structure for fast-recovery bipolar devices | |
| US5432360A (en) | Semiconductor device including an anode layer having low density regions by selective diffusion | |
| US5936267A (en) | Insulated gate thyristor | |
| JP2622521B2 (ja) | ゲート遮断サイリスタ及びその製造方法 | |
| US5624855A (en) | Process of producing insulated-gate bipolar transistor | |
| US3906545A (en) | Thyristor structure | |
| US4165516A (en) | Semiconductor device and method of manufacturing same | |
| JP3657938B2 (ja) | 半導体装置 | |
| US4500901A (en) | Thyristor having n+ - main and auxiliary emitters and a p+ ring forming a p+ n+ junction with the main emitter | |
| JPS62177968A (ja) | ゲ−トタ−ンオフサイリスタ | |
| US4047218A (en) | Semiconductor devices with improved turn-off characteristics | |
| JPS6241427B2 (ja) | ||
| JPS6145395B2 (ja) | ||
| JPH0136711B2 (ja) | ||
| JPS621262B2 (ja) | ||
| JP2023026911A (ja) | 半導体装置 |