JPS6115366A - ゲ−トタ−ンオフサイリスタ及びその製造方法 - Google Patents
ゲ−トタ−ンオフサイリスタ及びその製造方法Info
- Publication number
- JPS6115366A JPS6115366A JP13608684A JP13608684A JPS6115366A JP S6115366 A JPS6115366 A JP S6115366A JP 13608684 A JP13608684 A JP 13608684A JP 13608684 A JP13608684 A JP 13608684A JP S6115366 A JPS6115366 A JP S6115366A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- layer
- type
- concentration
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000004065 semiconductor Substances 0.000 claims abstract description 106
- 239000012535 impurity Substances 0.000 claims abstract description 61
- 238000000034 method Methods 0.000 claims abstract description 22
- 238000009826 distribution Methods 0.000 claims description 10
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000008021 deposition Effects 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007373 indentation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 235000014347 soups Nutrition 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はゲートターンオフ（ＧＴＯ）サイリスク及びそ
の製造方法に関するものである。
の製造方法に関するものである。
従来の技術
ＧＴＯサイリスクは、第４図に示すようにアノード層で
あるＰ型の半導体層ｐｌ、Ｎ型の半導体層Ｎｌ、ゲート
層であるＰ型の半導体層ｐＨ，カソード層であるＮ型の
半導体層Ｎ３をこの順に設けて構成され、アノード層ｐ
ｉ表面にアノード電極Ａ、カンード層Ｎ、表面にカンー
ド電極に、ゲート層２２表面にゲート電極Ｇが設けられ
ている。
あるＰ型の半導体層ｐｌ、Ｎ型の半導体層Ｎｌ、ゲート
層であるＰ型の半導体層ｐＨ，カソード層であるＮ型の
半導体層Ｎ３をこの順に設けて構成され、アノード層ｐ
ｉ表面にアノード電極Ａ、カンード層Ｎ、表面にカンー
ド電極に、ゲート層２２表面にゲート電極Ｇが設けられ
ている。
ＧＴＯサイリスタにおいては、アノード層Ｐ１からカソ
ード層Ｎ２に向かって負荷電流が流れ、カソード層Ｎ雪
、ゲート層Ｐ、の接合を逆バイアスする方向に電極に、
０間にゲート電流を流すことによって負荷電流が遮断さ
れる。
ード層Ｎ２に向かって負荷電流が流れ、カソード層Ｎ雪
、ゲート層Ｐ、の接合を逆バイアスする方向に電極に、
０間にゲート電流を流すことによって負荷電流が遮断さ
れる。
ここにＧＴＯサイリスタの最大遮断電流を工Ａｍａｘと
すると、■Ａ□工は次式で表わされる。
すると、■Ａ□工は次式で表わされる。
工Ａｍ ａ ｘ−工ｇｒｍ、ＸＧ
−ＶＱＫＡｔ ｘ”ｙｌｐｎ ／ （α。ｐｎ ＋ ａ
、、、 −１） −（１）但しＧはターンオフゲイン、
ｖＧＫはゲートカンード間の降伏電圧（逆耐圧）％ＲＧ
はゲート層の内部インピーダンス、工ｇｒｍ＊ｘは最大
ターンオフゲート電流、αｎｐｎ ｌαｐｉｐ は夫
々ＧＴＯサイリスタを２つのトランジスタモデルで近似
したときのＮＰＮトランジスタ及びＰＮＰ トランジス
タの直流電流増幅率である。（１）式かられかるように
、最大遮断電流を大きくするためには、ｖＧＫを大きく
するか、或いはＲ１を小さくすればよい。Ｒ２を小さく
するためにはゲート層Ｐ３の抵抗率を小さくすること、
即ちゲート層Ｐ２におけるＰ型の不純物濃度を高めるよ
うにすればよい。ところでゲート層Ｐ２は通常所要の比
抵抗のＮ型の半導体であるシリコン基板にガリウム、ボ
ロン、或いはアルミニウム等のＰ型の不純物を熱拡散す
ることによって形成されるため、その濃度プロファイル
は第５図に示すように表面から深さ方向に対して濃度が
低下するような（通常は補誤差関数）分布となる。そし
てカソード層Ｎ！は、ゲート層Ｐ２が形成されてからそ
の表面よシ高濃度のリン等のＮ型不純物を拡散すること
によって形成される。一方ｖＧＫはゲート層Ｐ２とカソ
ード層Ｎ、との接合部におけるゲート層Ｐ２の不純物濃
度ａｊ（第５図参照）で決定され、ｖＧＫを高くするに
はその不純物濃度を低くすることが必要である。しかし
ながら第５図に示す濃度プロファイルでは、ｖＧＫを高
くするためにＣｊを低くすると上述のようにＲ１が大き
くなってしまう。
、、、 −１） −（１）但しＧはターンオフゲイン、
ｖＧＫはゲートカンード間の降伏電圧（逆耐圧）％ＲＧ
はゲート層の内部インピーダンス、工ｇｒｍ＊ｘは最大
ターンオフゲート電流、αｎｐｎ ｌαｐｉｐ は夫
々ＧＴＯサイリスタを２つのトランジスタモデルで近似
したときのＮＰＮトランジスタ及びＰＮＰ トランジス
タの直流電流増幅率である。（１）式かられかるように
、最大遮断電流を大きくするためには、ｖＧＫを大きく
するか、或いはＲ１を小さくすればよい。Ｒ２を小さく
するためにはゲート層Ｐ３の抵抗率を小さくすること、
即ちゲート層Ｐ２におけるＰ型の不純物濃度を高めるよ
うにすればよい。ところでゲート層Ｐ２は通常所要の比
抵抗のＮ型の半導体であるシリコン基板にガリウム、ボ
ロン、或いはアルミニウム等のＰ型の不純物を熱拡散す
ることによって形成されるため、その濃度プロファイル
は第５図に示すように表面から深さ方向に対して濃度が
低下するような（通常は補誤差関数）分布となる。そし
てカソード層Ｎ！は、ゲート層Ｐ２が形成されてからそ
の表面よシ高濃度のリン等のＮ型不純物を拡散すること
によって形成される。一方ｖＧＫはゲート層Ｐ２とカソ
ード層Ｎ、との接合部におけるゲート層Ｐ２の不純物濃
度ａｊ（第５図参照）で決定され、ｖＧＫを高くするに
はその不純物濃度を低くすることが必要である。しかし
ながら第５図に示す濃度プロファイルでは、ｖＧＫを高
くするためにＣｊを低くすると上述のようにＲ１が大き
くなってしまう。
このようなことがら工Ａｍａｘを大きくするには、ゲー
ト層Ｐ、の濃度プロファイルは第６図に示すように厚さ
方向における両端部を除いたとどろに濃度ピークがある
ようなものが望ましいとされている。そ・の理由は、ｖ
ＧＫを大きくとシながらＲ１を小さくできるからである
。第６図に示すような濃度プロファイルを得るだめには
従来アウトディフユーズ法と呼ばれる製造方法がある。
ト層Ｐ、の濃度プロファイルは第６図に示すように厚さ
方向における両端部を除いたとどろに濃度ピークがある
ようなものが望ましいとされている。そ・の理由は、ｖ
ＧＫを大きくとシながらＲ１を小さくできるからである
。第６図に示すような濃度プロファイルを得るだめには
従来アウトディフユーズ法と呼ばれる製造方法がある。
この製造方法は、第７図に示すようにＮ型の半導体層Ｎ
１の一面側にア型不純物を拡散しく第７図一点鎖線部）
、更に長時間押込み拡散をしく第７図点線部）、その後
表面側からＮ型不純物を、カソード層Ｎ３の不純物の表
面濃度が所要の大きさとなるように拡散してゲート層Ｐ
３、カソード層Ｎ、を形成する方法である。この方法は
、押込み拡散工程においてＰ型不純物をアウトディフユ
ーズしその表面濃度を低下させることはできるが、次の
工程にてカソード層Ｎ２の表面濃度が高濃度となるよう
にＮ型不純物の拡散を行うため、カソード層Ｎ８、ゲー
ト層Ｐ、の接合部におけるＰ型不純物濃度Ｃ。
１の一面側にア型不純物を拡散しく第７図一点鎖線部）
、更に長時間押込み拡散をしく第７図点線部）、その後
表面側からＮ型不純物を、カソード層Ｎ３の不純物の表
面濃度が所要の大きさとなるように拡散してゲート層Ｐ
３、カソード層Ｎ、を形成する方法である。この方法は
、押込み拡散工程においてＰ型不純物をアウトディフユ
ーズしその表面濃度を低下させることはできるが、次の
工程にてカソード層Ｎ２の表面濃度が高濃度となるよう
にＮ型不純物の拡散を行うため、カソード層Ｎ８、ゲー
ト層Ｐ、の接合部におけるＰ型不純物濃度Ｃ。
をそれ程低くすることはできず、実用レベルではＶＧＫ
の大きさは２０〜２５Ｖ程度である。
の大きさは２０〜２５Ｖ程度である。
また第６”図に示す濃度プロファイルを得るためには、
従来アウトディフユーズ法の他に、第８図に示すように
Ｎ型の半導体層Ｎ！の両面からＰ型不純物を拡散した後
その一方側の表面にエピタキシャル法によってＰ型半導
体層を、その厚さがカソード層Ｎ２も含めた最終寸法に
なる大きさとなるように成長させ、次いでこの成長した
層Ｐ−の表面からＮ型不純物を拡散してカソード層Ｎ２
を形成する方法がある。このようなエピタキシャルによ
る方法は、ゲート層ｐ、の不純物の濃度制御を大きな自
由度をもって行うことができるという利点はあるが、生
産性が悪く、コストが高いという欠点がある。そしてエ
ピタキシャル層にアノード層、カソード層の接合部があ
るので無欠陥のエピタキシャル層を形成することが必要
になるが、大容量のＧＴＯサイリスタについては通常５
０〜７５１８φめ径が要求されこのような面全体に無欠
陥のエピタキシャル層を形成することは技術的に非常に
困難であシ、特に生産性が悪くなってしまう。更にこの
方法は前記接合部部ち空乏層をゲート層の高濃度部分か
ら離すためにエピタキシャル層を可成シ厚くしなければ
ならず、このためゲート層Ｐ２の全体の厚さが大きくな
ってしまう。
従来アウトディフユーズ法の他に、第８図に示すように
Ｎ型の半導体層Ｎ！の両面からＰ型不純物を拡散した後
その一方側の表面にエピタキシャル法によってＰ型半導
体層を、その厚さがカソード層Ｎ２も含めた最終寸法に
なる大きさとなるように成長させ、次いでこの成長した
層Ｐ−の表面からＮ型不純物を拡散してカソード層Ｎ２
を形成する方法がある。このようなエピタキシャルによ
る方法は、ゲート層ｐ、の不純物の濃度制御を大きな自
由度をもって行うことができるという利点はあるが、生
産性が悪く、コストが高いという欠点がある。そしてエ
ピタキシャル層にアノード層、カソード層の接合部があ
るので無欠陥のエピタキシャル層を形成することが必要
になるが、大容量のＧＴＯサイリスタについては通常５
０〜７５１８φめ径が要求されこのような面全体に無欠
陥のエピタキシャル層を形成することは技術的に非常に
困難であシ、特に生産性が悪くなってしまう。更にこの
方法は前記接合部部ち空乏層をゲート層の高濃度部分か
ら離すためにエピタキシャル層を可成シ厚くしなければ
ならず、このためゲート層Ｐ２の全体の厚さが大きくな
ってしまう。
発明が解決しようとする問題点
本発明はこのような事情のもとになされたものであシ、
ゲート層の抵抗を小さくしながらゲート層、カソード層
の接合部における逆耐圧を高めることができ、これによ
シ最大逍断電流を大きくすることかでき、しかも簡便な
方法によって製造することのできるＧＴＯサイリスタを
提供することを目的とするものである。
ゲート層の抵抗を小さくしながらゲート層、カソード層
の接合部における逆耐圧を高めることができ、これによ
シ最大逍断電流を大きくすることかでき、しかも簡便な
方法によって製造することのできるＧＴＯサイリスタを
提供することを目的とするものである。
本発明は更にそのよりなＧＴＯサイリスタの製造方法と
し７て好適で、工程が簡便な製造方法を提供することを
目的とするものである。
し７て好適で、工程が簡便な製造方法を提供することを
目的とするものである。
問題点を解決するだめの手段
本発明に係るＧＴＯサイリスタは、ゲート層を、厚さ方
向の両端部以外のところに不純物濃度のピークがあるも
のとし、そしてカソード層を、表面側に位置する不純物
濃度の高い高濃度半導体層と、この高濃度半導体層の前
記ゲート層側に接合された不純物濃度の低い低濃度半導
体層とによシ構成し、高濃度半導体層と低濃度半導体層
との境界にてＮ型不純物濃度分布の特性曲線を段状とし
たものである。
向の両端部以外のところに不純物濃度のピークがあるも
のとし、そしてカソード層を、表面側に位置する不純物
濃度の高い高濃度半導体層と、この高濃度半導体層の前
記ゲート層側に接合された不純物濃度の低い低濃度半導
体層とによシ構成し、高濃度半導体層と低濃度半導体層
との境界にてＮ型不純物濃度分布の特性曲線を段状とし
たものである。
本発明の製造方法は、Ｎ型の半導体層Ｎｌの表面からこ
の中にＰ型不純物を゛拡散してＰ型の半導体層Ｐ２を形
成する工程と、このＰ型の半導体層２２０表面からこの
中にＮ型不純物を当該半導体層Ｐ２の深さよりも浅い位
置まで拡散して不純物濃度の低いＮ型の低濃度半導体層
を形成する工程と、この低濃度半導体層の表面からこの
中にＮ型不純物を当該低濃度半導体層の深さよりも浅い
位置まで拡散して不純物濃度の高いＮ型の高濃度半導体
層を形成する工程を含み、前記低濃度半導体ノー及び高
濃度半導体層を、カソード層となるＮ型′ の半導体層
Ｎ２としたものである。
の中にＰ型不純物を゛拡散してＰ型の半導体層Ｐ２を形
成する工程と、このＰ型の半導体層２２０表面からこの
中にＮ型不純物を当該半導体層Ｐ２の深さよりも浅い位
置まで拡散して不純物濃度の低いＮ型の低濃度半導体層
を形成する工程と、この低濃度半導体層の表面からこの
中にＮ型不純物を当該低濃度半導体層の深さよりも浅い
位置まで拡散して不純物濃度の高いＮ型の高濃度半導体
層を形成する工程を含み、前記低濃度半導体ノー及び高
濃度半導体層を、カソード層となるＮ型′ の半導体層
Ｎ２としたものである。
実施例
以下図面により本発明の詳細な説明する。
第１図（Ａｌ 、 （Ｂ）は、夫々本発明のＧＴＯサイ
リスタの一実施例を示す構造図及び濃度分布特性図であ
シ、第４図と同符号の′ものは同一部分若しくは相一部
分を示す。この実施例では、ゲート層、即ちＰ型の半導
体層Ｐ２は、不純物濃度のピークが厚さ方向における中
央部付近にある。ゲート層Ｐ３の上面側には、Ｎ型不純
物濃度の低い低濃度半導体層ｎ１が接合されている。低
濃度半導体層ｎ１のＮ型不純物濃度は厚さ方向における
外方側（第１図（Ａｌｌ中上側側に向うに従って大きく
なり、外方側の端部においてはゲート層Ｐ２におけるア
型不純物濃度のピーク値よりも小さい。この低濃度半導
体層ｎ８の外方側の端部には、Ｎ型不純物濃度の高い高
濃度半導体層ｎ３が接合されている。
リスタの一実施例を示す構造図及び濃度分布特性図であ
シ、第４図と同符号の′ものは同一部分若しくは相一部
分を示す。この実施例では、ゲート層、即ちＰ型の半導
体層Ｐ２は、不純物濃度のピークが厚さ方向における中
央部付近にある。ゲート層Ｐ３の上面側には、Ｎ型不純
物濃度の低い低濃度半導体層ｎ１が接合されている。低
濃度半導体層ｎ１のＮ型不純物濃度は厚さ方向における
外方側（第１図（Ａｌｌ中上側側に向うに従って大きく
なり、外方側の端部においてはゲート層Ｐ２におけるア
型不純物濃度のピーク値よりも小さい。この低濃度半導
体層ｎ８の外方側の端部には、Ｎ型不純物濃度の高い高
濃度半導体層ｎ３が接合されている。
高濃度半導体層ｎｌの不純物濃度は外方側に向うに従っ
て大きくなり、表面においては所要の濃度例えばＩ Ｘ
１０ＺＱ ａｔｍ ／ ｃｄ程度とされている。上記
の２つの半導体層ｎＩ＋ｎ２によってカソード層である
Ｎ型の半導体層Ｎ２が形成され、それら半導体層ｎＩ
＋ ｎｔ の境界においては、Ｎ型不純物濃度分布の
特性曲線が段状となっている。
て大きくなり、表面においては所要の濃度例えばＩ Ｘ
１０ＺＱ ａｔｍ ／ ｃｄ程度とされている。上記
の２つの半導体層ｎＩ＋ｎ２によってカソード層である
Ｎ型の半導体層Ｎ２が形成され、それら半導体層ｎＩ
＋ ｎｔ の境界においては、Ｎ型不純物濃度分布の
特性曲線が段状となっている。
次に上述のＧＴＯサイリスタの製造方法の一実施例につ
いて説明する−先ず所定の比抵抗のＮ型の半導体層Ｎ１
例えばシリコンウェハーを用い、これの−面からガリウ
ム、ボロン、或いはアルミニウム等のＰ型不純物を、例
えば表面濃度ｌＸ１０１７〜２ ×１０” ａ ｔｍ／
１ｙｄ１ 深さ３０−７９μｍになるように熱拡散させ
、半導体層Ｎ１の一面側にゲート層となるＰ型の半導体
層Ｐ２を形成し、第２図に示すような濃度分布特性を得
る。尚半導体層Ｎ、の他面側にもＰ型不純物を熱拡散さ
せ、これによシアノード層であるＰ型の半導体層Ｐ１を
同時に形成してもよい。次にリン等のＮ型不純物を半導
体層Ｐ２の表面から例えば前記半導体層’ｐ２の深さの
半分程度まで拡散してＮ型不純物濃度の低い低濃度半導
体層ｎ１を形成する。この半導体層ｎ１の表面濃度は、
前記半導体層Ｐ２の形成時におけるその表面濃度例えば
Ｉ Ｘ １０１７−２ Ｘ １０”’ ａｔｍ ／ ｃ
ｘｌ よりもわずかに高い濃度例えばその高さ分が１
桁より低い濃度とされる。低濃度半導体層ｎｌの形成は
、低温でＮ型不純物を半導体層Ｐ２の表面にデポジショ
ンしてから押込む方法、蒸気圧を制御して熱拡散する方
法、イオン注入によＪＮ型不純物を表面にデボジレヨン
しその後押込み拡散を行う一方法等によって行われる。
いて説明する−先ず所定の比抵抗のＮ型の半導体層Ｎ１
例えばシリコンウェハーを用い、これの−面からガリウ
ム、ボロン、或いはアルミニウム等のＰ型不純物を、例
えば表面濃度ｌＸ１０１７〜２ ×１０” ａ ｔｍ／
１ｙｄ１ 深さ３０−７９μｍになるように熱拡散させ
、半導体層Ｎ１の一面側にゲート層となるＰ型の半導体
層Ｐ２を形成し、第２図に示すような濃度分布特性を得
る。尚半導体層Ｎ、の他面側にもＰ型不純物を熱拡散さ
せ、これによシアノード層であるＰ型の半導体層Ｐ１を
同時に形成してもよい。次にリン等のＮ型不純物を半導
体層Ｐ２の表面から例えば前記半導体層’ｐ２の深さの
半分程度まで拡散してＮ型不純物濃度の低い低濃度半導
体層ｎ１を形成する。この半導体層ｎ１の表面濃度は、
前記半導体層Ｐ２の形成時におけるその表面濃度例えば
Ｉ Ｘ １０１７−２ Ｘ １０”’ ａｔｍ ／ ｃ
ｘｌ よりもわずかに高い濃度例えばその高さ分が１
桁より低い濃度とされる。低濃度半導体層ｎｌの形成は
、低温でＮ型不純物を半導体層Ｐ２の表面にデポジショ
ンしてから押込む方法、蒸気圧を制御して熱拡散する方
法、イオン注入によＪＮ型不純物を表面にデボジレヨン
しその後押込み拡散を行う一方法等によって行われる。
このときの濃度分布特性は第３図に示すようになる。次
に低濃度半導体層ｎｌの表面からリン等のＮ型不純物を
当該半導体層ｎ１の深さよりも浅い位置まで拡散してＮ
型不純物濃度の高い高濃度半導体層ｎ２を形成する。こ
の半導体層ｎ２の表面濃度は、前記半導体層ｎ２の形成
時における表面濃度よりも例えば１桁以上高い濃度例え
ばｌ Ｘ ｌ ０２０ ａｔｍ ／ ｃｄ とされる
。前記半導体層ｎｌ＋ｎｉｌによシカソード層Ｎ２が形
成され、濃度分布特性は第１図（Ｂ）に示すようになる
。
に低濃度半導体層ｎｌの表面からリン等のＮ型不純物を
当該半導体層ｎ１の深さよりも浅い位置まで拡散してＮ
型不純物濃度の高い高濃度半導体層ｎ２を形成する。こ
の半導体層ｎ２の表面濃度は、前記半導体層ｎ２の形成
時における表面濃度よりも例えば１桁以上高い濃度例え
ばｌ Ｘ ｌ ０２０ ａｔｍ ／ ｃｄ とされる
。前記半導体層ｎｌ＋ｎｉｌによシカソード層Ｎ２が形
成され、濃度分布特性は第１図（Ｂ）に示すようになる
。
次に具体例について述べると、先ずＮ型の半導体層Ｎｌ
として１００Ω−ｍの４００ミクロンの厚さのＮ型シ
リコンウェハーを用い、これにＧａＧｅを拡散源として
Ｇａの封入拡散を１２０σＣで３θ時間行って、ゲート
層であるＰ型の半導体層Ｐ３を形成した。この半導体層
Ｐ２の不純物の表面濃度は１．５ ×１０１７ａｔｍ
ｌｃＷであった。次にＰＯＣＩｌ、、を拡散源と′して
半導体層Ｐ２の表面に８８０°Ｃで１０分間リンをデポ
ジションして厚さ４００ミクロン、大きさが５０φ、シ
ート抵抗が２００のデポジション層を形成した。更にと
のデポジション層のリンを、１２５σＣの酸化性雰囲気
中で１０時間押し込み拡散を行い、これによシ低濃度半
導体層ｎ１を形成した。そしてこの半導体層ｎ１の表面
に、ｐｏｃρ３を拡散源として１２０σＣで１０分間リ
ンをデボジショ／し、更に１２０σＣで５０分間押し込
み拡散を行い、深さ８ミクロンで表面濃度がｌ Ｘ １
０”ａｔｍ ／ ｃｄの高濃度半導体層ｎｌ を形成し
た。このときのゲート層Ｐ！とカソード層Ｎ２とめ接合
部の逆耐圧ＶＧＫは６２〜６５ Ｖであった。またこの
ような具体例において、ゲート層Ｐ！の表面に形成した
デボジ７ヨン層のシート抵抗を２００Ωとした場合には
ｖＧＫは２５０ｖ以上であった。従ってこのような方法
によればＶＧＫはアウトディフユーズ法に比べて２〜１
０倍の大きさとなる。
として１００Ω−ｍの４００ミクロンの厚さのＮ型シ
リコンウェハーを用い、これにＧａＧｅを拡散源として
Ｇａの封入拡散を１２０σＣで３θ時間行って、ゲート
層であるＰ型の半導体層Ｐ３を形成した。この半導体層
Ｐ２の不純物の表面濃度は１．５ ×１０１７ａｔｍ
ｌｃＷであった。次にＰＯＣＩｌ、、を拡散源と′して
半導体層Ｐ２の表面に８８０°Ｃで１０分間リンをデポ
ジションして厚さ４００ミクロン、大きさが５０φ、シ
ート抵抗が２００のデポジション層を形成した。更にと
のデポジション層のリンを、１２５σＣの酸化性雰囲気
中で１０時間押し込み拡散を行い、これによシ低濃度半
導体層ｎ１を形成した。そしてこの半導体層ｎ１の表面
に、ｐｏｃρ３を拡散源として１２０σＣで１０分間リ
ンをデボジショ／し、更に１２０σＣで５０分間押し込
み拡散を行い、深さ８ミクロンで表面濃度がｌ Ｘ １
０”ａｔｍ ／ ｃｄの高濃度半導体層ｎｌ を形成し
た。このときのゲート層Ｐ！とカソード層Ｎ２とめ接合
部の逆耐圧ＶＧＫは６２〜６５ Ｖであった。またこの
ような具体例において、ゲート層Ｐ！の表面に形成した
デボジ７ヨン層のシート抵抗を２００Ωとした場合には
ｖＧＫは２５０ｖ以上であった。従ってこのような方法
によればＶＧＫはアウトディフユーズ法に比べて２〜１
０倍の大きさとなる。
発明の効果
以上のように本発明のＧＴＯサイリスタは、ゲート層Ｐ
２を、厚さ方向の両端部以外の所に不純物濃度のピーク
があるものとしているためゲート層Ｐ２の内部インピー
ダンスを小さくできる。しかもカソード層Ｎ２を低濃度
半導体層ｎ１と高濃度半導体層ｎ２とにより構成してい
るため、具体例の結果からもわかるようにゲート層Ｐ２
、カソード層Ｎ！の接合部はゲート層ｐ、の低濃度部分
にぶつかることになるから、当該接合部におけるゲート
層Ｐ２のＰ型不純物の濃度を可成）低くすることかでき
る。この結果前記接合部における逆耐圧を高めることが
できこれによυ最大遮断電流を大きくすることができる
。
２を、厚さ方向の両端部以外の所に不純物濃度のピーク
があるものとしているためゲート層Ｐ２の内部インピー
ダンスを小さくできる。しかもカソード層Ｎ２を低濃度
半導体層ｎ１と高濃度半導体層ｎ２とにより構成してい
るため、具体例の結果からもわかるようにゲート層Ｐ２
、カソード層Ｎ！の接合部はゲート層ｐ、の低濃度部分
にぶつかることになるから、当該接合部におけるゲート
層Ｐ２のＰ型不純物の濃度を可成）低くすることかでき
る。この結果前記接合部における逆耐圧を高めることが
できこれによυ最大遮断電流を大きくすることができる
。
更に本発明の製造方法は、ゲート層ア２の中にＮ型不純
物を拡散して不純物濃度の低いＮ型の低濃度半導体層ｎ
ｌ を形成し、その後この低濃度半導体層ｎｌの中にＮ
型不純物を拡散して不純物濃度の高いＮ型の高濃度半導
体層１１１を形成するようにしているため、前記接合部
におけるゲート層Ｐ、のＰ型不純物の濃度が可成り小さ
い、即ち前記逆耐圧が高くて最大遮断電流の大きいＧ、
ＴＯサイリスタを製造することができる。そして従来の
エピタキシャル成長を利用した方法でも同程度の大きさ
の逆耐圧を得ることはできるが、本発明方法はそのよう
な方法に比べてその工程が簡便であリ、生産性が良いの
で工業的に有利である。その上ゲート層Ｐ２の厚さが小
さくて済む。
物を拡散して不純物濃度の低いＮ型の低濃度半導体層ｎ
ｌ を形成し、その後この低濃度半導体層ｎｌの中にＮ
型不純物を拡散して不純物濃度の高いＮ型の高濃度半導
体層１１１を形成するようにしているため、前記接合部
におけるゲート層Ｐ、のＰ型不純物の濃度が可成り小さ
い、即ち前記逆耐圧が高くて最大遮断電流の大きいＧ、
ＴＯサイリスタを製造することができる。そして従来の
エピタキシャル成長を利用した方法でも同程度の大きさ
の逆耐圧を得ることはできるが、本発明方法はそのよう
な方法に比べてその工程が簡便であリ、生産性が良いの
で工業的に有利である。その上ゲート層Ｐ２の厚さが小
さくて済む。
第１図（Ａｌ及び第１図（Ｂｌは、夫々本発明の一実施
例に係るゲートターンオフサイリスタの構造図、及びそ
の不純物濃度分布特性図、第２図及び第３図は本発明方
法の一実施例の製造工程段階における不純物濃度分布特
性図、第４図は従来のゲートターンオフサイリスタの構
造図、第５図〜第８図は、各々従来のゲートターンオフ
サイリスタの不純物濃度分布特性図である。 Ｐｌ・・・γノード層であるＰ型の半導体層、Ｎ１・・
・Ｎ型の半導体層、Ｐ２・・・ゲート層であるＰ型の半
導体層１．Ｎ２・・・カンード層であるＮ型の半導体層
、Ａ・・・アノード電極、Ｇ・・・ゲート電極、Ｋ・・
・カンード電極。 厚、１→ 第２図 第３図 訃−酎− 第５図 第７−図 Ｂさ− 第６図 第８図
例に係るゲートターンオフサイリスタの構造図、及びそ
の不純物濃度分布特性図、第２図及び第３図は本発明方
法の一実施例の製造工程段階における不純物濃度分布特
性図、第４図は従来のゲートターンオフサイリスタの構
造図、第５図〜第８図は、各々従来のゲートターンオフ
サイリスタの不純物濃度分布特性図である。 Ｐｌ・・・γノード層であるＰ型の半導体層、Ｎ１・・
・Ｎ型の半導体層、Ｐ２・・・ゲート層であるＰ型の半
導体層１．Ｎ２・・・カンード層であるＮ型の半導体層
、Ａ・・・アノード電極、Ｇ・・・ゲート電極、Ｋ・・
・カンード電極。 厚、１→ 第２図 第３図 訃−酎− 第５図 第７−図 Ｂさ− 第６図 第８図
Claims (2)
- （１）アノード層であるＰ型の半導体層Ｐ＿１、Ｎ型の
半導体層Ｎ＿１、ゲート層であるＰ型の半導体層Ｐ＿２
、カソード層であるＮ型の半導体層Ｎ＿２をこの順に設
けて構成されるゲートターンオフサイリスタにおいて、
カソード層となるＮ型の半導体層Ｎ＿２は、表面側に位
置するＮ型不純物濃度の高い高濃度半導体層と、この高
濃度半導体層の前記半導体層Ｐ＿２側に接合されたＮ型
不純物濃度の低い低濃度半導体層とにより構成され、高
濃度半導体層と低濃度半導体層との境界にてＮ型不純物
濃度分布の特性曲線が段状になつており）ゲート層とな
るＰ型の半導体層Ｐ＿２は、厚さ方向の両端部以外の所
にＰ型不純物濃度のピークがあることを特徴とするゲー
トターンオフサイリスタ。 - （２）アノード層となるＰ型の半導体層Ｐ＿１、Ｎ型の
半導体層Ｎ＿１、ゲート層となるＰ型の半導体層Ｐ＿２
、カソード層となるＮ型の半導体層Ｎ＿２をこの順に設
けて構成されるゲートターンオフサイリスタの製造方法
において、Ｎ型の半導体層Ｎ＿１の表面からこの中にＰ
型不純物を拡散してＰ型の半導体層Ｐ＿２を形成する工
程と、このＰ型の半導体層Ｐ＿２の表面からこの中にＮ
型不純物を当該半導体層Ｐ＿２の深さよりも浅い位置ま
で拡散して不純物濃度の低いＮ型の低濃度半導体層を形
成する工程と、この低濃度半導体層の表面からこの中に
Ｎ型不純物を当該低濃度半導体層の深さよりも浅い位置
まで拡散して不純物濃度の高いＮ型の高濃度半導体層を
形成する工程を含み、前記低濃度半導体層及び高濃度半
導体層を、カソード層となるＮ型の半導体層Ｎ＿２とし
たことを特徴とするゲートターンオフサイリスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13608684A JPS6115366A (ja) | 1984-06-30 | 1984-06-30 | ゲ−トタ−ンオフサイリスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13608684A JPS6115366A (ja) | 1984-06-30 | 1984-06-30 | ゲ−トタ−ンオフサイリスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6115366A true JPS6115366A (ja) | 1986-01-23 |
Family
ID=15166924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13608684A Pending JPS6115366A (ja) | 1984-06-30 | 1984-06-30 | ゲ−トタ−ンオフサイリスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6115366A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4910573A (en) * | 1987-04-07 | 1990-03-20 | Bbc Brown Boveri Ag | Gate turn-off thyristor and method of producing same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5033777A (ja) * | 1973-05-29 | 1975-04-01 | ||
| JPS5038475A (ja) * | 1973-08-08 | 1975-04-09 | ||
| JPS60117665A (ja) * | 1983-11-30 | 1985-06-25 | Toshiba Corp | サイリスタの製造方法 |
-
1984
- 1984-06-30 JP JP13608684A patent/JPS6115366A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5033777A (ja) * | 1973-05-29 | 1975-04-01 | ||
| JPS5038475A (ja) * | 1973-08-08 | 1975-04-09 | ||
| JPS60117665A (ja) * | 1983-11-30 | 1985-06-25 | Toshiba Corp | サイリスタの製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4910573A (en) * | 1987-04-07 | 1990-03-20 | Bbc Brown Boveri Ag | Gate turn-off thyristor and method of producing same |
| US5057440A (en) * | 1987-04-07 | 1991-10-15 | Bbc Brown Boveri Ag | Manufacturing gate turn-off thyristor having the cathode produced in two diffusion steps |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5223449A (en) | Method of making an integrated circuit composed of group III-V compound field effect and bipolar semiconductors | |
| JPH023240A (ja) | ヘテロ接合バイポーラトランジスタ形の半導体デバイスの製造方法 | |
| US3817794A (en) | Method for making high-gain transistors | |
| US3500141A (en) | Transistor structure | |
| TW200406919A (en) | Graded-base-bandgap bipolar transistor having a constant-bandgap in the base | |
| JPS6115366A (ja) | ゲ−トタ−ンオフサイリスタ及びその製造方法 | |
| JPS63200567A (ja) | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 | |
| JPS6115367A (ja) | ゲ−トタ−ンオフサイリスタの製造方法 | |
| JPS61280665A (ja) | ヘテロ接合バイポ−ラトランジスタ及びその製造方法 | |
| JP2001298031A (ja) | 接合型バイポーラトランジスタおよびその製造方法、半導体集積回路装置 | |
| JPS61187271A (ja) | ヘテロ接合型バイポ−ラトランジスタ | |
| JPH03244133A (ja) | 半導体装置 | |
| JPH08116073A (ja) | 化合物半導体ウエハ及び半導体装置 | |
| JPS6085563A (ja) | ゲ−ト・タ−ンオフサイリスタの製造方法 | |
| JPH0373540A (ja) | ヘテロ接合バイポーラトランジスタ及びその製造方法 | |
| JPH01187863A (ja) | 半導体装置 | |
| JPH0618273B2 (ja) | ショットキバリア半導体装置 | |
| JPS59200464A (ja) | バイポ−ラ型半導体装置の製造方法 | |
| JPS6084878A (ja) | 負性抵抗特性をもつ半導体装置およびその製造方法 | |
| JPS6163054A (ja) | 半導体装置の製造方法 | |
| JPS6154664A (ja) | 半導体装置 | |
| JPH0810705B2 (ja) | 集積回路装置 | |
| JPH03205873A (ja) | ヘテロ接合バイポーラトランジスタの製造方法 | |
| JPH04130733A (ja) | 半導体装置 | |
| JPS58212171A (ja) | 半導体装置 |