JPS61187271A - ヘテロ接合型バイポ−ラトランジスタ - Google Patents
ヘテロ接合型バイポ−ラトランジスタInfo
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- JPS61187271A JPS61187271A JP2742685A JP2742685A JPS61187271A JP S61187271 A JPS61187271 A JP S61187271A JP 2742685 A JP2742685 A JP 2742685A JP 2742685 A JP2742685 A JP 2742685A JP S61187271 A JPS61187271 A JP S61187271A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ヘテロ接合型バイポーラトランジスタ（以下
ＨＢＴという）、特にこれの各端子を半導体基板の同一
側より取り出すようにしたラテラル型のＨＢＴに関する
。
ＨＢＴという）、特にこれの各端子を半導体基板の同一
側より取り出すようにしたラテラル型のＨＢＴに関する
。
本発明は、半絶縁性の第１の半導体部上にこれに比し禁
止帯幅が大なる第２の半導体部を設け、第２の半導体部
側に溝を設けて、この溝が設けられた部分下の第１の半
導体部に選択的にベース領域を形成すると共に、このベ
ース電極取り出し領域を形成する。そして、ベース領域
の外縁は、ベース電極取り出し領域の外縁より外側に位
置するようにしてこのベース領域の外縁部において第２
の半導体部分との間で夫々へテロ接合によるエミッタ接
合及びコレクタ接合を形成する。このようにしてエミッ
タ及びコレクタ接合の至近位置にベース電極を設けるこ
とができるようにして、ベース抵抗の低減化をはかり、
また、エミッタ、ベース及びコレクタの各端子を同一側
より導出することができるようにして集積回路化の設計
、製造を簡便化したものである。
止帯幅が大なる第２の半導体部を設け、第２の半導体部
側に溝を設けて、この溝が設けられた部分下の第１の半
導体部に選択的にベース領域を形成すると共に、このベ
ース電極取り出し領域を形成する。そして、ベース領域
の外縁は、ベース電極取り出し領域の外縁より外側に位
置するようにしてこのベース領域の外縁部において第２
の半導体部分との間で夫々へテロ接合によるエミッタ接
合及びコレクタ接合を形成する。このようにしてエミッ
タ及びコレクタ接合の至近位置にベース電極を設けるこ
とができるようにして、ベース抵抗の低減化をはかり、
また、エミッタ、ベース及びコレクタの各端子を同一側
より導出することができるようにして集積回路化の設計
、製造を簡便化したものである。
ＨＢＴは、例えばアイ・イー・イー・エレクトロン・デ
バイス・レターズ（ＩＥＥＥ ＥＬＥＣＴＲＯＮ ｏｔ
＋ｖｒｃａＬＥＴＴＥＲ３） ＶＯＬ、Ｉｌ！ＤＬ−５
，＆８ ＡＵＧＵＳＴ １９８４．或いは森北出版株式
会社発行“半導体へテロ接合”Ａ、Ｇ、Ｍｉｌｎｅｓ＋
Ｄ、Ｌ、Ｆｅｎｕｃｈｔ著（酒井善雄他訳）等に紹介さ
れているところである。
バイス・レターズ（ＩＥＥＥ ＥＬＥＣＴＲＯＮ ｏｔ
＋ｖｒｃａＬＥＴＴＥＲ３） ＶＯＬ、Ｉｌ！ＤＬ−５
，＆８ ＡＵＧＵＳＴ １９８４．或いは森北出版株式
会社発行“半導体へテロ接合”Ａ、Ｇ、Ｍｉｌｎｅｓ＋
Ｄ、Ｌ、Ｆｅｎｕｃｈｔ著（酒井善雄他訳）等に紹介さ
れているところである。
第４図を参照して、この種の従来のＨＢＴの一例を説明
する。例えばｎ型の低比抵抗のＧａＡｓサブストレイト
Ｓ上に、これと同導電型の同様に例えばＧａＡｓよりな
るコレクタ層（１１と、これの上にこれと異なる導電型
のｐ型の、例えばＧａＡｓよりなるベース層（２）と、
更にこれの上にこのベース層（２）と異なる導電型を有
し且つこのベース層（２）に比しその禁止帯幅（エネル
ギーバンドギャップ）が大きい、即ち電子親和力の小さ
いエミツタ層（３）とが順次ＭＢＥ （Ｍｏｌｅｃｕ
ｌａｒ Ｂｅａｍ Ｅｐｊｔａｘｙ）法或いはＭＯＣＶ
Ｄ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）法によって形成
される。そして、エミツタ層（３）上より選択的に例え
ばリング状パターンにベース層（２）を横切る深さに、
このベース層（２）と同導電型で低比抵抗のベース電極
取り出し領域（５）が不純物の選択的−散或いは選択的
イオン注入法等によりて形成される。そしてベース電極
取り出し領域（５）上にベース電極（６）がオーミック
に被着され、ベース電極取り出し領域（５）によって囲
まれたエミツタ層（３）上にエミッタ電極（７）がオー
ミックに被着される。
する。例えばｎ型の低比抵抗のＧａＡｓサブストレイト
Ｓ上に、これと同導電型の同様に例えばＧａＡｓよりな
るコレクタ層（１１と、これの上にこれと異なる導電型
のｐ型の、例えばＧａＡｓよりなるベース層（２）と、
更にこれの上にこのベース層（２）と異なる導電型を有
し且つこのベース層（２）に比しその禁止帯幅（エネル
ギーバンドギャップ）が大きい、即ち電子親和力の小さ
いエミツタ層（３）とが順次ＭＢＥ （Ｍｏｌｅｃｕ
ｌａｒ Ｂｅａｍ Ｅｐｊｔａｘｙ）法或いはＭＯＣＶ
Ｄ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）法によって形成
される。そして、エミツタ層（３）上より選択的に例え
ばリング状パターンにベース層（２）を横切る深さに、
このベース層（２）と同導電型で低比抵抗のベース電極
取り出し領域（５）が不純物の選択的−散或いは選択的
イオン注入法等によりて形成される。そしてベース電極
取り出し領域（５）上にベース電極（６）がオーミック
に被着され、ベース電極取り出し領域（５）によって囲
まれたエミツタ層（３）上にエミッタ電極（７）がオー
ミックに被着される。
（８）はサブストレイトＳの裏面にオーミックに被着さ
れたコレクタ電極である。Ｅ、Ｂ及びＣは夫々エミッタ
１ベース及びコレクタの各端子を示す。
れたコレクタ電極である。Ｅ、Ｂ及びＣは夫々エミッタ
１ベース及びコレクタの各端子を示す。
このような構成によってそのエミッタＭ（３）とベース
層（２）との間のエミッタ接合ＪＩ：がヘテロ接合型の
ＰＮ接合とされる。
層（２）との間のエミッタ接合ＪＩ：がヘテロ接合型の
ＰＮ接合とされる。
１（ＢＴにおいては、このように、そのエミッタ接合Ｊ
Ｈがへテロ接合型のＰＮ接合によって形成されるので、
ベースからエミッタへの多数担体に即ち正孔に対するバ
リアが大となっていることによって、ベースにおける不
純物領域、即ち担体濃度を十分高めてベース抵抗の低減
化を図っても、このベースからのエミッタ中への正孔の
注入はほとんど生じないので、高いエミッタ注入効率を
得ることができ、ベースの低比抵抗化とこれに伴ってベ
ース幅をより薄くすることができることによってベース
におけるドリフト電界の向上、輸送効率の向上が図られ
、高い電流増幅率が得られる等の利点を有する。
Ｈがへテロ接合型のＰＮ接合によって形成されるので、
ベースからエミッタへの多数担体に即ち正孔に対するバ
リアが大となっていることによって、ベースにおける不
純物領域、即ち担体濃度を十分高めてベース抵抗の低減
化を図っても、このベースからのエミッタ中への正孔の
注入はほとんど生じないので、高いエミッタ注入効率を
得ることができ、ベースの低比抵抗化とこれに伴ってベ
ース幅をより薄くすることができることによってベース
におけるドリフト電界の向上、輸送効率の向上が図られ
、高い電流増幅率が得られる等の利点を有する。
ところが、上述したＨＢＴにおいては、そのベース層（
２）がエミツタ層（３）とコレクタ層（１）間に埋め込
まれた構造をとるためにベース層（２）からベース電極
を導出するに、上述したようにベース電極取り出し領域
（５）を、エミッターベースの実際の動作領域の周囲に
エミツタ層（３）の全厚を横切る深さに形成するもので
あるが、この場合、エミツタ層（３）へのエミッタ電極
の被着部との関係からベース電極取り出し領域は、これ
の位置合せ誤差を考慮してベース領域の実際の動作領域
に充分近づけることができないことから、ベース層の厚
さくベース幅）を小とするに伴ってベース抵抗が大とな
ってしまうという、ベース幅を小とすることとベース抵
抗を小さくすることが相客れないものである。また、全
体の面積を充分小さくシ難いことや、いわゆる縦型構成
をとることなどから集積回路の設計、製造に問題点があ
る。
２）がエミツタ層（３）とコレクタ層（１）間に埋め込
まれた構造をとるためにベース層（２）からベース電極
を導出するに、上述したようにベース電極取り出し領域
（５）を、エミッターベースの実際の動作領域の周囲に
エミツタ層（３）の全厚を横切る深さに形成するもので
あるが、この場合、エミツタ層（３）へのエミッタ電極
の被着部との関係からベース電極取り出し領域は、これ
の位置合せ誤差を考慮してベース領域の実際の動作領域
に充分近づけることができないことから、ベース層の厚
さくベース幅）を小とするに伴ってベース抵抗が大とな
ってしまうという、ベース幅を小とすることとベース抵
抗を小さくすることが相客れないものである。また、全
体の面積を充分小さくシ難いことや、いわゆる縦型構成
をとることなどから集積回路の設計、製造に問題点があ
る。
本発明はこのような問題点を改善し、いわばラテラル型
構造としたＨＢＴを提供するものである。
構造としたＨＢＴを提供するものである。
〔問題点を解決するための手段〕
本発明においては、第１図に示すように少くとも半絶縁
性の第１の半導体部と、これの上にこれより禁止帯幅が
大なる第１導電型、例えばｎ型の第２の半導体部（１２
）とが設けられた半導体基板（３０）を設ける。図示の
例では半導体基板（３０）が、例えば半絶縁性のＧａＡ
ｓサブストレイト（１４）上に同様に半絶縁性のすなわ
ち不純物がドープされていない例えばＧａＡｓ化合物半
導体のエピタキシャル層よりなる第１の半導体部（１１
）を形成し、更にこれの上にこの第１の半導体部（１１
）に比して禁止帯幅が大なる第１導電型例えばｎ型Ａｌ
ｌ ＧａＡｓ化合物半導体のエピタキシャル層よりなる
第２の半導体部（１２）を形成し、更にこれの上にこれ
ら同導電型の低比抵抗の例えばＧａＡｓ化合物半導体の
エピタキシャル層よりなる第３の半導体部（１３）を形
成した構成とした場合である。そして、半導体基板（３
０）の第２の半導体部（１２）を有する側、図において
は第３の半導体部（１３）側に例えば断面Ｖ字状或いは
断面逆台形状を有する例えばストライプ状の溝（１５）
を周知の技術、例えば選択的エツチングによって形成し
て、例えば第２の半導体部（１２）を溝（１５）内に露
呈し、この溝（１５）内から第２導電型、即ち第２半導
体部（１２）及び第３の半導体部（１３）と異なる導電
型のｐ型の不純物、例えばＺｎを選択的拡散することに
よって溝（１５）下において、第１の半導体部（１１）
に第２の導電型、例えばｐ型のベース領域（１６）を選
択的に拡散すると共に、第２半導体部（１２）の溝（工
５）下及び第３半導体部（工３）の溝（１５）に臨む部
分に同様に第２導電型、例えばｐ型のベース電極取り出
し領域（１７）を形成する。この場合、第３の半導体部
（１３）における第１導電型の不純物濃度は大であるの
でこの導電型を相殺して形成されるｐ型のベース電極は
最も幅狭であり、次に第１導電型の不純物がドープされ
た第２の半導体部（工２）が幅広に形成され、不純物ド
ープがなされない半絶縁性の第１の半導体部（１１）に
おけるｐ型の第１導電型のベース領域（１６）の幅が最
も大となる。即ち第２図にその要部の更に拡大した断面
を示すように、第２の半導体部（１２）におけるベース
電極取り出し領域（１７）の外縁位置より更に外側に位
置して第１半導体部のベース領域（１６）が形成されて
ベース領域（１６）の上面が第２の半導体部（工２）の
ベース電極取り出し領域（１７）の両側部分（１２Ｅ）
、 （１２Ｇ）とに接し、ベース領域（１６）と部
分（１２Ｂ）及び（１２Ｃ’）との間に夫々へキロ接合
型のＰＮ接合ＪＩ：及びＪＣが形成される。そして、溝
（１５）を挾んでその両側に第１図に示すように第３の
半導体部（Ｉ３）上に夫々エミッタ電極（工Ｉ）及びコ
レクタ電極（１９）を形成し、更に溝（１５）内におい
てベース電極取り出し領域（１７）に接してベース電極
（２０）をオーミックに被着する。
性の第１の半導体部と、これの上にこれより禁止帯幅が
大なる第１導電型、例えばｎ型の第２の半導体部（１２
）とが設けられた半導体基板（３０）を設ける。図示の
例では半導体基板（３０）が、例えば半絶縁性のＧａＡ
ｓサブストレイト（１４）上に同様に半絶縁性のすなわ
ち不純物がドープされていない例えばＧａＡｓ化合物半
導体のエピタキシャル層よりなる第１の半導体部（１１
）を形成し、更にこれの上にこの第１の半導体部（１１
）に比して禁止帯幅が大なる第１導電型例えばｎ型Ａｌ
ｌ ＧａＡｓ化合物半導体のエピタキシャル層よりなる
第２の半導体部（１２）を形成し、更にこれの上にこれ
ら同導電型の低比抵抗の例えばＧａＡｓ化合物半導体の
エピタキシャル層よりなる第３の半導体部（１３）を形
成した構成とした場合である。そして、半導体基板（３
０）の第２の半導体部（１２）を有する側、図において
は第３の半導体部（１３）側に例えば断面Ｖ字状或いは
断面逆台形状を有する例えばストライプ状の溝（１５）
を周知の技術、例えば選択的エツチングによって形成し
て、例えば第２の半導体部（１２）を溝（１５）内に露
呈し、この溝（１５）内から第２導電型、即ち第２半導
体部（１２）及び第３の半導体部（１３）と異なる導電
型のｐ型の不純物、例えばＺｎを選択的拡散することに
よって溝（１５）下において、第１の半導体部（１１）
に第２の導電型、例えばｐ型のベース領域（１６）を選
択的に拡散すると共に、第２半導体部（１２）の溝（工
５）下及び第３半導体部（工３）の溝（１５）に臨む部
分に同様に第２導電型、例えばｐ型のベース電極取り出
し領域（１７）を形成する。この場合、第３の半導体部
（１３）における第１導電型の不純物濃度は大であるの
でこの導電型を相殺して形成されるｐ型のベース電極は
最も幅狭であり、次に第１導電型の不純物がドープされ
た第２の半導体部（工２）が幅広に形成され、不純物ド
ープがなされない半絶縁性の第１の半導体部（１１）に
おけるｐ型の第１導電型のベース領域（１６）の幅が最
も大となる。即ち第２図にその要部の更に拡大した断面
を示すように、第２の半導体部（１２）におけるベース
電極取り出し領域（１７）の外縁位置より更に外側に位
置して第１半導体部のベース領域（１６）が形成されて
ベース領域（１６）の上面が第２の半導体部（工２）の
ベース電極取り出し領域（１７）の両側部分（１２Ｅ）
、 （１２Ｇ）とに接し、ベース領域（１６）と部
分（１２Ｂ）及び（１２Ｃ’）との間に夫々へキロ接合
型のＰＮ接合ＪＩ：及びＪＣが形成される。そして、溝
（１５）を挾んでその両側に第１図に示すように第３の
半導体部（Ｉ３）上に夫々エミッタ電極（工Ｉ）及びコ
レクタ電極（１９）を形成し、更に溝（１５）内におい
てベース電極取り出し領域（１７）に接してベース電極
（２０）をオーミックに被着する。
このようにして、本発明においては、第２の半導体部（
１２）のベース電極取り出し領域（１７）を挟んで、そ
の両側部分（１２Ｂ）及び（１２Ｃ）を夫々エミッタ領
域及びコレクタ領域とし、これらと第１の半導体部（１
１）のベース領域（１６）との間に夫々形成されるペテ
ロ接合型のＰＮ接合ＪＩ：及びＪＣをエミッタ接合及び
コレクタ接合とする、例えば、ｎｐｎ型の特にダブルへ
“テロ接合型のＢＩＴを形成する。
１２）のベース電極取り出し領域（１７）を挟んで、そ
の両側部分（１２Ｂ）及び（１２Ｃ）を夫々エミッタ領
域及びコレクタ領域とし、これらと第１の半導体部（１
１）のベース領域（１６）との間に夫々形成されるペテ
ロ接合型のＰＮ接合ＪＩ：及びＪＣをエミッタ接合及び
コレクタ接合とする、例えば、ｎｐｎ型の特にダブルへ
“テロ接合型のＢＩＴを形成する。
尚、この場合、夫々第１導電型、即ちこの例ではｎ型の
第２の半導体部（１２）及び第３の半導体部（１３）と
、これに形成した第２導電型のベース電極取り出し領域
（１７）との間には、夫々ＰＮ接合によるビルトインポ
テンシャルによってエミッタからの注入キャリアが直接
ベース電極取り出し領域に注入することを制御すること
ができるのでミ第２図に矢印をもって示すようにエミッ
タの多数キャリアがベース領域（１６）に直接的に効率
良く注入され、また効率良くコレクタ領域（１２Ｃ）へ
と導かれる。
第２の半導体部（１２）及び第３の半導体部（１３）と
、これに形成した第２導電型のベース電極取り出し領域
（１７）との間には、夫々ＰＮ接合によるビルトインポ
テンシャルによってエミッタからの注入キャリアが直接
ベース電極取り出し領域に注入することを制御すること
ができるのでミ第２図に矢印をもって示すようにエミッ
タの多数キャリアがベース領域（１６）に直接的に効率
良く注入され、また効率良くコレクタ領域（１２Ｃ）へ
と導かれる。
上述した゛ように、本発明よるＦＩＢＴは、そのエミッ
タ接合及びコレクタ接合が夫々へテロ接合型のＰＮ接合
、即ちダブルへテロ接合型のバイポーラトランジスタ構
成を有するものであり、また各エミンタ、ベース及びコ
レクタの端子導出は半導体基板（３０）の同一側より取
り出すことができるのでこれを集積回路に適用すること
ができる。また、１（１５）にベース電極を設け、これ
の直下にベース電極取り出し領域を介してベース領域（
１６）を設けたので、ベース抵抗を十分小さくすること
ができる。
タ接合及びコレクタ接合が夫々へテロ接合型のＰＮ接合
、即ちダブルへテロ接合型のバイポーラトランジスタ構
成を有するものであり、また各エミンタ、ベース及びコ
レクタの端子導出は半導体基板（３０）の同一側より取
り出すことができるのでこれを集積回路に適用すること
ができる。また、１（１５）にベース電極を設け、これ
の直下にベース電極取り出し領域を介してベース領域（
１６）を設けたので、ベース抵抗を十分小さくすること
ができる。
第３図を参照して本発明の一例を、その理解を容易にす
るために、そめ−４製造方法と共に詳細に説明する。
るために、そめ−４製造方法と共に詳細に説明する。
第３図Ａに示すように、例えば半絶縁性、即ち不純物が
ドープされないＧａＡｓ化合物半導体よりなるサブスト
レイト（１４）を設け、これの上に同様に不純物がドー
プされない半絶縁性のＧａＡｓ化合物半導体よりなる第
１の半導体部（１１）と、更にこれの上に例えばｎ型の
ＡｌＧａＡｓ化合物半導体よりなり第１の半導体部（１
１）に比してその禁止帯幅が大なる第２の半導体部（１
２）と、更にこれの上にこれと同導電型を有し低比抵抗
のｎ型の高不純物濃度のＧａＡｓ化合物半導体層よりな
る第３半導体部（１３）を夫々一連の同一作業工程にお
いてＭＢＥ或いはＭＯＣＶＤによって形成する。ここに
、例えば第２の半導体部（１２）の厚さは、例えば１μ
ｍに選定し、第３の半導体部（１３）の厚さは５μｍ程
度以下に選定し得る。尚、第３の半導体部（１３）は、
上述したようにＧａＡｓによって構成する場合に限られ
るものではなく、第２の半導体部（１２）と同一材料の
、例えばｌ ＧａＡｓよりなる低比抵抗層によって構成
するとこもできる。そして、このようにして形成した半
導体基板（３０）の半導体層（１３）上にエツチングの
マスクとなり得、また後述する不純物、例えばＺｎ拡散
のマスクとなり得るマスク層（２１） 、例えばＳｉＯ
２層を周知の技術によって被着し、所要の幅Ｗを有する
ストライプ状の窓（２１ａ）をフォトリソグラフィー等
によって穿設する。
ドープされないＧａＡｓ化合物半導体よりなるサブスト
レイト（１４）を設け、これの上に同様に不純物がドー
プされない半絶縁性のＧａＡｓ化合物半導体よりなる第
１の半導体部（１１）と、更にこれの上に例えばｎ型の
ＡｌＧａＡｓ化合物半導体よりなり第１の半導体部（１
１）に比してその禁止帯幅が大なる第２の半導体部（１
２）と、更にこれの上にこれと同導電型を有し低比抵抗
のｎ型の高不純物濃度のＧａＡｓ化合物半導体層よりな
る第３半導体部（１３）を夫々一連の同一作業工程にお
いてＭＢＥ或いはＭＯＣＶＤによって形成する。ここに
、例えば第２の半導体部（１２）の厚さは、例えば１μ
ｍに選定し、第３の半導体部（１３）の厚さは５μｍ程
度以下に選定し得る。尚、第３の半導体部（１３）は、
上述したようにＧａＡｓによって構成する場合に限られ
るものではなく、第２の半導体部（１２）と同一材料の
、例えばｌ ＧａＡｓよりなる低比抵抗層によって構成
するとこもできる。そして、このようにして形成した半
導体基板（３０）の半導体層（１３）上にエツチングの
マスクとなり得、また後述する不純物、例えばＺｎ拡散
のマスクとなり得るマスク層（２１） 、例えばＳｉＯ
２層を周知の技術によって被着し、所要の幅Ｗを有する
ストライプ状の窓（２１ａ）をフォトリソグラフィー等
によって穿設する。
次に第３図Ｂに示すように、マスク層（２１）の窓（２
１ａ ）を通じて、例えば第３の半導体部（１３）をエ
ツチングしてストライプ状の断面Ｖ字型或いは逆台形状
の溝（１５）を形成する。
１ａ ）を通じて、例えば第３の半導体部（１３）をエ
ツチングしてストライプ状の断面Ｖ字型或いは逆台形状
の溝（１５）を形成する。
次に第３図Ｃに示すように、マスク層（２１）の窓（２
１ａ ）を通じて溝（Ｉ５）内にｐ型の不純物、例えば
Ｚｎを拡散する。このようにして、溝（１５）に臨んで
第３の半導体層部（１３）と第２の半導体層部（１２）
にベース電極取り出し領域（１７）を形成すると共に、
更に第１の半導体部（１１）にベース領域（１６）を形
成する。この場合、前述したように同一の拡散工程によ
ってベース電極取り出し領域（１７）とベース領域（１
６）とを形成するものであるが、半導体層（１１） 、
（１２） 、 （１３）の各不純物濃度の差によ
って、その拡散の深さが相違して、ベース領域（１６）
の両側縁は第２の半導体部（１２）におけるベース電極
取り出し領域（１７）の両側より外側に位置してベース
領域（１６）が第２の半導体部（１２）の両側のｎ型領
域、即ちエミッタ領域（１２Ｅ）とコレクタ領域（１２
Ｃ）との間に夫々へテロ接合型のＰＮ接合によるエミッ
タ接合ＪＥとコレクタ接合Ｊｃが形成される。次に、マ
スク層（２１）を除去して、或いは除去することなくエ
ミッタ及びコレクタ電極窓を穿設して溝（１５）の両側
に夫々第１図で説明したようにエミッタ電極（１８）及
びコレクタ電極（１９）をオーミックに形成すると共に
、溝（１５）内においてベース電極取り出し領域（１７
）上にオーミックにベース電極（２０）を被着すれば本
発明によるダブルへテロ接合型のトランジスタが得られ
る。
１ａ ）を通じて溝（Ｉ５）内にｐ型の不純物、例えば
Ｚｎを拡散する。このようにして、溝（１５）に臨んで
第３の半導体層部（１３）と第２の半導体層部（１２）
にベース電極取り出し領域（１７）を形成すると共に、
更に第１の半導体部（１１）にベース領域（１６）を形
成する。この場合、前述したように同一の拡散工程によ
ってベース電極取り出し領域（１７）とベース領域（１
６）とを形成するものであるが、半導体層（１１） 、
（１２） 、 （１３）の各不純物濃度の差によ
って、その拡散の深さが相違して、ベース領域（１６）
の両側縁は第２の半導体部（１２）におけるベース電極
取り出し領域（１７）の両側より外側に位置してベース
領域（１６）が第２の半導体部（１２）の両側のｎ型領
域、即ちエミッタ領域（１２Ｅ）とコレクタ領域（１２
Ｃ）との間に夫々へテロ接合型のＰＮ接合によるエミッ
タ接合ＪＥとコレクタ接合Ｊｃが形成される。次に、マ
スク層（２１）を除去して、或いは除去することなくエ
ミッタ及びコレクタ電極窓を穿設して溝（１５）の両側
に夫々第１図で説明したようにエミッタ電極（１８）及
びコレクタ電極（１９）をオーミックに形成すると共に
、溝（１５）内においてベース電極取り出し領域（１７
）上にオーミックにベース電極（２０）を被着すれば本
発明によるダブルへテロ接合型のトランジスタが得られ
る。
尚、図示した例においては、溝（１５）が半導体層（１
３）の厚みに対応する深さに形成した場合であるが、成
る場合は第２の半導体部（１２）を横切る深さ、或いは
その第２の半導体部（１２）中に至る深さに選定するこ
ともできる。更に、また第３の半導体部（１３）は、エ
ミッタ及びコレクタ電極取り出しを低抵抗をもって行う
ために設けたものであるが、成る場合は、この第３の半
導体部（１３）を省略することもできる。
３）の厚みに対応する深さに形成した場合であるが、成
る場合は第２の半導体部（１２）を横切る深さ、或いは
その第２の半導体部（１２）中に至る深さに選定するこ
ともできる。更に、また第３の半導体部（１３）は、エ
ミッタ及びコレクタ電極取り出しを低抵抗をもって行う
ために設けたものであるが、成る場合は、この第３の半
導体部（１３）を省略することもできる。
また上述した例においては、本発明をｎｐｎ型のトラン
ジスタに適用した場合であるが、各部において図示の例
とは逆導電型に選定してｐｎｐ型のトランジスタを構成
することもできる。
ジスタに適用した場合であるが、各部において図示の例
とは逆導電型に選定してｐｎｐ型のトランジスタを構成
することもできる。
また溝（工５）は、ストライプ状のパターンに形成する
場合に限られるものではなくリング状に形成し、リング
状の溝（１５）に囲まれた中央部を例えばエミッタ、外
側部をコレクタとするとこもできる。
場合に限られるものではなくリング状に形成し、リング
状の溝（１５）に囲まれた中央部を例えばエミッタ、外
側部をコレクタとするとこもできる。
上述したように本発明においては、半導体基板に溝を設
け、これの直下にベース領域を形成し、溝内にベース電
極を設けたことによって、ベースの実際の動作領域の至
近位置にベース電極が設けられるのでベース抵抗を十分
小さくすることかできるものであり、また実際上この溝
（工５）を７字溝とすることによってエミッタ及びコレ
クタ間の間隔、即ちベース幅を十分小なる、例えば０．
５μｍ以下にも選定できることと相俟って輸送効率の高
い、従って電流増幅率の高いまた高速性に優れたトラン
ジスタを得ることができる。
け、これの直下にベース領域を形成し、溝内にベース電
極を設けたことによって、ベースの実際の動作領域の至
近位置にベース電極が設けられるのでベース抵抗を十分
小さくすることかできるものであり、また実際上この溝
（工５）を７字溝とすることによってエミッタ及びコレ
クタ間の間隔、即ちベース幅を十分小なる、例えば０．
５μｍ以下にも選定できることと相俟って輸送効率の高
い、従って電流増幅率の高いまた高速性に優れたトラン
ジスタを得ることができる。
また、本発明による場合、エミッタ、ベース及びコレク
タの各端子導出を半導体基板の同一側より取り出し得る
ようにしたことによって、このトランジスタの集積回路
化を容易にすることができるものである。
タの各端子導出を半導体基板の同一側より取り出し得る
ようにしたことによって、このトランジスタの集積回路
化を容易にすることができるものである。
第１図は本発明によるヘテロ接合型バイポーラトランジ
スタの一例の路線的拡大断面図、第２図は更にその要部
の拡大断面図、第３図は本発明によるヘテロ接合型バイ
ポーラトランジスタの一例の製造工程図、第４図は従来
のへテロ接合型バイポーラトランジスタの拡大断面図で
ある。 （３０）は半導体基板、（１１）、” 、 （１２）
及び（１３）は第１．第２及び第３の半導体部、（１６
）はベー大領域、（１７）はベース電極取り出し領域、
（２ｏ）はベース電極、（１８）及び（１９）はエミッ
タ電極及びコレクタ電極、（１２１り及び（１２Ｃ）は
エミッタ領域及びコレクタ領域、ＪＥ及びＪＣは夫々エ
ミッタ及びコレクタ接合である。 ＜ 繭 」 贅 よ
スタの一例の路線的拡大断面図、第２図は更にその要部
の拡大断面図、第３図は本発明によるヘテロ接合型バイ
ポーラトランジスタの一例の製造工程図、第４図は従来
のへテロ接合型バイポーラトランジスタの拡大断面図で
ある。 （３０）は半導体基板、（１１）、” 、 （１２）
及び（１３）は第１．第２及び第３の半導体部、（１６
）はベー大領域、（１７）はベース電極取り出し領域、
（２ｏ）はベース電極、（１８）及び（１９）はエミッ
タ電極及びコレクタ電極、（１２１り及び（１２Ｃ）は
エミッタ領域及びコレクタ領域、ＪＥ及びＪＣは夫々エ
ミッタ及びコレクタ接合である。 ＜ 繭 」 贅 よ
Claims (1)
- 【特許請求の範囲】 （ａ）少くとも半絶縁性の第１の半導体部とこれの上に
これより禁止帯幅が大なる第１導電型の第２の半導体部
とが設けられた半導体基板を有し、 （ｂ）上記第１の半導体部の上記第２の半導体部との界
面に臨んで第２導電型のベース領域が選択的に形成され
、 （ｃ）このベース領域より幅狭の溝が上記半導体基板の
上記第２の半導体部側から設けられ、 （ｄ）この溝内に臨んで上記第２の半導体部に第２導電
型のベース電極取り出し領域が設けられ、 （ｅ）上記溝内にベース電極が設けられたヘテロ接合型
バイポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2742685A JPS61187271A (ja) | 1985-02-14 | 1985-02-14 | ヘテロ接合型バイポ−ラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2742685A JPS61187271A (ja) | 1985-02-14 | 1985-02-14 | ヘテロ接合型バイポ−ラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61187271A true JPS61187271A (ja) | 1986-08-20 |
Family
ID=12220780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2742685A Pending JPS61187271A (ja) | 1985-02-14 | 1985-02-14 | ヘテロ接合型バイポ−ラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61187271A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63272076A (ja) * | 1987-04-30 | 1988-11-09 | Sony Corp | ヘテロ接合型バイポーラトランジスタ及びその製造方法並びにそれを用いたメモリセル |
| US4924283A (en) * | 1985-02-28 | 1990-05-08 | Fujitsu Limited | Heterojunction bipolar transistor and process for fabricating same |
| US5387808A (en) * | 1992-01-22 | 1995-02-07 | Kabushiki Kaisha Toshiba | Heterojunction bipolar transistors with sloped regions |
| US9637300B2 (en) | 2010-11-23 | 2017-05-02 | Entegris, Inc. | Liner-based dispenser |
-
1985
- 1985-02-14 JP JP2742685A patent/JPS61187271A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4924283A (en) * | 1985-02-28 | 1990-05-08 | Fujitsu Limited | Heterojunction bipolar transistor and process for fabricating same |
| JPS63272076A (ja) * | 1987-04-30 | 1988-11-09 | Sony Corp | ヘテロ接合型バイポーラトランジスタ及びその製造方法並びにそれを用いたメモリセル |
| US5387808A (en) * | 1992-01-22 | 1995-02-07 | Kabushiki Kaisha Toshiba | Heterojunction bipolar transistors with sloped regions |
| US9637300B2 (en) | 2010-11-23 | 2017-05-02 | Entegris, Inc. | Liner-based dispenser |
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