KR890004972B1 - 이질접합 바이폴라 트랜지스터 및 그의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 종래의 이질접합 바이폴라 트랜지스터의 개략측단면도.
제 2 도는 제 1 도의 이질접합 바이폴라 트랜지스터의 에미터-베이스 접합의 주변길이 대 면적비 s에 상관하는m값(추후 한정됨)의 그래프.
제 3 도는 본 발명에 의한 이질접합 바이폴라 트랜지스터의 개략 측단면도.
제 4 도는 제 3 도의 이질접합 트랜지스터의 밴드 도표.
제 5 도는 제 3 도의 이질접합 트랜지스터의 비 s에 상관하는m값의 그래프.
제 6 도는 본 발명에 의한 또다른 이질접합 바이폴라 트랜지스터의 개략 측단면도.
본 말명은 이질접합 바이폴라 트랜지스터에 관한 것으로 특히, 에미터 효율을 개선하는 예를들어 갈리움 아세나이드(GaAs)와 알미늄 갈리움 아세나이드(AlGaAs)로 제조된 이질접합을 갖는 바이폴라 트랜지스터에 관한 것이다. 본 발명은 또한 이질접합 바이폴라 트랜지스터와 같은 것을 제조하기 위한 방법에 관한 것이다.
최근에, 더 높은 고속동작시키기 위한 방법을 개발하기위해 이질접합 바이폴라 트랜지스터들에 대한 연구와 개발이 계속되어 오고 있다.
예를들어, GaAs전계효과 트랜지스터들(FET들) 또는 고전자이동도 트랜지스터들(HEMT들)을 포함하는 주파수 디멀티플라이어(demultiplier)는 4내지 5 GHz까지의 차단 주파수로 동작한다. 다른한편, 이질접합 바이폴라 트랜지스터들을 포함하는 주파수 디멀티플라이어는 실온에서 8GHz보다 더 높은 차단 주파수에서 동작할 수 있다. 더우기, 40GHz이상의 차단주파수 fr는 AlGaAs/GaAs이질접합 바이폴라 트랜지스터에 의해 얻어진다. 다른한편 실리콘 트랜지스터의 차단 주파수는 최고 20GHz이다.
종래의 AlGaAs/GaAs이질접합 바이폴라 트랜지스터의 일예는 다음 구조를 갖고 있다. 반절연 GaAs기판상에는 n+-형 GaAs콜렉터 접촉층, n-형 GaAs콜렉터층, p+-형 GaAs베이스층, n-형 AlxGa1-xAs그래이딩(grading)층 (여기서 x=0 내지 0.3), n-형 Al0.3Ga0.5As에미터층, 그리고 n+-형 GaAs에미터 접촉층이 연속적으로 성장된다. 다음, 에미터 접촉층, 에미터층, 그리고 그레이딩층을 포함하는 메사(mesa)를 형성하고 또한 베이스층의 일부분을 노출시키도록 제 1 식각이 행해진다. 베이스층의 노출된 부분속으로 베릴륨(Be) 또는 마그네슘(Mg)이온들을 주입시킨다음 그내에 p+-형 베이스 접촉영역을 형성하도록 어니일링에 의해 활성화된다.
상기 메사와 베이스층을 포함하는 또다른 메사를 형성하고 또한 콜렉터 접촉층의 일부분을 노출시키도록 제 2 식각이 시행된다. 베이스 접촉영역위에는 베이스 전극이 형성된다. 에미터 전극은 메사의 상부에 형성되며, 콜레터 전극은 콜레터 접촉층의 노출된 부분상에 형성된다. 따라서 이질접합 바이폴라 트랜지스터의 주요 부분들이 구성된다.
이 이질접합 바이폴라 트랜지스터에서, AlGaAs에미터층의 금지 밴드갭은 GaAs베이스층의 것보다 더크다. 그러므로, 이러한 형의 이질접합 바이폴라 트랜지스터를 "광역갭 에미터 바이폴라 트랜지스터"라 칭한다. 근본적으로, 광역갭 에미터 바이폴라 트랜지스터는 동질접합 바이폴라 트랜지스터보다 더높은 에미터 효율을 가질 수 있다. 왜냐하면, 베이스로 부터 에미터로 흐르는 정공들(에미터에 대한 소수 캐리어들)은 평형 밴드내의 더 높은 장벽에 의해 차단되기 때문이다.
그러나 실제로, 에미터 효율은 에미터-베이스 접합공핍층내에서 발생된 재결합 전류에 의해 상대적으로 감소된다. 이질접합 바이폴라 트랜지스터의 전류이득 hFE는 재결합전류에 의해 영향을 받는다.
일반적으로, 재결합 전류는 에미터와 베이스층들의 결정의 질과 AlxGa1-xAs그래이딩층등의 x값과 두께에 따라 결정된다.
구체적으로, 상술한 구조를 갖는 이질접합 바이폴라 트랜지스터에서는 에미터-베이스 접합이 결정층들을 외측으로 노출시킨 영역을 갖고 있다. 그 때문에 표면상태가 쉽게 오염, 손상등이 될 수 있어 재결합 중심의 밀도가 커지게 되므로 결국, 재결합 전류가 높게 발생하게 된다.
상기 이질접합 바이폴라 트랜지스터에서는 베이스저항성분을 효율적으로 감소시키도록 베이스층의 일부분을 노출시키도록 에미터 접촉층과 에미터층의 일부분을 식각시켜야만 한다. 만일 상기 식각을 하지 않을경우, 에미터 접촉층이나 에미터 층상에 베이스 전극을 형성해야만 되고 또한 베이스전극과 베이스층을 p-형 불순물로 도우핑시켜 AlGaAs층이 영역을 통하여 전기적으로 연결시켜야만 한다. 만일 베이스 전극을 AlGaAs층상에 형성할 경우, 그들간의 접촉저항율은 비교적 높아진다. 이것은 금속-AlGaAs접합의 장벽높이가 AlGaAs의 더 넓은 밴드갭으로 인해 금속-GaAs접합의 장벽높이보다 더 높기 때문이다. 또다른 이유는 금속과 AlGaAs간의 절연체로 작용하는 산화물이 AlGaAs층의 표면에서 쉽게 형성되기 때문이다. 만일 상술한 효과를 방지하도록 p-형 도전성으로 변환되도록 에미터 영역의 한 영역내에 p-형 불순물을 도우핑시킴으로서 에미터 접촉층상에 베이스 전극을 형성할 경우, 전자들과 정공들은 n-형 및 p-형 상부 GaAs영역들간의 접합을 통하여 흘러 에미처 효율을 감소시켜 준다. 결과적으로, 베이스층과 에미터층간의 계면의 주변 또는 특히 그레이딩층을 노출시키는 것이 베이스 저항성분을 감소시키기 위해 상술한 이질접합 바이폴라 트랜지스터의 구조에서는 중요하다.
본 발명의 목적은 이질접합 바이폴라 트랜지스터의 에미터-베이스 접합의 노출된 주변영역내의 재결합전류를 방지하므로서 트랜지스터의 에미터 효율과 전류 이득을 개선하는데 있다.
본 발명의 이러한 목적들 및 기타 목적들은 제 1 도 전형의 제 1 반도체층과, 제 1 반도체층상의 제 1 도 전형에 반대되는 제 2 도전형위 제 2 반도체층과, 제 2 반도체층상에서 제 1 도전형이며, 제 2 반도체층과 이질접합을 형성하며 또한 제 2 반도체층의 것보다 더 넓은 밴드갭을 갖는 반도체로서 제 2 반도체층의 일부분이 겹쳐지지 않는 제 3 반도체층과, 제 3 반도체층에 의해 겹쳐지지 않는 제 2 반도체층의 부분과 제 3 반도체층간의 전체 경계를 따라 제 2 도전형을 가짐으로서 제 1 도전형의 제 2 반도체층과 제 2 도전형의 제 3 반도체층에 의해 형성된 접합의 외주변이 반도체층들을 외부로 노출시키지 않는 그러한 제 3 반도체층의 영역과, 제 1 반도체층과 전기적으로 연결된 제 1 전극과, 제 2 반도체층위에서 그와 접촉되는 제 2 전극과, 그리고 제 1 도전형의 제 3 반도체층위의 제 3 전극층을 포함하는 바이폴라 트랜지스터에 의해 성취된다.
제 2 도전형을 갖는 제 3 반도체층의영역은 제 1 도전형을 갖는 제 3 반도체층을 전체적으로 둘러싸고 있느한편, 전자는 후자를 부분적으로 둘러싸서 절연영역이 형성될 수 있으므로 결국 절연영역과 함께 전자는 완전히 후자를 둘러싸게 된다.
통상적으로 제 1 도전형의 제 3 반도체층은 에미터로서 사용된다. 그러나, 만일 제 1 도전형의 제 1 반도체층 역시 제 2 도전형의 제 2 반도체층과 이질접합을 형성하고 또한 제 2 반도체층의 밴드갭보다 더 넓은 밴드갭을 갖는 반도체일경우, 제 1 도전형의 제 1 반도체층은 에미터로서 사용될 수도 있다. 이경우에, 트랜지스터는 이중 이질접합 바이폴라 트랜지스터이다. 제 1 반도체층이 이중이질접합 바이폴라 트랜지스터내의 에미터로서 사용될때, 제 3 반도체층의 제 2 도전형의 영역은 콜렉터와 베이스간에 나타나는 전압이 삭감(reduction)되는 것을 방지하는 역할을 유용하게 하는데, 이는 몇가지 경우에 문제점을 발생시킬수 있다. 특히 순방향 바이어스가 그들간에 걸릴때 문제가 발생된다. 만일 콜렉터와 베이스간에 나타나는 전압이 삭감될 경우, 트랜지스터는 쉽게 포하상태로 들어갈 것이다. 따라서, 고주파성능 예를들어, 논리게이트의 스위칭 시간을 더 길게 해주게 될것이다.
본 발명은 또한 제 1 도전형의 제 1 반도체층을 형성하는 단계와, 제 1 반도체층상에 제 1 도전형에 반대되는 제 2 도전형의 제 2 반도체층을 형성하는 단계와, 제 2 반도체층과 이질 접합을 형성하며 또한 제 2 반도체층의 밴드갭보다 더 넓은 밴드갭을 갖는 반도체층으로서, 제 2 반도체층상에 제 1 도전형의 제 3 반도체층을 형성하는 단계와, 제 2 반도체층의 일부분이 노출되고 제 3 반도체층에 의해 겹쳐지지 않도록 제 3 반도체층의 일부분을 선택적으로 제거하는 단계와, 제 3 반도체층의 영역의 도전형을 제 2 도전형으로 변환시키도록 제 3 반도체층과 제 2 반도체층의 노출된 부분간의 전체 경계를 따라 연장되는 제 3 반도체층의 영역내로 불순물을 도우핑시키는 단계와, 제 1 반도체층과 전기적으로 연결된 제 1 전극을 형성하는 단계와, 노출된 영역내의 제 2 반도체층위에서 그와 접촉상태로 제 2 전극을 형성하는 단계와, 그리고 제 3 반도체층위에 제 3 전극을 형성하는 단계를 포함하는 바이폴라 트랜지스터를 제조하기 위한 방법에 관한 것이다.
본 발명을 좀더 쉽게 이해하기 위해 도면을 참조하여 본 발명을 설명하기 전에 종래 기술을 설명하면 다음과 같다.
제 1 도는 전술한 바와같이 종래의 기술에서 이질접합 바이폴라 트랜지스터의 개략 측단면도이다. 제 1 도에서, 참조번호 1은 반절열 GaAs기판을 나타내며, 2는 n+-형 GaAs콜렉터 접촉층, 3은 n-형 GaAs콜렉터층, 4는 p+-형 GaAs베이스층, 5는 n-형 AlxGa1-xAs그래이딩층, 6은 n-형 Al0.3Ga0.5As에미터층, 7은 n+-형 GaAs에미터 접촉층, 8은 p+-형 베이스 접촉영역, 9는 에미터전극, 10은 베이스전극, 그리고 11은 콜렉터 전극을 나타낸다.
제 1 도에 보인 바와같이, 상부 메사는 베이스층 4의 일부분이 노출되고 그위에 베이스 저항을 감소시키도록 베이스 전극 10이 형성되는 식으로 형성된 층들 5 내지 7을 포함한다. 다른 한편 베이스층 4와 그레이딩층 5간의 계면의 주변이 반도체층들 외측으로 노출되기 때문에, 재결합 중심들을 구성할 수도 있는 표면오염, 손상등을 받기 쉽다.
에미터-베이스 접합의 노출된 주변의 영향들을 조사하기 위해 제 1 도에서 전술한 이질접합 바이폴라 트랜지스터의 에미터-베이스 접합의 면적대 주변기장의 비 s에 상관하는 이질접합 바이폴라 트랜지스터의m값을 결정하여 제 2 도에 도시한다. 이 경우에, 콜렉터 접촉층 2의 케이러 농도는 6x1018cm-3이고, 콜렉터층은 3은 1x1017cm-3, 베이스층 4는 1x1019cm-3, 그레이딩층 5는 5x1017cm-3, 에미터층 6은 5x1017cm-3, 그리고 에미터 접촉층 7은 6x1019cm-3이다. 여기서m값은 다음과 같이 정의되는 이상인수임이 주목된다.
베이스 전류 IB는 다음과 같은 공식에 의해 베이스로부터 에미터로 주입된 정공전류 IP와 표면재결합 전류 IS의 합으로 나타낸다.
IB≒IP+IS
이공식은 각 전류성분을 에미터-베이스전압 VBE로서 나타냄으로서 다음 공식으로 변환될 수 있다.
IB=IPOexp(qVBE/KT)+ISOexp(qVBE/KT)
여기서 IPO와 ISO는 각각 에미터-베이스 전압 VBE가 O,q가 기본 전하, K는 볼츠만상수, T가 절대온도일 때 정공전류 IP와 표면재결합 전류 IS가 된다. 만일 베이스전류 IB를 다음 공식으로 나타내다고 가정하면 :
IBIOexp(qVBE/mKT)
여기서, IO는 에미터-베이스 전압 VBE가 0일때 베이스전류 IB이고, 그리고m은 이상인자,m값은 1과 2사이의 값을 갖는다.m값이 2의 값에 가까우면 가까울수록 재결합전류 성분은 더 커진다.
제 2 도는m값이 비 s에 대해 거의 선형이다. 즉, 재결합 전류는 에미터-베이스 접합의 면적대 주변기장의 비가 더 커기기 때문에 증가된다. 이것은 재결합 전류 발생이 주로 에미터-베이스 접합의 노출된 주변근처에서 발생함을 나타낸다.
제 3 도는 본 발명에 의한 이질접합 바이폴라 트랜지스터의 개략적인 예이다. 제 3 도에서 참조번호 21은 1x1018cm-3의 캐리어 농도를 갖는n+-형 GaAs기판을 나타내며, 22는 2x1018cm-3의 캐리어 농도와 180nm, 의 두께를 갖는 n+-형 GaAs콜렉터층, 23은 1x1017cm-3의 캐리어 농도와 365nm의 두께를 갖는 n-형 GaAs층, 24는 1x1019cm-3의 캐리어 농도와 100nm의 두께를 갖는 p+-형 GaAs베이스층, 25는 1x1017cm-3의 캐리어 농도와 40nm의 두께를 갖는 n-형 AlXGa1-XAs(x=0 내지 0.3)그레이딩층, 여기서 격자상수 값 x는 GaAs층에 24와 경계에서 Al0.3Ga0.5As층 26과의 경계까지 0에서 0.3까지 점차적으로 변화함. 26은 1x1017cm-3의 캐리어 농도와 150nm의 두께를 갖는 n-형 AlGaAs에미터층, 27은 2x1018cm-3의 캐리어농도와 92nm의 두께를 갖는 n+-형 GaAs에미터 접촉층, 28은 p+-형 도우프된 베이스 접촉영역, 29는 금게루마늄/금(AuGe/Au)에미터전극, 30은 금/아연/금(Au/Zn/Au)베이스 전극, 그리고 31은 AuGe/Au콜렉터 전극을 각각 나타낸다. p+-형 베이스 접촉영역 28은 n-형 AlGaAs그레이딩층 25모든 둘레에 연장된다.
제 3 도에 보인 장치와 제 1 도에 보인 장치간의 중요한 차이는 n-형 그레이딩층 25와 p-형 베이스층 26간에 형성된 에미터-베이스 접합의 능동영역이 제 3 도의 반도체층들 외부로 노출되지 않도록 p+-형베이스 접촉영역 28이 AlGaAs그레이딩층 25의 전체 주변 영역내로 연장된다는 것이다. 에미터-베이스 접합의 능동영역은 사각형으로 2㎛x5㎛의 크기를 갖고 있다. p+-형 AlGaAs영역 25A와 n-형 AlGaAs그레이딩층 25의 몸체간에 형성된 높은 장벽으로 인해 많은 재결합 중심들이 존재할 경우 캐리어들이나 전자들이 p+-형 AlGaAs영역 25로 들어가지 못하므로 그에의해 재결합전류 발생이 방지되어 개선된 에미터효율과 그에따라 전류이득을 얻을 수 있다.
제 4 도는 제 3 도의 도면의 단면도로서 제 3 도의 이질접합 바이폴라 트랜지스터의 개략밴드 도면이다. 제 4 도에서, 상부 박판은 도전밴드 EC를 나타내며, 하부박판은 평형밴드 EV, 그리고 참조기호들 E는 에미터영역, B는 베이스영역, 그리고 C는 콜렉터 영역을 제각기 나타낸다. 제 4 도에 보인 바와같이, 에미터 영역의 밴드갭은 AlGaAs와 GaAs간의 이질접합으로 인해 넓다. 도전밴드에서 베이스 영역 B의 양측과 콜렉터 영역 C의 일부에서의 언덕들이나 높은 장벽들 H는 p+-형 베이스 접촉영역 28의 일부분에 해당하며, 그리고 가장높은 언덕들 또는 장벽들은 p+-형 AlGaAs영역 25A와 일치한다. 그러한 도전 밴드내의 높은 언덕들은 AlGaAs의 넓은 밴드갭으로 인해 형성된다.
에미터 전류는 주로 양측면에 높은 에너지 언덕들 또는 장벽들로 인해 에미터(특히, 그레이딩)와 베이스층들의 내측부분(이 부분은 능동부분으로 간주될 수 있다)을 통해 흐른다. 결과적으로, 에미터(또는 그레이딩)와 베이스층들간의 계면의 노출된 주변 영역들에서 재결합 전류의 발생이 방지된다. 왜냐하면, 재결합 전류를 발생시킬 수 있는 전자들은 그들 주변영역들로 들어갈 수 없기 때문이다. 결국, 고에미터 효율과 그에따른 고전류이득 hFE를 제 3 도에 보인 바와같은 이질접합 바이폴라 트랜지스터에서 얻을수 있다.
제 5 도는 제 3 도에 보인 이질접합 바이폴라 트랜지스터의 에미터-베이스 접합영역대 주변기장의 비 s에 상관하는m값을 나타낸다. 제 5 도에서, 이 경우에는m값은 비 s에 거의 의존하지 않음을 알 수 있다. 따라서, 표면상태들 즉, 오염, 손상등을 포함하여 노출된 주변영역으로부터의 표면 재결합 전류 발생 또는 악영향들은 본 발명에 의한 이질접합 바이폴라 트랜지스터에서 거의 모두 재거된다.
제 3 도의 이질접합 바이폴라 트랜지스터의 주요부분의 제조는 다음과 같이 수행될 수 있다. 기판 21상에는 콜렉터 접촉층 22, 콜렉터층 23, 베이스층 24, 그레이딩층 25, 에미터층 26, 그리고 에미터 접촉층 27이 연속적으로 성장된다. 그다음, 일차적으로 에미터층 26상의 그레이딩층 25의 일부분을 노출시키도록 에미터 접촉층 27과 에미터층 26을 전형적으로 포함하는 메사를 형성하고 또한 에미터층 26상의 그레이딩층 25의 일부분을 노출 시키도록 식각이 수행된다.
일차 식각에서, 적어도 GaAs에미터 접촉층 27은 식가할시에 제거되어야 한다. 왜냐하면, 추후 주입공정에 의해 n+-형과 p+-형 GaAs영역간에 접합이 형성되어 그를통해 전자가 비교적 쉽게 흐르게 되어 재결합전류가 발생하는 원인이되고, 그에따라 에미터 효율이 감소되기 때문이다. 베이스 전극 30이 형성될 베이스층 24의 노출된 부분의 영역속으로 Be 또는 Mg이온들을, Be이온의 경우 40KeV로 그리고 Mg의 경우 120KeV로 1x1016cm-2의 주입량으로 주입한다음 활성화를 위해 20분동안 700℃로 소결시켜 p+-형 AlGaAs영역 25A, p+-형 GaAs영역 24A, 그리고 p+-형 GaAs영역 23A를 포함하는 p+-형베이스 접촉영역 28을 형성한다. p+-형 AlGaAs영역 25A의 일부를 제거하고 또한 p+-형 AlGaAs영역 25A의 제거된 부분밑에 p+-형 GaAs영역 24A의 일부분을 노출시키도록 2차 식각을 수행한다. 2차 식각에서, p+-형 GaAs영역 24A는 그의 일부 두께가 제거되어도 좋지만, p+-형 GaAs영역 24A는 그의 전체가 두께가 제거되어서는 안된다. 왜냐하면 베이스전극 30은 베이스 층의 노출된 영역상에 형성되어야만 하기 때문이다. 베이스 전극 30을 형성하기 위해, 티타늄, 플라티늄 그리고 금(Ti/Pt/Au)은 p+-형 GaAs영역 23A의 노출된 부분상에 연속적으로 증착되어 패턴된다. 에미터 전극 29는 메사의 상부 또는 에미터 접촉층 27상에 형성되며, 또한 콜렉터 전극 31은 기판 21의 하부측상에 형성된다. 이 전극들 29와 31은 AuGe/Au로 제조된다.
제 6 도는 본 발명의 또다른 실시예를 나티낸다. 제 6 도에서, 제 3 도의 것과 동일부분은 제 3 도와 동일 참조번호로 나타낸다. 이 이질접합 바이폴라 트랜지스터는 제 3 도에 보인 것과 동일하나 베이스층의 노출된 부분은 베이스층의 능동영역을 전체적으로 둘러싸지 않는다. 다른 방법으로 적어도 베이스층과 그레이딩층을 가로질러 절연층 32을 두고 그리고 베이스층의 노출된 부분과 일치하도록 형성된p+-형 도우프 영역 28와 함께 절연영역 32가 베이스층과 그레이딩층의 능동영역들을 전체적으로 둘러싸게 하여 결국 p+-형 베이스층과 n-형 영역의 그레이딩층간의 접합이 반도체층들을 외부로 노출시키지 않게 할 수 있다. 절연층 32에서, 재결합 전류를 발생시킬 수 있는 전자들이나 정공들이나 정공들이 그내에 들어갈 수 없기때문에 재결합 전류는 발생하지 않는다. 그러므로 에미터-베이스 접합 공핍층내의 표면재결합 전류 발생 또한 제 6 도의 이질접합 바이폴라 트랜지스터내에서 방지될 수 있다.
절연영역 32은 예를들어 그내의 산소(O2)이온들을 주입시켜서 형성할 수도 있다.
Claims (11)
- 제 1 도전 (n)형의 제 1 반도체층(23)과, 상기 제 1 반도체층(23)상의 제 1 도전(n)형에 반대되는 제 2 도전(p+)형의 제 2 반도체층(24)과, 제 2 반도체층(24)상에서 제 1 도전(n)형이며, 제 2 반도체층(24)과 이질접합을 형성하며 또한 제 2 반도체층의 것보다 더 넓은 밴드갭을 갖는 반도체로서 제 2 반도체층의 일부분이 겹쳐지지 않는 제 3 반도체층(25,26)과, 제 3 반도체층(25,26)에 의해 겹쳐지지 않는 제 2 반도체층(24)의 부분과 제 3 반도체층(25,26)간의 전체경계를 따라 제 2 도전(p+)형을 가짐으로서 제 2 도전(p+)형의 제 2 반도체층(24)과 제 1 도전형의 제 3 반도체층(25,26)에 의해 형성된 접합의 외주변이 외부로 노출되지 않도록된 그러한 제 3 반도체층의 영역(25A)과, 제 1 반도체층(23)과 전기적으로 연결된 제 1 전극(31)과, 제 2 반도체층(24)위에서 그와 접촉되는 제 2 전극(30)과, 그리고 제 1 도전(n)형의 제 3 반도체층(25,26)위의 제 3 전극층(29)을 포함하는 것이 특징인 이질접합 바이폴라 트랜지스터.
- 제 1 항에서, 제 2 도전(p+)형을 갖는 상기 제 3 반도체층(25,26)의 상기 영역(25A)이 제 1 도전(n)형을 갖는 제 3 반도체층(25)의 나머지 영역(25)을 완전히 둘러싸고 있는 것이 특징인 이질접합 바이폴라 트랜지스터.
- 제 1 항에서, 제 2 도전(p+)형의 상기 제 2 반도체층(24)과 제 1 도전형의 상기 제 3 반도체층(25)에 의해 형성된 잡합이 제 2 도전형을 갖는 상기 제 3 반도체층의 절연영역(32) 또는 상기 영역(28)에 의해 완전히 둘러싸이도록 상기 제3 및 제 2 반도체층들의 영역내에 형성된 절연층(32)을 더 포함하는 것이 특징인 이질접합 바이폴라 트랜지스터.
- 제 1 항에서, 상기 제 3 반도체층(25,26)은 상기 제 2 반도체층(24)과 상기 제 3 반도체층의 몸체(26)간의 그레이딩 반도체층(25)과 상기 제 3 반도체층의 몸체(26)를 포함하며, 또한 상기 그레이딩 반도체층(25)은 상기 제 2 반도체층(24)의 격자상수와 상기 제 3 반도체층의 상기 몸체(26)의 격자상수간에서 점진적으로 변화하는 격자상수(X값)를 갖고 있는 것이 특징인 이질접합 바이폴라 트랜지스터
- 제 1 항에서, 상기 제 3 반도체층(25,26)과 상기 제 3 전극(29)간의 제 1 도전형의 제 4 반도체층(27)을 더 포함하되, 상기 제 4 반도체층은 상기 제 3 반도체층(25,26)의 것보다 도우프된 불순물의 농도가 더 높은 것이 특징인 이질접합 바이폴라 트랜지스터.
- 제 1 항에서, 제 2 도전(p+)형을 갖는 상기 제 3 반도체층(25,26)의 상기 영역(25A)과, 제 2 도전(p+)형을 갖는 상기 제 3 반도체층의 상기 영역(25A)바로 아래의 상기 제 2 반도체층(24)의 영역(24A)과, 그리고 상기 제 3 반도체층에 의해 겹쳐지지 않는 상기 제 2 반도체층(25)의 상기부분(24A)이 제 1 도전(n)형을 갖는 제 3 반도체층(25) 바로 아래의 상기 제 2 반도체층(24)의 나머지 영역의 것보다 더 높은 도우프된 불순물 농도를 갖는 것이 특징인 이질접합 바이폴라 트랜지스터.
- 제 1 항에서, 상기 제1 및 제 2 반도체층(23, 24)들은 갈리움 아세나이드이고 또한 상기 제 3 반도체층(25,26)은 알미늄 갈리움 아세나이드인 것이 특징인 이질접합 바이폴라 트랜지스터.
- 제 1 항에서, 상기 제 1 반도체층(23)은 상기 제 2 반도체층(24)과 이질접합을 형성하며 또한 상기 제 2 반도체층(24)의 것보다 더 넓은 밴드갭을 갖는 반도체인 것이 특징인 이질접합 바이폴라 트랜지스터.
- 제 8 항에서, 상기 제1 및 제 3 반도체층(23, 25)들은 알미늄 갈리움 아세나이드이고 그리고 제 2 반도체층(24)은 갈리움 아세나이드인 것이 특징인 이질접합 바이폴라 트랜지스터.
- 제 1 도전(n)형의 제 1 반도체층(23)을 형성하는 단계와, 제 1 반도체층(23)상에 제 1 도전(n)형에 반대되는 제 2 도전(p+)형의 제 2 반도체층(24)을 형성하는 단계와, 제 2 반도체층(24)과 이질접합을 형성하며 또한 제 2 반도체층의 밴드갭보다 더 넓은 밴드갭을 갖는 반도체층으로서 제 2 반도체층(24)상에 제 1 도전(n)형의 제 3 반도체층(25,26)을 형성하는 단계와, 제 2 반도체층(24)의 일부분이 노출되고, 제 3 반도체층(25)에 의해 겹쳐지지 않도록 제 3 반도체층의 일부분을 선택적으로 제거하는 단계와, 제 3 반도체층(25)의 영역(25A)의 도전형을 제 2 도전(p+)형으로 변환시키도록 제 3 반도체층(25,26)과 제 2 반도체층(24)의 노출된 부분간의 전체 경계를 따라 연장되는 제 3 반도체층(25)의 영역(25A)내로 불순물을 도우핑시키는 단계와, 제 1 반도체층(23)과 전기적으로 연결된 제 1 전극(31)을 형성하는 단계와, 노출된 영역(28)내의 제 2 반도체층(24)위에서 그와 접촉상태로 제 2 전극(30)을 형성하는 단계와, 그리고 제 3 반도체층(25)위에 제 3 전극층(29)을 형성하는 단계를 포함하는 것이 특징인 이질접합 바이폴라 트랜지스터의 제조방법.
- 제10항에서, 상기 제 3 반도체층(25)과 상기 제 2 반도체층(24)간의 경계의 능동영역이 상기 절연부분(32)들과 상기 도우프된 영역에 의해 전체적으로 둘러싸여 있도록 제3 및 제 2 층들의 부분(24,25)들을 절여시켜주는 단계를 더 포함하는 것이 특징인 이질접합 바이폴라 트랜지스터의 제조방법.
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