JPS6249659A - ヘテロ接合バイポ−ラトランジスタおよびその製造方法 - Google Patents
ヘテロ接合バイポ−ラトランジスタおよびその製造方法Info
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- JPS6249659A JPS6249659A JP19078185A JP19078185A JPS6249659A JP S6249659 A JPS6249659 A JP S6249659A JP 19078185 A JP19078185 A JP 19078185A JP 19078185 A JP19078185 A JP 19078185A JP S6249659 A JPS6249659 A JP S6249659A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は超高速・超高周波トランジスタとして有望なヘ
テロ接合バイポーラトランジスタに関するものである。
テロ接合バイポーラトランジスタに関するものである。
従来の技術
近年、バイポーラトランジスタのエミッタをベースより
もバンドギャップの大きい材料としたヘテロ接合バイポ
ーラトランジスタは超高速・超高周波トランジスタの有
力候補の一つとして研究がさかんに行われるにいたって
いる。
もバンドギャップの大きい材料としたヘテロ接合バイポ
ーラトランジスタは超高速・超高周波トランジスタの有
力候補の一つとして研究がさかんに行われるにいたって
いる。
以下図面を参照しながら、従来のヘテロ接合バイポーラ
トランジスタ（以下ＨＢＴ）について説明する。
トランジスタ（以下ＨＢＴ）について説明する。
第４図（ａ）は従来のエミッタが上方に位置した正常型
のＨＢＴの構造を示し、第４図（ｂ）はトランジスタサ
イズを小さくして高速化をはかるためにコレクタ面積を
小さくする工夫を行ったものである。
のＨＢＴの構造を示し、第４図（ｂ）はトランジスタサ
イズを小さくして高速化をはかるためにコレクタ面積を
小さくする工夫を行ったものである。
第４図（ａ）と（ｂ）において、１は基板、２は高ドー
プのｎ型にした層、３はｎ型にドープしたコレクタ層、
４は高ドープのｐ型のベース層、５はｎ型にドープした
バンドギャップの大きい材料のエミッタ層、６は高ドー
プのｎ型のキャンプ層、７はエミッタ電極、８はベース
電極、９はコレクタ電極、ｌＯは高ドープのｐ型の領域
、１１はイオン注入による絶縁領域である。
プのｎ型にした層、３はｎ型にドープしたコレクタ層、
４は高ドープのｐ型のベース層、５はｎ型にドープした
バンドギャップの大きい材料のエミッタ層、６は高ドー
プのｎ型のキャンプ層、７はエミッタ電極、８はベース
電極、９はコレクタ電極、ｌＯは高ドープのｐ型の領域
、１１はイオン注入による絶縁領域である。
以上のように構成されたＨＢＴについてエミッターベー
ス、ベース−コレクタの接合容量の面から以下その動作
について説明する。
ス、ベース−コレクタの接合容量の面から以下その動作
について説明する。
ＨＢＴの高速動作の指標であるｆ７およびｒ。
は次のように表わされる。
ここに、Ｉｃはコレクタ電流、Ｗ、はベース中、ＶＳｔ
はコレクタ領域の電子の走向速度、ｌはコレクタの空乏
層の巾、ＣＥＩはエミッターベース間容量、Ｃｃ、はコ
レクターベース間容量、ＣＰは浮遊容量、Ｗｌｌはベー
ス中、Ｄ、はベースでの電子の拡散係数、ｑ、には自然
定数、Ｔは絶対温度である。
はコレクタ領域の電子の走向速度、ｌはコレクタの空乏
層の巾、ＣＥＩはエミッターベース間容量、Ｃｃ、はコ
レクターベース間容量、ＣＰは浮遊容量、Ｗｌｌはベー
ス中、Ｄ、はベースでの電子の拡散係数、ｑ、には自然
定数、Ｔは絶対温度である。
ＨＢＴでは、エミッタをベースよりもバンドギャップの
大きい材料にすることによりベースからエミッタへのホ
ールのリークがおさえられるので、通常のバイポーラト
ランジスタと反対にベースを高ドーピング、エミッタと
コレクタを低ドーピングにすることができる。このこと
によりトランジスタの高速・高周波化にとって重要なベ
ース抵抗の低減をはかることができ、ｆ、が大きくなる
。
大きい材料にすることによりベースからエミッタへのホ
ールのリークがおさえられるので、通常のバイポーラト
ランジスタと反対にベースを高ドーピング、エミッタと
コレクタを低ドーピングにすることができる。このこと
によりトランジスタの高速・高周波化にとって重要なベ
ース抵抗の低減をはかることができ、ｆ、が大きくなる
。
さらに、一般にバイポーラトランジスタにおいてはＣＥ
Ｉ、ＣＣ１は接合容量のドーピングによる因子ＣＨＩ
（ｎ、 ｈ）、Ｃｃｗ （ｎ、ｈ）と接合面積Ａ。３
、ＡＣＩとの積で表わされる。ＨＢＴでは、エミッタ、
コレクタが低ドープ、ベースが高ドープになっているた
め、ＣＨＩ （ｎ、ｈ） 、Ｃｃｍ （ｎ、ｈ）はエミ
ッタ、コレクタのドーピングにのみ依存しＣｔｌ、ＣＣ
Ｉは次のようになる。
Ｉ、ＣＣ１は接合容量のドーピングによる因子ＣＨＩ
（ｎ、 ｈ）、Ｃｃｗ （ｎ、ｈ）と接合面積Ａ。３
、ＡＣＩとの積で表わされる。ＨＢＴでは、エミッタ、
コレクタが低ドープ、ベースが高ドープになっているた
め、ＣＨＩ （ｎ、ｈ） 、Ｃｃｍ （ｎ、ｈ）はエミ
ッタ、コレクタのドーピングにのみ依存しＣｔｌ、ＣＣ
Ｉは次のようになる。
ＣＥＩ ＱＣＪ Ｈｔ ・Ａ Ｅｌ、 Ｃｃｍ ｏｃ
ＪＨ（・Ａ （１１従って、ＨＢＴでは通常のバイポ
ーラトランジスタに比べてＣＥＩ、Ｃｃｌｌが小さくな
りｆ、の増大が可能となる。さらにトランジスタのサイ
ズを小さくしてＡＥｌ、Ａｃｌ１を小さくすることによ
り、ＣＥ ＩＩ ＋ＣＣＩを小さくすることができるの
でより高速・高周波化が可能となる。
ＪＨ（・Ａ （１１従って、ＨＢＴでは通常のバイポ
ーラトランジスタに比べてＣＥＩ、Ｃｃｌｌが小さくな
りｆ、の増大が可能となる。さらにトランジスタのサイ
ズを小さくしてＡＥｌ、Ａｃｌ１を小さくすることによ
り、ＣＥ ＩＩ ＋ＣＣＩを小さくすることができるの
でより高速・高周波化が可能となる。
第４図＋８）の構成ではエミッタ面積ＡＥ、はフォトリ
ソグラフィーにより小さくできるが、コレクタ面積Ａｃ
３はＡＥＩはど小さくできない。第４図（ｂ）はこの点
を解決するために考案されている構造であり、酸素イオ
ンを深く注入することによりコレクタ層の部分１１を絶
縁化し、Ａｃｔを小さくし高速化をはかっている。
ソグラフィーにより小さくできるが、コレクタ面積Ａｃ
３はＡＥＩはど小さくできない。第４図（ｂ）はこの点
を解決するために考案されている構造であり、酸素イオ
ンを深く注入することによりコレクタ層の部分１１を絶
縁化し、Ａｃｔを小さくし高速化をはかっている。
発明が解決しようとする問題点
しかしながら、第４図中）のような構成ではイオン注入
により多層構活の内部の特定の箇所に絶縁領域をつくる
のでその製法とともに質の良い絶縁領域をつくるのが難
しいという問題点があった。
により多層構活の内部の特定の箇所に絶縁領域をつくる
のでその製法とともに質の良い絶縁領域をつくるのが難
しいという問題点があった。
本発明は上記問題点に鑑み、第４図中）の１１に対応す
る部分に質の良い絶縁領域を有する新しい構造のＨＢＴ
及びその製造方法を提供しようとするものである。
る部分に質の良い絶縁領域を有する新しい構造のＨＢＴ
及びその製造方法を提供しようとするものである。
問題点を解決するための手段
上記問題点を解決するために本発明のヘテロ接合バイポ
ーラトランジスタは、高ドープのｎ型の下地の上に、下
地と格子整合する半導体材料のｎ型にドープした層であ
ってその部分（ｎ ９Ｍ域）を残してその残りを上下に
つきぬけた絶縁性の領域にかえた層と、その上に格子整
合する半導体材料のｎ型にドープした層であって下地の
当該ｎＳＩ域を含む領域をコレクタ領域として残しその
残りを高ドープのｐ要領域に変えた層と、その上に格子
整合する半導体材料の高ドープのｐ型ベース層と、その
上にコレクタ部分の上部に位置するベースよりもバンド
ギャップの大きい格子整合する半導体材料からなるｎ型
にドープしたエミッタ層とを、少なくとも有することを
特徴とする。
ーラトランジスタは、高ドープのｎ型の下地の上に、下
地と格子整合する半導体材料のｎ型にドープした層であ
ってその部分（ｎ ９Ｍ域）を残してその残りを上下に
つきぬけた絶縁性の領域にかえた層と、その上に格子整
合する半導体材料のｎ型にドープした層であって下地の
当該ｎＳＩ域を含む領域をコレクタ領域として残しその
残りを高ドープのｐ要領域に変えた層と、その上に格子
整合する半導体材料の高ドープのｐ型ベース層と、その
上にコレクタ部分の上部に位置するベースよりもバンド
ギャップの大きい格子整合する半導体材料からなるｎ型
にドープしたエミッタ層とを、少なくとも有することを
特徴とする。
また、本発明のヘテロ接合バイポーラトランジスタの製
造方法は、高ドープのｎ型の下地の上に、下地と格子整
合する半導体材料のｎ型にドープした層とその層の上に
界面が空気に触れないように保護層を続けてエピタキシ
ー形成し、当該ｎ型にドープした層の部分（ｎ ９Ｍ域
）を残してその残りを絶縁性の領域にかえた後、エピタ
キシー装置の中で空気に触れないように保護層を除去し
、当該層の上に、格子整合する、ｎ型にドープしたコレ
クタ層、ｐ型にドープしたベース層とｎ型にドープした
エミッタ層を順次エピタキシー形成し、当該ｎ型領域を
含むように位置したコレクタ層、ベース層とエミッタ層
の層状構造からなるトランジスタ構成部である柱状部分
の周辺部あるいは当該柱状部の周辺部のエミッタ層をベ
ース層までのぞいた当該柱状部の周辺部を当該絶縁性の
領域に接するように高ドープのｐ要領域にかえて製造す
ることを特徴とする。
造方法は、高ドープのｎ型の下地の上に、下地と格子整
合する半導体材料のｎ型にドープした層とその層の上に
界面が空気に触れないように保護層を続けてエピタキシ
ー形成し、当該ｎ型にドープした層の部分（ｎ ９Ｍ域
）を残してその残りを絶縁性の領域にかえた後、エピタ
キシー装置の中で空気に触れないように保護層を除去し
、当該層の上に、格子整合する、ｎ型にドープしたコレ
クタ層、ｐ型にドープしたベース層とｎ型にドープした
エミッタ層を順次エピタキシー形成し、当該ｎ型領域を
含むように位置したコレクタ層、ベース層とエミッタ層
の層状構造からなるトランジスタ構成部である柱状部分
の周辺部あるいは当該柱状部の周辺部のエミッタ層をベ
ース層までのぞいた当該柱状部の周辺部を当該絶縁性の
領域に接するように高ドープのｐ要領域にかえて製造す
ることを特徴とする。
作用
本発明の構成では、ヘテロ接合バイポーラトランジスタ
のキャリア濃度に依存する容量が小さくできることに加
えて、エミッタの面積がフォトリソグラフィーにより小
さくできかつベース層とつながった高ドープのｐ型領域
の下に絶縁領域を確実に導入できることによりコレクタ
面積も確実に小さくできるので接合面積に依存する容量
成分を小さくでき、全体としてエミッターベース接合容
量およびベース−コレクタ接合容量を著しく小さくでき
る。これによりトランジスタの高速・高周波化をはかる
ことができる。
のキャリア濃度に依存する容量が小さくできることに加
えて、エミッタの面積がフォトリソグラフィーにより小
さくできかつベース層とつながった高ドープのｐ型領域
の下に絶縁領域を確実に導入できることによりコレクタ
面積も確実に小さくできるので接合面積に依存する容量
成分を小さくでき、全体としてエミッターベース接合容
量およびベース−コレクタ接合容量を著しく小さくでき
る。これによりトランジスタの高速・高周波化をはかる
ことができる。
本発明の製造方法を用いれば、従来の方法ではイオン注
入により層状構造の深部の特定の箇所を絶縁化すること
が難しくかつ絶縁化後のイオン注入、拡散などによる高
ドープのｐ要領域の形成時に、形成された絶縁領域が変
成を受は質がおちるおそれがあるのに対して、確実にこ
の部分に良質の絶縁領域を導入できるのでコレクタ面積
を小さくできる。ｎ型にドープした層の部分に絶縁性の
領域を形成するためにエピタキシーを中断して空気中に
取り出す必要があり界面がダメージを受ける心配がある
が、表面にＩｎＡｓを形成して界面を保護して取り出し
処理を施した後エピタキシー成長装置中で■、Ａ、を除
去すると界面がダメージを受けずに良質のエピタキシー
膜が続けて形成できるので解決できる。また、本発明の
製造方法では問題となる界面はトランジスタ構成にとっ
て最も重要なエミッターベース間、ベース−コレクタ間
界面を用いないことも有利な点である。
入により層状構造の深部の特定の箇所を絶縁化すること
が難しくかつ絶縁化後のイオン注入、拡散などによる高
ドープのｐ要領域の形成時に、形成された絶縁領域が変
成を受は質がおちるおそれがあるのに対して、確実にこ
の部分に良質の絶縁領域を導入できるのでコレクタ面積
を小さくできる。ｎ型にドープした層の部分に絶縁性の
領域を形成するためにエピタキシーを中断して空気中に
取り出す必要があり界面がダメージを受ける心配がある
が、表面にＩｎＡｓを形成して界面を保護して取り出し
処理を施した後エピタキシー成長装置中で■、Ａ、を除
去すると界面がダメージを受けずに良質のエピタキシー
膜が続けて形成できるので解決できる。また、本発明の
製造方法では問題となる界面はトランジスタ構成にとっ
て最も重要なエミッターベース間、ベース−コレクタ間
界面を用いないことも有利な点である。
実施例
以下本発明の実施例のヘテロ接合バイポーラトランジス
タおよびその製造方法について図面を参照しながら説明
する。
タおよびその製造方法について図面を参照しながら説明
する。
第１図（ａ）、 （ｂ）は本発明の実施例の概念図を示
すヘテロ接合バイポーラトランジスタの構造を示すもの
である。
すヘテロ接合バイポーラトランジスタの構造を示すもの
である。
第１図（ｂ）はベース電極の形成を容易にするためのも
のでありどちらを用いても良い。従来例の第４図（ｂ）
とは、コレクタ領域の周辺部が高ドープのｐ型領域とな
り、当該ｐ型領域の下部に絶縁層が形成されている点が
異なっている。第２図は実際の材料による実施例を示す
。第３図はこれらの構造の製造方法の実施例を示す。ま
ず、第３図（ａｌのように半絶縁性ないし高ドープのｎ
型のＧ、Ａｓ基板の上に高ドープのｎ型のＧ−Ａｓ層２
を分子線エピタキシー成長し、その上にｎ型にドープし
たＧ、Ａ、層１２とＩ、、ＡＳの薄膜層１３を分子線エ
ピタキシー形成する。ついで、ｂのようにｎ型のＧ、Ａ
、層１２の部分１１にフォトリソグラフィー法と０２イ
オン注入の適用により上下につきぬけた絶縁性の領域１
１を形成する。その後分子線エピタキシー装置中に再び
入れｌ−ＡｓをＡｓ雰囲気中で完全に除去したのち、Ｃ
に示すようにｎ型にドープしたＧ−Ａｓのコレタフ層３
、高ドープのｐ型にドープしたＧ−Ａｓのベース層４、
ｎ型にドープしたバンドギャップの大きいＡｌｘＧ−＋
−ｘＡｓのエミッタ層５、高ドープのｎ型にドープした
Ｇ、Ａ８のキャップ層６を順次エピタキシー形成する。
のでありどちらを用いても良い。従来例の第４図（ｂ）
とは、コレクタ領域の周辺部が高ドープのｐ型領域とな
り、当該ｐ型領域の下部に絶縁層が形成されている点が
異なっている。第２図は実際の材料による実施例を示す
。第３図はこれらの構造の製造方法の実施例を示す。ま
ず、第３図（ａｌのように半絶縁性ないし高ドープのｎ
型のＧ、Ａｓ基板の上に高ドープのｎ型のＧ−Ａｓ層２
を分子線エピタキシー成長し、その上にｎ型にドープし
たＧ、Ａ、層１２とＩ、、ＡＳの薄膜層１３を分子線エ
ピタキシー形成する。ついで、ｂのようにｎ型のＧ、Ａ
、層１２の部分１１にフォトリソグラフィー法と０２イ
オン注入の適用により上下につきぬけた絶縁性の領域１
１を形成する。その後分子線エピタキシー装置中に再び
入れｌ−ＡｓをＡｓ雰囲気中で完全に除去したのち、Ｃ
に示すようにｎ型にドープしたＧ−Ａｓのコレタフ層３
、高ドープのｐ型にドープしたＧ−Ａｓのベース層４、
ｎ型にドープしたバンドギャップの大きいＡｌｘＧ−＋
−ｘＡｓのエミッタ層５、高ドープのｎ型にドープした
Ｇ、Ａ８のキャップ層６を順次エピタキシー形成する。
ついでホトリソグラフィーとエツチング法によりｄの構
造とし、Ｂ１１イオンを注入し高ドープのｐ型の領域１
０をｅのように形成する。ついで、ホトリソグラフィー
とエツチング法によりｒの構造としエミッタ電極７、ベ
ース電極８、コレクタ電極９を形成する。
造とし、Ｂ１１イオンを注入し高ドープのｐ型の領域１
０をｅのように形成する。ついで、ホトリソグラフィー
とエツチング法によりｒの構造としエミッタ電極７、ベ
ース電極８、コレクタ電極９を形成する。
第１図（ａｌ、 （ｂｌに示す構成にすることによりヘ
テロ接合バイポーラトランジスタ特有のキャリア濃度分
布によりキャリア濃度分布に依存するエミッターベース
接合容量、ベース−コレクタ接合容量を小さくできるこ
とに加えて、エミッタ面積をフォトリソグラフィーによ
り十分に小さくできかつコレクタ面積もコレクタ領域の
周辺部を高ドープのｐ型領域に変え、かつこのｐ型領域
が絶縁層と接する構成となっているので十分に小さくで
きる。
テロ接合バイポーラトランジスタ特有のキャリア濃度分
布によりキャリア濃度分布に依存するエミッターベース
接合容量、ベース−コレクタ接合容量を小さくできるこ
とに加えて、エミッタ面積をフォトリソグラフィーによ
り十分に小さくできかつコレクタ面積もコレクタ領域の
周辺部を高ドープのｐ型領域に変え、かつこのｐ型領域
が絶縁層と接する構成となっているので十分に小さくで
きる。
このことにより接合面積によるエミッターベース接合容
量、ベース−コレクタ接合容量も小さくできる。このた
め、ｆＴ、ｆ、の増大をはかることができる。
量、ベース−コレクタ接合容量も小さくできる。このた
め、ｆＴ、ｆ、の増大をはかることができる。
実施例の方法において高ドープのｐ型の領域は、コレク
タ形成層をつきぬけて絶縁層の領域にまで入り込んで良
いので形成するのが容易である。この方法としては実施
例ではＢ、のイオン注入を用いているのが他のイオンで
も良く、また拡散などの方法の適用も可能である。
タ形成層をつきぬけて絶縁層の領域にまで入り込んで良
いので形成するのが容易である。この方法としては実施
例ではＢ、のイオン注入を用いているのが他のイオンで
も良く、また拡散などの方法の適用も可能である。
なお、実際の実施例ではＡ１．Ｇ□−ｘＡｓ −Ｇ、Ａ
よ系の材料を用いているが、格子整合する材料系たとえ
ばＩ、、、Ｇ、、−、Ｐ−Ｇ、Ａ、系、Ｉ。
よ系の材料を用いているが、格子整合する材料系たとえ
ばＩ、、、Ｇ、、−、Ｐ−Ｇ、Ａ、系、Ｉ。
Ｇ−＋−ＸＡＩ Ｉ −ＸＡ ｌ ｌ−Ｘ Ａｓ
Ｉ ｎ Ｐ系、Ｇ、Ａ。
Ｉ ｎ Ｐ系、Ｇ、Ａ。
−Ｇ、系、Ｇ、Ｐ−３，系などを用いたヘテロ接合バイ
ポーラトランジスタにも本発明の構造および製造方法を
適用できることは勿論のことである。
ポーラトランジスタにも本発明の構造および製造方法を
適用できることは勿論のことである。
また、実施例ではエミッタにのみベースよりも、バンド
ギャップの大きい材料を用いているが、コレクタにもベ
ースよりもバンドギャップの大きい材料を用いたダブル
ヘテロ接合バイポーラトランジスタでも良いのはもちろ
んのことである。また、製造方法としてｎ型にドープし
た層とその上に１、Ａ、層のエピタキシー形成を行った
のち絶縁性の領域を形成する方法をとっているが、１．
Ａ。
ギャップの大きい材料を用いているが、コレクタにもベ
ースよりもバンドギャップの大きい材料を用いたダブル
ヘテロ接合バイポーラトランジスタでも良いのはもちろ
んのことである。また、製造方法としてｎ型にドープし
た層とその上に１、Ａ、層のエピタキシー形成を行った
のち絶縁性の領域を形成する方法をとっているが、１．
Ａ。
はど種々の処理に強くないが、Ａ、を用いて表面をカバ
ーしてエピタキシー装置から取り出し絶縁性の領域を形
成することもできる。また、Ｉ、ｌＡ。
ーしてエピタキシー装置から取り出し絶縁性の領域を形
成することもできる。また、Ｉ、ｌＡ。
の代りにＩ ＩＩＸＧＩＩＩ−ＸＡＩ混晶エピタキシー
膜を用いることもできる。また、エピタキシー法として
はＭＢＥ法の他に種々のものを適用することができる。
膜を用いることもできる。また、エピタキシー法として
はＭＢＥ法の他に種々のものを適用することができる。
発明の効果
以上のように本発明では、エミッタとコレクタのうち、
少なくともエミッタにベースよりもバンドギャップの大
きい材料を用い、エミッタを上側に設けたヘテロ接合バ
イポーラトランジスタにおいて、高ドープのｎ型の下地
の上に格子整合するｎ型にドープした層をエピタキシー
形成し、その部分（ｎｉＪｊ域）を残してその残りを上
下につきぬけた絶縁性の領域にかえた後、当該層の上に
、格子整合する、半導体材料の、ｎ型にドープしたコレ
クタ層、ｐ型にドープしたベース層およびバンドギャッ
プの大きい材料のｎ型にドープしたエミッタ層を順次エ
ピタキシー形成し、当該ｎ領域を含むように位置したコ
レクタ層、エミッタ層、ベース層の層状構造からなる柱
状部分の周辺部を高ドープのｐ型にかえる特徴を有する
製造方法を用いて、コレクタの周辺部をベースにつなが
った高ドープのｐ型碩域（Ｐ”領域）にし、コレクタお
よび当該ｐ″領域下部に、コレクタ部分にのみ接触する
ｎ型領域と、コレクタ部分とｐ″領域に接触する絶縁性
の領域を有するヘテロ接合バイポーラトランジスタの構
造とする。このことにより、コレクタの面積をエミッタ
面積とともに容易に小さくできるので、エミッターベー
ス接合容量、ベース−コレクタ接合容量を小さくでき、
ｆＴｓｆ、を増大することができる。
少なくともエミッタにベースよりもバンドギャップの大
きい材料を用い、エミッタを上側に設けたヘテロ接合バ
イポーラトランジスタにおいて、高ドープのｎ型の下地
の上に格子整合するｎ型にドープした層をエピタキシー
形成し、その部分（ｎｉＪｊ域）を残してその残りを上
下につきぬけた絶縁性の領域にかえた後、当該層の上に
、格子整合する、半導体材料の、ｎ型にドープしたコレ
クタ層、ｐ型にドープしたベース層およびバンドギャッ
プの大きい材料のｎ型にドープしたエミッタ層を順次エ
ピタキシー形成し、当該ｎ領域を含むように位置したコ
レクタ層、エミッタ層、ベース層の層状構造からなる柱
状部分の周辺部を高ドープのｐ型にかえる特徴を有する
製造方法を用いて、コレクタの周辺部をベースにつなが
った高ドープのｐ型碩域（Ｐ”領域）にし、コレクタお
よび当該ｐ″領域下部に、コレクタ部分にのみ接触する
ｎ型領域と、コレクタ部分とｐ″領域に接触する絶縁性
の領域を有するヘテロ接合バイポーラトランジスタの構
造とする。このことにより、コレクタの面積をエミッタ
面積とともに容易に小さくできるので、エミッターベー
ス接合容量、ベース−コレクタ接合容量を小さくでき、
ｆＴｓｆ、を増大することができる。
第１図は本発明の基本構造の概念図、第２図はその実際
の実施例の一例を示すヘテロ接合バイポーラトランジス
タの断面図、第３図は本発明の製造方法の実施例の一例
を示す多層構造の断面図、第４図は従来のヘテロ接合バ
イポーラトランジスタの構造を示す断面図である。 １・・・・・・基板結晶、２・・・・・・高ドープｎ型
下地層、３・・・・・・ｎ型ドープコレクタ層、４・・
・・・・高ドープｎ型下地層、５・・・・・・ｎ型ドー
ブエミフタＮ（バンドギャップ大）、６・・・・・・高
ドープｎ型キャップ層、７・・・・・・エミッタ電極、
８・・・・・・ベース電極、９・・・・・・コレクタ電
極、ｌＯ・・・・・・イオン注入または拡散、高ドープ
ｐ型領域、１１・・・・・・イオン注入絶縁領域、１２
・・・・・・エピタキシー形成ｎ型ドープ層。 代理人の氏名 弁理士 中尾敏男 ばか１名ｌ −一
基板結晶 ２− 高ドープｎ型下地層 ３−−一 ｎ型ど一プコしフタ層 ４−ｍ−高ドープＰ型Ｎ−ス層 ５−ｎｔＩドーフ゛エミッタ眉（バンドギヤリプ大）６
−一 高ドープｎ型下地層膜ブ層 ？ −一 コレクタを極 １０−− イオン注入または拭敢扁ドープＰ里領域ｌ！
−イオン注入絶縁領域 １２−−一 エピタキシー形戒ｎｐＩ！Ｖ−ブ層（（Ｉ
Ｌ） ／ ＝ ＧａＡｓ基扱 ２− 畠ド−ブル型ＧａＡｓ下地層 ３ −＝ ｎ型ドーフ゛ＧａＡｓコレクタ層４−＊ド
ープＰ ｔＩＧａＡｓペース層５ −＝ ｎ型ドープ
ＡｌｔＧｃＬｔ−ｚＡｓエミック層（バンドギャップ大
） ６−−一 嵩ドープｎ型０ａＡｓ牛ヤ−ソ”Ｉｆ７−
エミッタを極 ８− Ｎ−１１ ９−−−コレクタ電極 １０−ｍ−イオン注入高ドーフ゛Ｐ型碩域Ｎｏ＋／１−
一〇）〒〜
の実施例の一例を示すヘテロ接合バイポーラトランジス
タの断面図、第３図は本発明の製造方法の実施例の一例
を示す多層構造の断面図、第４図は従来のヘテロ接合バ
イポーラトランジスタの構造を示す断面図である。 １・・・・・・基板結晶、２・・・・・・高ドープｎ型
下地層、３・・・・・・ｎ型ドープコレクタ層、４・・
・・・・高ドープｎ型下地層、５・・・・・・ｎ型ドー
ブエミフタＮ（バンドギャップ大）、６・・・・・・高
ドープｎ型キャップ層、７・・・・・・エミッタ電極、
８・・・・・・ベース電極、９・・・・・・コレクタ電
極、ｌＯ・・・・・・イオン注入または拡散、高ドープ
ｐ型領域、１１・・・・・・イオン注入絶縁領域、１２
・・・・・・エピタキシー形成ｎ型ドープ層。 代理人の氏名 弁理士 中尾敏男 ばか１名ｌ −一
基板結晶 ２− 高ドープｎ型下地層 ３−−一 ｎ型ど一プコしフタ層 ４−ｍ−高ドープＰ型Ｎ−ス層 ５−ｎｔＩドーフ゛エミッタ眉（バンドギヤリプ大）６
−一 高ドープｎ型下地層膜ブ層 ？ −一 コレクタを極 １０−− イオン注入または拭敢扁ドープＰ里領域ｌ！
−イオン注入絶縁領域 １２−−一 エピタキシー形戒ｎｐＩ！Ｖ−ブ層（（Ｉ
Ｌ） ／ ＝ ＧａＡｓ基扱 ２− 畠ド−ブル型ＧａＡｓ下地層 ３ −＝ ｎ型ドーフ゛ＧａＡｓコレクタ層４−＊ド
ープＰ ｔＩＧａＡｓペース層５ −＝ ｎ型ドープ
ＡｌｔＧｃＬｔ−ｚＡｓエミック層（バンドギャップ大
） ６−−一 嵩ドープｎ型０ａＡｓ牛ヤ−ソ”Ｉｆ７−
エミッタを極 ８− Ｎ−１１ ９−−−コレクタ電極 １０−ｍ−イオン注入高ドーフ゛Ｐ型碩域Ｎｏ＋／１−
一〇）〒〜
Claims (3)
- （１）バイポーラトランジスタのエミッタとコレクタの
うち少なくともエミッタとしてベースよりもバンドギャ
ップの大きい材料を用い、エミッタを上部に有するヘテ
ロ接合バイポーラトランジスタにおいて、高ドープのｎ
型の下地の上に、下地と格子整合する半導体材料ｎ型に
ドープした層であってこのｎ型にドープした層の部分（
ｎ領域）を残してその残りを上下につきぬけた絶縁性の
領域にかえた層と、このｎ型にドープした領域と絶縁性
の領域からなる層の上に格子整合する半導体材料のｎ型
にドープした層であって下地の当該ｎ領域を含む領域を
コレクタ領域として残しその残りを高ドープのｐ型領域
に変えた層と、その上に格子整合する半導体材料の高ド
ープのｐ型のベース層と、このｐ型の領域とｎ型の領域
からなる層の上にコレクタ部分の上部に位置するバンド
ギャップの大きい格子整合する半導体材料からなるｎ型
にドープしたエミッタ層とを、少なくとも有することを
特徴とするヘテロ接合バイポーラトランジスタ。 - （２）バイポーラトランジスタのエミッタとコレクタの
うち、少なくともエミッタとしてベースよりもバンドギ
ャップの大きい材料を用い、エミッタを上部に有するヘ
テロ接合バイポーラトランジスタにおいて、高ドープの
ｎ型の下地の上に、下地と格子整合する半導体材料のｎ
型にドープした層とこのｎ型にドープした層の表面保護
層をエピタキシー形成し、当該ｎ型ドープ層の部分（ｎ
領域）を残してその残りを上下につきぬけた絶縁性の領
域にかえた後、当該表面保護層を除去して、当該層の上
に、格子整合する、半導体材料のｎ型にドープしたコレ
クタ層、ｐ型にドープしたベース層およびバンドギャッ
プの大きい半導体材料のｎ型にドープしたエミッタ層を
順次エピタキシー形成し、当該ｎ領域を含むように位置
したコレクタ層ベース層、エミッタ層の層状構造からな
るトランジスタ構成部である柱状部分の周辺部あるいは
当該周辺部のエミッタ層をベース層まで除いた当該柱状
部の周辺部を当該絶縁性の領域に接するように高ドープ
のｐ型領域にかえて製造することを特徴とするヘテロ接
合バイポーラトランジスタの製造方法。 - （３）表面保護層としてＩｎＡｓを用いることを特徴と
する特許請求の範囲第２項記載のヘテロ接合バイポーラ
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19078185A JPS6249659A (ja) | 1985-08-29 | 1985-08-29 | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19078185A JPS6249659A (ja) | 1985-08-29 | 1985-08-29 | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6249659A true JPS6249659A (ja) | 1987-03-04 |
Family
ID=16263625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19078185A Pending JPS6249659A (ja) | 1985-08-29 | 1985-08-29 | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6249659A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6430269A (en) * | 1987-07-24 | 1989-02-01 | Matsushita Electric Ind Co Ltd | Manufacture of bipolar transistor |
| US4996166A (en) * | 1985-02-28 | 1991-02-26 | Fujitsu Limited | Process for fabricating a heterojunction bipolar transistor |
| US5017517A (en) * | 1989-05-10 | 1991-05-21 | Hitachi, Ltd. | Method of fabricating semiconductor device using an Sb protection layer |
| JPH03153043A (ja) * | 1989-11-10 | 1991-07-01 | Fujitsu Ltd | 高速半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59210669A (ja) * | 1982-09-17 | 1984-11-29 | フランス国 | 高速ヘテロ接合バイポーラ半導体装置 |
| JPS60110188A (ja) * | 1983-11-18 | 1985-06-15 | Sharp Corp | 半導体レ−ザ素子 |
-
1985
- 1985-08-29 JP JP19078185A patent/JPS6249659A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59210669A (ja) * | 1982-09-17 | 1984-11-29 | フランス国 | 高速ヘテロ接合バイポーラ半導体装置 |
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|---|---|---|---|---|
| US4996166A (en) * | 1985-02-28 | 1991-02-26 | Fujitsu Limited | Process for fabricating a heterojunction bipolar transistor |
| JPS6430269A (en) * | 1987-07-24 | 1989-02-01 | Matsushita Electric Ind Co Ltd | Manufacture of bipolar transistor |
| US5017517A (en) * | 1989-05-10 | 1991-05-21 | Hitachi, Ltd. | Method of fabricating semiconductor device using an Sb protection layer |
| JPH03153043A (ja) * | 1989-11-10 | 1991-07-01 | Fujitsu Ltd | 高速半導体装置 |
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