JPS6249662A - ヘテロ接合バイポ−ラトランジスタおよびその製造方法 - Google Patents
ヘテロ接合バイポ−ラトランジスタおよびその製造方法Info
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- JPS6249662A JPS6249662A JP19078685A JP19078685A JPS6249662A JP S6249662 A JPS6249662 A JP S6249662A JP 19078685 A JP19078685 A JP 19078685A JP 19078685 A JP19078685 A JP 19078685A JP S6249662 A JPS6249662 A JP S6249662A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は超高速・超高周波トランジスタとして有望なヘ
テロ接合バイポーラトランジスタに関するものである。
テロ接合バイポーラトランジスタに関するものである。
従来の技術
近年、バイポーラトランジスタのエミッタをベースより
もバンドギャップの大きい材料としたヘテロ接合バイポ
ーラトランジスタは超高速・超高周波トランジスタの有
力候補の一つとして研究がさかんに行われるにいたって
いる。
もバンドギャップの大きい材料としたヘテロ接合バイポ
ーラトランジスタは超高速・超高周波トランジスタの有
力候補の一つとして研究がさかんに行われるにいたって
いる。
以下図面を参照しながら、従来のヘテロ接合バイポーラ
トランジスタ（以下ＨＢＴ）について説明する。
トランジスタ（以下ＨＢＴ）について説明する。
第４図（ａ）は従来のエミッタが上方に位置した正常型
の）（ＢＴの構造を示し、第４図伽）はトランジスタサ
イズを小さくして高速化をはかるためにコレクタ面積を
小さくする工夫を行ったものである。
の）（ＢＴの構造を示し、第４図伽）はトランジスタサ
イズを小さくして高速化をはかるためにコレクタ面積を
小さくする工夫を行ったものである。
第４図（ａ）、 （ｂ）において、１は基板、２は高ド
ープのｎ型にした層、３はｎ型にドープしたコレクタ層
、４は高ドープのｐ型のベース層、５はｎ型にドープし
たバンドギャップの大きい材料のエミッタ層、６は高ド
ープのｎ型のキャップ層、７はエミッタ電極、８はベー
ス電極、９はコレクタ電極、１０は高ドープのｐ型の領
域、１１はイオン注入による絶縁領域である。
ープのｎ型にした層、３はｎ型にドープしたコレクタ層
、４は高ドープのｐ型のベース層、５はｎ型にドープし
たバンドギャップの大きい材料のエミッタ層、６は高ド
ープのｎ型のキャップ層、７はエミッタ電極、８はベー
ス電極、９はコレクタ電極、１０は高ドープのｐ型の領
域、１１はイオン注入による絶縁領域である。
以上のように構成されたＨＢＴについてエミッターベー
ス、ベース−コレクタの接合容量の面から以下その動作
について説明する。
ス、ベース−コレクタの接合容量の面から以下その動作
について説明する。
ＨＢＴの高速動作の指標であるｆｒおよびｒ。
は次のように表わされる。
ここに、Ｉｃはコレクタ電流、Ｗ３はベース中、ＶＳｔ
はコレクタ領域の電子の走向速度、ｌはコレクタの空乏
層の巾、Ｃ０はエミッターベース間容量、Ｃｃｌはコレ
クターベース間容量、ＣＰは浮遊容量、Ｗ、はベース中
、ＤＩはベースでの電子の拡散係数、ｑ、には自然定数
、Ｔは絶対温度である。
はコレクタ領域の電子の走向速度、ｌはコレクタの空乏
層の巾、Ｃ０はエミッターベース間容量、Ｃｃｌはコレ
クターベース間容量、ＣＰは浮遊容量、Ｗ、はベース中
、ＤＩはベースでの電子の拡散係数、ｑ、には自然定数
、Ｔは絶対温度である。
ＨＢＴでは、エミッタをベースよりもバンドギャップの
大きい材料にすることによりベースからエミッタへのホ
ールのリークがおさえられるので、通常のバイポーラト
ランジスタと反対にベースを高ドーピング、エミッタと
コレクタを低ドーピングにすることができる。このこと
によりトランジスタの高速・高周波化にとって重要なベ
ース抵抗の低減をはかることができ、ｆｌＩが大きくな
る。
大きい材料にすることによりベースからエミッタへのホ
ールのリークがおさえられるので、通常のバイポーラト
ランジスタと反対にベースを高ドーピング、エミッタと
コレクタを低ドーピングにすることができる。このこと
によりトランジスタの高速・高周波化にとって重要なベ
ース抵抗の低減をはかることができ、ｆｌＩが大きくな
る。
さらに、一般にバイポーラトランジスタにおいてハＣｔ
ｌ、Ｃｄは接合容量のドーピングによる因子ＣＥＩ
（ｎｌ ｈ）−Ｃｃｍ （ｎ、 ｈ）と接合面積Ａ
□、Ａｃｔとの積で表わされる。ＨＢＴでは、エミッタ
、コレクタが低ドープ、ベースが高ドープになっている
ため、Ｃｔｍ （ｎｌ ｈ） 、Ｃｃｍ （ｒＬ
ｈ）はエミッタ、コレクタのドーピングにのみ依存しｃ
ｉｓ、Ｃｅｌは次のようになる。
ｌ、Ｃｄは接合容量のドーピングによる因子ＣＥＩ
（ｎｌ ｈ）−Ｃｃｍ （ｎ、 ｈ）と接合面積Ａ
□、Ａｃｔとの積で表わされる。ＨＢＴでは、エミッタ
、コレクタが低ドープ、ベースが高ドープになっている
ため、Ｃｔｍ （ｎｌ ｈ） 、Ｃｃｍ （ｒＬ
ｈ）はエミッタ、コレクタのドーピングにのみ依存しｃ
ｉｓ、Ｃｅｌは次のようになる。
Ｃｔｍ”Ｊ ｎｔ ・Ａ１ｍ５ ＣｃｍｏｃＪ ｎ
ｃ ・Ａｃｔ従って、ＨＢＴでは通常のバイポーラト
ランジスタに比べて００、Ｃ４が小さくなりｆ、の増大
が可能となる。さらにトランジスタのサイズを小さくし
て八〇、Ａｃ＋＋を小さくすることにより、Ｃｔｌ、Ｃ
ＣＩを小さくすることができるのでより高速・高周波化
が可能となる。
ｃ ・Ａｃｔ従って、ＨＢＴでは通常のバイポーラト
ランジスタに比べて００、Ｃ４が小さくなりｆ、の増大
が可能となる。さらにトランジスタのサイズを小さくし
て八〇、Ａｃ＋＋を小さくすることにより、Ｃｔｌ、Ｃ
ＣＩを小さくすることができるのでより高速・高周波化
が可能となる。
第４図（ａ）の構成ではエミッタ面積Ａｌ、はフォトリ
ソグラフィーにより小さくできるが、コレクタ面積ＡＣ
，はＡｏはど小さくできない。第４図（ｂ）はこの点を
解決するために考案されている構造であり、酸素イオン
を深く注入することによりコレクタ層の部分１１を絶縁
化し、ＡＣ，を小さくし高速化をはかっている。
ソグラフィーにより小さくできるが、コレクタ面積ＡＣ
，はＡｏはど小さくできない。第４図（ｂ）はこの点を
解決するために考案されている構造であり、酸素イオン
を深く注入することによりコレクタ層の部分１１を絶縁
化し、ＡＣ，を小さくし高速化をはかっている。
発明が解決しようとする問題点
しかしながら、第４図（ｂｌのような構成ではイオン注
入により多層構造の内部の特定の箇所に絶縁Ｍ域をつく
るのでその製法とともに質の良い絶縁領域をつくるのが
難しいという問題点があった。
入により多層構造の内部の特定の箇所に絶縁Ｍ域をつく
るのでその製法とともに質の良い絶縁領域をつくるのが
難しいという問題点があった。
本発明は上記問題点に鑑み、第４図（ｂ）の１１に対応
する部分に質の良い絶縁領域を有する新しい構造のＨＢ
Ｔ及びその製造方法を提供しようとするものである。
する部分に質の良い絶縁領域を有する新しい構造のＨＢ
Ｔ及びその製造方法を提供しようとするものである。
問題点を解決するための手段
上記問題点を解決するために本発明のヘテロ接合バイポ
ーラトランジスタは、高ドープのｎ型の下地の上に、下
地と格子整合する半導体材料のｎ型にドープした層であ
ってその部分をコレクタ領域として残してその残りを上
下につきぬけた絶縁性の領域にかえた層と、その上に格
子整合する半導体材料の高ドープのｐ型のベース層と、
その上にコレクタ部分の上部に位置するベースよりもバ
ンドギャップの大きい格子整合する半導体材料からなる
ｎ型にドープしたエミッタ層とを、少なくとも有するこ
とを特徴とする。
ーラトランジスタは、高ドープのｎ型の下地の上に、下
地と格子整合する半導体材料のｎ型にドープした層であ
ってその部分をコレクタ領域として残してその残りを上
下につきぬけた絶縁性の領域にかえた層と、その上に格
子整合する半導体材料の高ドープのｐ型のベース層と、
その上にコレクタ部分の上部に位置するベースよりもバ
ンドギャップの大きい格子整合する半導体材料からなる
ｎ型にドープしたエミッタ層とを、少なくとも有するこ
とを特徴とする。
また、本発明のヘテロ接合バイポーラトランジスタの製
造方法は、高ドープのｎ型の下地の上に、下地と格子整
合する半導体材料のｎ型にドープした層とその層の上に
界面が空気に触れないように保護層を続けてエピタキシ
ー形成し、当該ｎ型にドープした層の部分をコレクタ領
域として残しその残りを上下につきぬけた絶縁性の領域
にかえた後、エピタキシー装置の中で空気に触れないよ
うに保護層を除去し、当該層の上に、格子整合する、ｐ
型にドープしたベース層とｎ型にドープしたエミッタ層
を順次エピタキシー形成することを特徴とする。
造方法は、高ドープのｎ型の下地の上に、下地と格子整
合する半導体材料のｎ型にドープした層とその層の上に
界面が空気に触れないように保護層を続けてエピタキシ
ー形成し、当該ｎ型にドープした層の部分をコレクタ領
域として残しその残りを上下につきぬけた絶縁性の領域
にかえた後、エピタキシー装置の中で空気に触れないよ
うに保護層を除去し、当該層の上に、格子整合する、ｐ
型にドープしたベース層とｎ型にドープしたエミッタ層
を順次エピタキシー形成することを特徴とする。
作用
本発明の構成では、ヘテロ接合バイポーラトランジスタ
のキャリア濃度に依存する容量が小さくできることに加
えて、エミッタの面積がフォトリソグラフィーにより小
さくできかつベース層とつながった高ドープのｐ壁領域
の下に絶縁領域を確実に導入できることによりコレクタ
面積も確実に小さくできるので接合面積に依存する容量
成分を小さくでき、全体としてエミッターベース接合容
量およびベース−コレクタ接合容量を著しく小さくでき
る。これによりトランジスタの高速・高周波化をはかる
ことができる。
のキャリア濃度に依存する容量が小さくできることに加
えて、エミッタの面積がフォトリソグラフィーにより小
さくできかつベース層とつながった高ドープのｐ壁領域
の下に絶縁領域を確実に導入できることによりコレクタ
面積も確実に小さくできるので接合面積に依存する容量
成分を小さくでき、全体としてエミッターベース接合容
量およびベース−コレクタ接合容量を著しく小さくでき
る。これによりトランジスタの高速・高周波化をはかる
ことができる。
本発明の製造方法を用いれば、従来の方法ではイオン注
入により層状構造の深部の特定の箇所を絶縁化すること
が難しくかつ絶縁化後のイオン注入、拡散などによる高
ドープのｐ壁領域の形成時に、形成された絶縁領域が変
成を受は質がおちるおそれがあるのに対して、確実にこ
の部分に良質の絶縁領域を導入できるのでコレクタ面積
を小さくできる。ｎ型にドープした層の部分に絶縁性の
領域を形成するためにエピタキシーを中断して空気中に
取り出す必要があり界面がダメージを受ける心配がある
が、表面にＩｎＡｓを形成して界面を保護して取り出し
処理を施した後エピタキシー成長装置中でＩｎＡｓを除
去すると界面がダメージを受けずに良質のエピタキシー
膜が続けて形成できるので解決できる。
入により層状構造の深部の特定の箇所を絶縁化すること
が難しくかつ絶縁化後のイオン注入、拡散などによる高
ドープのｐ壁領域の形成時に、形成された絶縁領域が変
成を受は質がおちるおそれがあるのに対して、確実にこ
の部分に良質の絶縁領域を導入できるのでコレクタ面積
を小さくできる。ｎ型にドープした層の部分に絶縁性の
領域を形成するためにエピタキシーを中断して空気中に
取り出す必要があり界面がダメージを受ける心配がある
が、表面にＩｎＡｓを形成して界面を保護して取り出し
処理を施した後エピタキシー成長装置中でＩｎＡｓを除
去すると界面がダメージを受けずに良質のエピタキシー
膜が続けて形成できるので解決できる。
実施例
以下本発明の実施例のヘテロ接合バイポーラトランジス
タおよびその製造方法について図面を参照しながら説明
する。
タおよびその製造方法について図面を参照しながら説明
する。
第１図（ａ）、 （ｂｌは本発明の実施例の概念図を示
すヘテロ接合バイポーラトランジスタの構造を示すもの
である。
すヘテロ接合バイポーラトランジスタの構造を示すもの
である。
第１図世）はベース電極の形成を容易にするためのもの
でありどちらを用いても良い。従来例の第４図（ｂ）と
違って、コレクタ領域の周辺部がすべて絶縁層となって
いるので、ｎ ８１域を高ドープのｐ壁領域に変える必
要がない。第２図は実際の材料による実施例を示す。第
３図はこれらの構造の製造方法の実施例を示す、まず、
第３図ａのように半絶縁性ないし高ドープのｎ型のＧ、
Ａ、基板の上に高ドープのｎ型のＧ、Ａ、層２を分子線
エピタキシー成長し、その上にｎ型にドープしたＧ−Ａ
ｓ層３とｒ、Ａ、の薄膜層１３を分子線エピタキシー形
成する。ついで、第３図すのようにｎ型のＧ、Ａ、層３
の部分１１にフォトリソグラフィー法と０．のイオン注
入の適用により上下につきぬけた絶縁性の領域１１を形
成する。その後分子線エピタキシー装置中に再び入れＩ
ｎＡｓをＡｓ雰囲気中で完全に除去したのち、第３図Ｃ
に示すように高ドープのｐ型にドープしたＧ、Ａｓのベ
ース層４、ｎ型にドープしたバンドギャップの大きいＡ
ＩＩ Ｘ ｃ、、−、Ａｓのエミッタ層５、高ドープ
のｎ型にドープしたＧ−Ａｓのキャンプ層６を順次エピ
タキシー形成する。ついでホトリソグラフィーとエツチ
ング法により第３図ｄの構造とし、エミッタ電極７、ベ
ース電極８、コレクタ電極９を形成する。
でありどちらを用いても良い。従来例の第４図（ｂ）と
違って、コレクタ領域の周辺部がすべて絶縁層となって
いるので、ｎ ８１域を高ドープのｐ壁領域に変える必
要がない。第２図は実際の材料による実施例を示す。第
３図はこれらの構造の製造方法の実施例を示す、まず、
第３図ａのように半絶縁性ないし高ドープのｎ型のＧ、
Ａ、基板の上に高ドープのｎ型のＧ、Ａ、層２を分子線
エピタキシー成長し、その上にｎ型にドープしたＧ−Ａ
ｓ層３とｒ、Ａ、の薄膜層１３を分子線エピタキシー形
成する。ついで、第３図すのようにｎ型のＧ、Ａ、層３
の部分１１にフォトリソグラフィー法と０．のイオン注
入の適用により上下につきぬけた絶縁性の領域１１を形
成する。その後分子線エピタキシー装置中に再び入れＩ
ｎＡｓをＡｓ雰囲気中で完全に除去したのち、第３図Ｃ
に示すように高ドープのｐ型にドープしたＧ、Ａｓのベ
ース層４、ｎ型にドープしたバンドギャップの大きいＡ
ＩＩ Ｘ ｃ、、−、Ａｓのエミッタ層５、高ドープ
のｎ型にドープしたＧ−Ａｓのキャンプ層６を順次エピ
タキシー形成する。ついでホトリソグラフィーとエツチ
ング法により第３図ｄの構造とし、エミッタ電極７、ベ
ース電極８、コレクタ電極９を形成する。
第１図（ａ）、 （ｂｌに示す構成にすることによりヘ
テロ接合バイポーラトランジスタ特有のキャリア濃度分
布によりキャリア濃度分布に依存するエミッターベース
接合容量、ベース−コレクタ接合容量を小さくできるこ
とに加えて、エミッタ面積をフォトリソグラフィーによ
り十分に小さくできかつコレクタ面積もコレクタ領域の
周辺部が絶縁層となっているので十分に小さくできる。
テロ接合バイポーラトランジスタ特有のキャリア濃度分
布によりキャリア濃度分布に依存するエミッターベース
接合容量、ベース−コレクタ接合容量を小さくできるこ
とに加えて、エミッタ面積をフォトリソグラフィーによ
り十分に小さくできかつコレクタ面積もコレクタ領域の
周辺部が絶縁層となっているので十分に小さくできる。
このことにより接合面積によるエミッターベース接合容
量、ベース−コレクタ接合容量も小さくできる。このた
め、ｆＴ、ｆ、の増大をはかることができる。
量、ベース−コレクタ接合容量も小さくできる。このた
め、ｆＴ、ｆ、の増大をはかることができる。
実施例の方法においては第１図（ａ）の方式を用いてい
るが、第１図Ｂの方式にしても良い、第１図（ｂ）の方
式を用いても高ドープのｐ型頭域は絶縁層の領域にまで
入り込んで良いのでイオン注入、拡散などの方法により
形成するのが容易である。
るが、第１図Ｂの方式にしても良い、第１図（ｂ）の方
式を用いても高ドープのｐ型頭域は絶縁層の領域にまで
入り込んで良いのでイオン注入、拡散などの方法により
形成するのが容易である。
なお、実際の実施例ではＡｎ、Ｇ□−８Ａ、−〇、Ａ、
系の材料を用いているが、格子整合する材料系たとえば
Ｉ、、Ｇ１−ｘＰ−Ｇ、Ａ、系、Ｉ ＩＩＫＧａｒ −
ｘＡ＊ −Ｉ 、１ｘＡ ｌ ｌ−、Ｌ
Ａ−−夏 、 Ｐ 系、 Ｇ、Ａ。
系の材料を用いているが、格子整合する材料系たとえば
Ｉ、、Ｇ１−ｘＰ−Ｇ、Ａ、系、Ｉ ＩＩＫＧａｒ −
ｘＡ＊ −Ｉ 、１ｘＡ ｌ ｌ−、Ｌ
Ａ−−夏 、 Ｐ 系、 Ｇ、Ａ。
−Ｇ、系、Ｇ、Ｐ−３ｉ系などを用いたヘテロ接合バイ
ポーラトランジスタにも本発明の構造および製造方法を
適用できることは勿論のことである。
ポーラトランジスタにも本発明の構造および製造方法を
適用できることは勿論のことである。
また、実施例ではエミッタにのみベースよりも、バンド
ギャップの大きい材料を用いているが、コレクタにもベ
ースよりもバンドギャップの大きい材料を用いたダブル
ヘテロ接合バイポーラトランジスタでも良いのはもちろ
んのことである。また、製造方法として半絶縁性の層と
その上にＩ、％Ａ。
ギャップの大きい材料を用いているが、コレクタにもベ
ースよりもバンドギャップの大きい材料を用いたダブル
ヘテロ接合バイポーラトランジスタでも良いのはもちろ
んのことである。また、製造方法として半絶縁性の層と
その上にＩ、％Ａ。
層のエピタキシー形成を行ったのちｎ型にドープした領
域を形成する方法をとっているが、１．Ａ。
域を形成する方法をとっているが、１．Ａ。
はど種々の処理に強くないが、Ａ、を用いて表面をカバ
ーしてエピタキシー装置から取り出しｎ型にドープした
領域を形成することもできる。また、１、Ａ、の代りに
Ｉ□Ｇ、１−ｘＡ、混晶エピタキシー膜を用いることも
できる。また、エピタキシー法としてはＭＢＥ法の他に
種々のものを適用することができる。
ーしてエピタキシー装置から取り出しｎ型にドープした
領域を形成することもできる。また、１、Ａ、の代りに
Ｉ□Ｇ、１−ｘＡ、混晶エピタキシー膜を用いることも
できる。また、エピタキシー法としてはＭＢＥ法の他に
種々のものを適用することができる。
発明の効果
以上のように本発明では、エミッタとコレクタのうち、
少なくともエミッタにベースよりもバンドギャップの大
きい材料を用い、エミッタを上側に設けたヘテロ接合バ
イポーラトランジスタにおいて、高ドープのｎ型の下地
の上に格子整合する半導体材料のｎ型にドープした層を
エピタキシー形成し、その部分をコレクタ領域として残
してその残りを上下につきぬけた絶縁性の領域にかえた
後、当該層の上に、格子整合する、半導体材料のｐ型に
ドープしたベース層およびバンドギャップの大きい材料
のｎ型にドープしたエミッタ層を順次エピタキシー形成
する製造方法を用いて、コレクタの周辺部が絶縁性の領
域となった構造を有するヘテロ接合バイポーラトランジ
スタの構造とする。このことにより、コレクタの面積を
エミッタ面積とともに容易に小さくできるので、エミッ
ターベース接合容量、ベース−コレクタ接合容量を小さ
くでき、ｆＴ、ｆ、を増大することができる。
少なくともエミッタにベースよりもバンドギャップの大
きい材料を用い、エミッタを上側に設けたヘテロ接合バ
イポーラトランジスタにおいて、高ドープのｎ型の下地
の上に格子整合する半導体材料のｎ型にドープした層を
エピタキシー形成し、その部分をコレクタ領域として残
してその残りを上下につきぬけた絶縁性の領域にかえた
後、当該層の上に、格子整合する、半導体材料のｐ型に
ドープしたベース層およびバンドギャップの大きい材料
のｎ型にドープしたエミッタ層を順次エピタキシー形成
する製造方法を用いて、コレクタの周辺部が絶縁性の領
域となった構造を有するヘテロ接合バイポーラトランジ
スタの構造とする。このことにより、コレクタの面積を
エミッタ面積とともに容易に小さくできるので、エミッ
ターベース接合容量、ベース−コレクタ接合容量を小さ
くでき、ｆＴ、ｆ、を増大することができる。
第１図は本発明の基本構造の断面図、第２図はその実際
の実施例の一例を示すヘテロ接合バイポーラトランジス
タの断面図、第３図は本発明の製造方法の実施例の一例
を示す多層構造の断面図、第４図は従来のヘテロ接合バ
イポーラトランジスタの構造を示す断面図である。 ｌ・・・・・・基板結晶、２・・・・・・高ドープｎ型
下地層、３・・・・・・ｎ型ドープコレクタ層、４・・
・・・・高ドープｎ型下地層、５・・・・・・ｎ型ドー
プエミッタ層（バンドギャップ大）、６・・・・・・高
ドープｎ型キャップ層、７・・・・・・エミッタ電極、
８・・・・・・ベース電極、９・・・・・・コレクタ電
極、１０・・・・・・イオン注入または拡散、高ドープ
ｐ型領域、１１・・・・・・イオン注入絶縁領域。 代理人の氏名 弁理士 中尾敏男 はか１名４−一 窩
ドープＰ型ベース層 ７− エミッタ電極 ８− ペース電極 ４−−一 高ドープＰ型ＧａＡｓペース層５−− ｎ？
！ＩドープＡｔｘ、０ａｒ−ｚＡｓ７−一 エミッタ電
極 ８− ペース電極 ′ｊ′３図 （（１） ３−７ＩＪ型ド一プＧａＡｓコレクタ層ｌ−基板結晶 ６−−一 高ドープｎ型キャッフ〕督 ７−ｍ−エミψツタを得
の実施例の一例を示すヘテロ接合バイポーラトランジス
タの断面図、第３図は本発明の製造方法の実施例の一例
を示す多層構造の断面図、第４図は従来のヘテロ接合バ
イポーラトランジスタの構造を示す断面図である。 ｌ・・・・・・基板結晶、２・・・・・・高ドープｎ型
下地層、３・・・・・・ｎ型ドープコレクタ層、４・・
・・・・高ドープｎ型下地層、５・・・・・・ｎ型ドー
プエミッタ層（バンドギャップ大）、６・・・・・・高
ドープｎ型キャップ層、７・・・・・・エミッタ電極、
８・・・・・・ベース電極、９・・・・・・コレクタ電
極、１０・・・・・・イオン注入または拡散、高ドープ
ｐ型領域、１１・・・・・・イオン注入絶縁領域。 代理人の氏名 弁理士 中尾敏男 はか１名４−一 窩
ドープＰ型ベース層 ７− エミッタ電極 ８− ペース電極 ４−−一 高ドープＰ型ＧａＡｓペース層５−− ｎ？
！ＩドープＡｔｘ、０ａｒ−ｚＡｓ７−一 エミッタ電
極 ８− ペース電極 ′ｊ′３図 （（１） ３−７ＩＪ型ド一プＧａＡｓコレクタ層ｌ−基板結晶 ６−−一 高ドープｎ型キャッフ〕督 ７−ｍ−エミψツタを得
Claims (3)
- （１）バイポーラトランジスタのエミッタとコレクタの
うち少なくともエミッタとしてベースよりもバンドギャ
ップの大きい材料を用い、エミッタを上部に有するヘテ
ロ接合バイポーラトランジスタにおいて、高ドープのｎ
型の下地の上に、下地と格子整合する半導体材料のｎ型
にドープした層であって、このｎ型にドープした層の部
分をコレクタ領域として残しその残りを上下につきぬけ
た絶縁性の領域にかえた層と、このｎ型のコレクタ領域
と、絶縁性の領域からなる層の上に格子整合する半導体
材料の高ドープのｐ型のベース層と、この高ドープのｐ
型のベース層の上にコレクタ部分の上部に位置するバン
ドギャップの大きい格子整合する半導体材料からなるｎ
型にドープしたエミッタ層とを、少なくとも有すること
を特徴とするヘテロ接合バイポーラトランジスタ。 - （２）バイポーラトランジスタのエミッタとコレクタの
うち、少なくともエミッタとしてベースよりもバンドギ
ャップの大きい材料を用い、エミッタを上部に有するヘ
テロ接合バイポーラトランジスタにおいて、高ドープの
ｎ型の下地の上に、下地と格子整合する半導体材料のｎ
型にドープした層とこのｎ型にドープした層の表面保護
層をエピタキシー形成し、当該ｎ型ドープ層の部分をコ
レクタ領域として残して残りを上下につきぬけた絶縁性
領域にかえた後、当該表面保護層を除去して、当該層の
上に、格子整合する、半導体材料の、ｐ型にドープした
ベース層およびバンドギャップの大きい半導体材料のｎ
型にドープしたエミッタ層を順次エピタキシー形成する
ことを特徴とするヘテロ接合バイポーラトランジスタの
製造方法。 - （３）表面保護層としてＩｎＡｓを用いることを特徴と
する特許請求の範囲第２項記載のヘテロ接合バイポーラ
トランジスタの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19078685A JPS6249662A (ja) | 1985-08-29 | 1985-08-29 | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
| DE8686306552T DE3679618D1 (de) | 1985-08-26 | 1986-08-22 | Halbleiterbauelement mit einem abrupten uebergang und verfahren zu seiner herstellung mittels epitaxie. |
| EP86306552A EP0214802B1 (en) | 1985-08-26 | 1986-08-22 | Semiconductor device having an abrupt junction and method of manufacturing same using epitaxy |
| US07/330,956 US5037769A (en) | 1985-08-26 | 1989-03-28 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19078685A JPS6249662A (ja) | 1985-08-29 | 1985-08-29 | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6249662A true JPS6249662A (ja) | 1987-03-04 |
Family
ID=16263712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19078685A Pending JPS6249662A (ja) | 1985-08-26 | 1985-08-29 | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6249662A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63239983A (ja) * | 1987-03-27 | 1988-10-05 | Nippon Telegr & Teleph Corp <Ntt> | バイポ−ラトランジスタとその製造方法 |
| JPS6430267A (en) * | 1987-07-24 | 1989-02-01 | Matsushita Electric Ind Co Ltd | Bipolar transistor and manufacture thereof |
| JPS6430266A (en) * | 1987-07-24 | 1989-02-01 | Matsushita Electric Ind Co Ltd | Manufacture of bipolar transistor |
| JPS6430268A (en) * | 1987-07-24 | 1989-02-01 | Matsushita Electric Ind Co Ltd | Bipolar transistor and manufacture thereof |
| JPH01102960A (ja) * | 1987-10-16 | 1989-04-20 | Nec Corp | ヘテロ接合型バイポーラトランジスタ及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59210669A (ja) * | 1982-09-17 | 1984-11-29 | フランス国 | 高速ヘテロ接合バイポーラ半導体装置 |
| JPS60110188A (ja) * | 1983-11-18 | 1985-06-15 | Sharp Corp | 半導体レ−ザ素子 |
-
1985
- 1985-08-29 JP JP19078685A patent/JPS6249662A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59210669A (ja) * | 1982-09-17 | 1984-11-29 | フランス国 | 高速ヘテロ接合バイポーラ半導体装置 |
| JPS60110188A (ja) * | 1983-11-18 | 1985-06-15 | Sharp Corp | 半導体レ−ザ素子 |
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| JPS63239983A (ja) * | 1987-03-27 | 1988-10-05 | Nippon Telegr & Teleph Corp <Ntt> | バイポ−ラトランジスタとその製造方法 |
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| JPS6430266A (en) * | 1987-07-24 | 1989-02-01 | Matsushita Electric Ind Co Ltd | Manufacture of bipolar transistor |
| JPS6430268A (en) * | 1987-07-24 | 1989-02-01 | Matsushita Electric Ind Co Ltd | Bipolar transistor and manufacture thereof |
| JPH01102960A (ja) * | 1987-10-16 | 1989-04-20 | Nec Corp | ヘテロ接合型バイポーラトランジスタ及びその製造方法 |
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